JP4490514B2 - 強誘電体メモリ - Google Patents
強誘電体メモリ Download PDFInfo
- Publication number
- JP4490514B2 JP4490514B2 JP28673998A JP28673998A JP4490514B2 JP 4490514 B2 JP4490514 B2 JP 4490514B2 JP 28673998 A JP28673998 A JP 28673998A JP 28673998 A JP28673998 A JP 28673998A JP 4490514 B2 JP4490514 B2 JP 4490514B2
- Authority
- JP
- Japan
- Prior art keywords
- dummy
- plate
- capacitor
- bit line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 claims description 99
- 238000010586 diagram Methods 0.000 description 12
- 230000010287 polarization Effects 0.000 description 12
- 230000010354 integration Effects 0.000 description 8
- 230000004913 activation Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 102100037504 Paired box protein Pax-5 Human genes 0.000 description 3
- 101710149067 Paired box protein Pax-5 Proteins 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- FVXDQWZBHIXIEJ-LNDKUQBDSA-N 1,2-di-[(9Z,12Z)-octadecadienoyl]-sn-glycero-3-phosphocholine Chemical compound CCCCC\C=C/C\C=C/CCCCCCCC(=O)OC[C@H](COP([O-])(=O)OCC[N+](C)(C)C)OC(=O)CCCCCCC\C=C/C\C=C/CCCCC FVXDQWZBHIXIEJ-LNDKUQBDSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、強誘電体メモリに関する。
【0002】
【従来の技術】
強誘電体メモリは、不揮発性である、高速動作が可能である、書き換え回数が多い、低消費電力であるなどの数々の特徴を有し、最近、注目されている新しいメモリである。
【0003】
強誘電体メモリにはいくつかの種類が存在するが、高集積化が可能という点から、1つのトランジスタと1つのキャパシタからなる1T/1C型メモリセルから構成されるものの研究が活発になってきた。
【0004】
図13は、強誘電体メモリの1T/1C型メモリセルを示している。
同図から明らかなように、このメモリセルは、ダイナミック型ランダムアクセスメモリ(以下、DRAM)のメモリセルに酷似している。このメモリセルがDRAMのメモリセルと異なる点は、セルキャパシタが強誘電体キャパシタから構成されている点、セルキャパシタの一端が固定電位(接地電位GNDや電源電位VCCの半分など)でなく、セル毎に電位の設定が可能なようにプレート線に接続されている点にある。
【0005】
強誘電体メモリは、強誘電体キャパシタを構成する強誘電体材料のヒステリシス特性を利用して、データの書き込み及び読み出しを行う。
図14は、強誘電体キャパシタのヒステリシス特性を示している。
【0006】
メモリセルのデータは、強誘電体キャパシタの分極の方向により認識する。ここでは、強誘電体キャパシタに印加される電圧に関し、ビット線BLの電位がプレート線PLの電位よりも高い場合をマイナス電圧、プレート線PLの電位がビット線BLの電位よりも高い場合をプラス電圧とする。また、残留分極点cをデータ“0”、残留分極点aをデータ“1”に対応させる。
【0007】
メモリセルにデータ“0”を書き込む時、トランスファゲートをオンにし、ビット線BLに0V、プレート線PLにプラス電位を印加する。この後、プレート線PLに印加される電位を0Vにすると、分極値は、b点からc点に移動するため、メモリセルにデータ“0”が書き込まれる。
【0008】
同様に、メモリセルにデータ“1”を書き込む時、トランスファゲートをオンにし、ビット線BLにプラス電位、プレート線PLに0Vを印加する。この後、ビット線BLに印加される電位を0Vにすると、分極値は、d点からa点に移動するため、メモリセルにデータ“1”が書き込まれる。
【0009】
データの読み出しは、プレート線PLに所定電位を与えたときに、強誘電体キャパシタからビット線BLに出てくる電荷量を検出することにより行う。例えば、ビット線BLをフローティングにした後にトランスファゲートをオンにし、プレート線PLにプラス電位を印加すると、選択メモリセルのデータが“1”のときは、電荷量ΔQ1がビット線BLに流れ出て、選択メモリセルのデータが“0”のときは、電荷量ΔQ0がビット線BLに流れ出る。
【0010】
よって、この電荷量の違いを検出すれば、選択メモリセルのデータが判定できることになり、正確なデータを読み出すことが可能となる。
データの判定方法としては、メモリセルアレイ内にリファレンスセル(ダミーセル)を設け、選択メモリセルに接続されるビット線BLの電位とリファレンスセルに接続されるビット線BLの電位を比較する方法が用いられる。
【0011】
電荷量ΔQ1によりビット線BLの電位がV1となり、電荷量ΔQ0によりビット線BLの電位がV0となる場合、リファレンスセルに接続されるビット線BLの電位は、(V0+V1)/2に設定するのが理想的である。
【0012】
【発明が解決しようとする課題】
リファレンスセルは、アクセス動作が行われる度に選択される。よって、リファレンスセルを強誘電体キャパシタから構成すると、アクセス動作が繰り返し行われることにより、強誘電体キャパシタに分極疲労が生じ、リファレンスセルから電荷が出なくなってしまう。
【0013】
一方、リファレンスセルを常誘電体キャパシタから構成する場合を考えると、強誘電体キャパシタよりも比誘電率が小さくなるため、そのサイズが大きくなり、高集積化に不利となる。
【0014】
また、従来は、高集積化に有利なダミープレートドライバの構成について何ら提案されていない。
本発明の目的は、高集積化に有利なリファレンスセル領域(特に、ダミープレートドライバ)を有する強誘電体メモリを提供することである。
【0015】
【課題を解決するための手段】
上記目的を達成するため、本発明の強誘電体メモリは、直列接続される強誘電体キャパシタと第1のトランジスタから構成されるメモリセルと、前記第1のトランジスタのゲートに接続されるワード線と、前記強誘電体キャパシタの前記第1のトランジスタに接続されていない方の端子に接続されるプレート線と、2本のビット線からなり、そのうちの1本が前記第1のトランジスタの前記強誘電体キャパシタに接続されていない方のノードに接続されるビット線対と、前記プレート線にプレート電位を供給するプレートドライバと、ダミーキャパシタと第2及び第3のトランジスタから構成されるダミーセルと、前記第2のトランジスタのゲートに接続される第1のダミーワード線と、前記第3のトランジスタのゲートに接続される第2のダミーワード線と、前記ダミーキャパシタに接続されるダミープレート線と、前記ダミープレート線にダミープレート電位を供給するダミープレートドライバとを備え、前記第2のトランジスタは、前記ダミーキャパシタの前記ダミープレート線に接続されていない方の端子と前記2本のビット線のうちの一方との間に接続され、前記第3のトランジスタは、前記ダミーキャパシタの前記ダミープレート線に接続されていない方の端子と前記2本のビット線のうちの他方との間に接続される。
【0016】
前記ダミープレートドライバは、前記第1及び第2のダミーワード線の電位のオアロジックを実行する手段と、前記オアロジックの結果とクロック信号の電位のアンドロジックを実行し、前記アンドロジックの結果を前記ダミープレート電位とする手段とから構成されている。
【0017】
前記プレートドライバは、前記ワード線の電位とクロック信号の電位のアンドロジックを実行し、前記アンドロジックの結果を前記プレート電位とする手段から構成されている。
【0018】
前記ワード線を選択するロウデコーダから前記プレートドライバまでの距離と前記第1又は第2のダミーワード線を駆動するダミーワード線ドライバから前記ダミープレートドライバまでの距離は、互いに略等しい。
【0019】
前記プレートドライバと前記ダミープレートドライバは、隣接して配置されている。
前記メモリセルが選択され、前記2本のビット線のうち前記第2のトランジスタが接続されるビット線に前記強誘電体キャパシタの電荷が導かれる場合、前記2本のビット線のうち前記第3のトランジスタが接続されるビット線に前記ダミーキャパシタの電荷を導き、前記メモリセルが選択され、前記2本のビット線のうち前記第3のトランジスタが接続されるビット線に前記強誘電体キャパシタの電荷が導かれる場合、前記2本のビット線のうち前記第2のトランジスタが接続されるビット線に前記ダミーキャパシタの電荷を導く。
前記ダミーキャパシタは、常誘電体キャパシタであり、また、MOSキャパシタでもある。
【0020】
【発明の実施の形態】
以下、図面を参照しながら、本発明の強誘電体メモリについて詳細に説明する。
図1は、本発明の第1実施の形態に関わる強誘電体メモリのフロアプランの一例を示している。
【0021】
メモリチップ10内には、メモリセルアレイ領域と周辺回路領域が配置されている。
メモリセルアレイ領域は、4つのメモリブロックBL0〜BL3から構成される。各メモリブロックは、例えば、256キロビットのメモリ容量を有しており、全体(4つのメモリブロック)では、合計、1メガビットのメモリ容量を有する。
【0022】
各メモリブロックは、ロウデコーダ(ダミーワード線ドライバを含む)R/D、カラムデコーダC/D、メモリセルアレイM/A、プレートドライバ(ダミープレートドライバを含む)P/Dを有している。また、メモリセルアレイM/Aは、メモリセルとリファレンスセル(斜線部)を含んでいる。
【0023】
プレートドライバP/Dは、メモリセルアレイM/Aのメモリセルの間に配置されている。プレート線PLは、プレートドライバP/DからメモリセルアレイM/Aのロウ方向に向って延びている。ワード線WLは、ロウデコーダR/DからメモリセルアレイM/Aのロウ方向の端部に向って延びている。
【0024】
周辺回路領域は、メモリセルアレイ領域以外の領域、即ち、メモリチップ10の縁に沿った領域や4つのメモリブロックの間の領域などから構成される。周辺回路領域には、データ入出力回路、アドレスバッファ回路、制御回路、電位生成回路や、入出力パッドなどが形成される。
【0025】
図2は、図1のメモリセルアレイM/Aを詳細に示している。
メモリセルアレイにおいて、強誘電体キャパシタの一端(一方側の電極)は、プレート線PLに接続される。プレート線PLは、プレートドライバP/Dに接続される。強誘電体キャパシタの他端(他方側の電極)は、トランスファゲート(第1のトランジスタ)を経由してビット線BLi,/BLiのいずれか一方に接続される。
【0026】
ワード線WL0〜WLnは、ロウデコーダR/Dからメモリセルアレイのロウ方向の端部に向って延びている。ワード線WL0〜WLnは、トランスファゲートに接続されると共に、プレートドライバP/Dにも接続されている。
【0027】
プレートドライバP/Dは、ワード線WL0〜WLnの電位を常にモニタし、ワード線WL0〜WLnの電位と図示しないプレートクロック信号のアンドロジックに基づいてプレート線PLを駆動する。よって、選択されているワード線WLjに接続されるプレートドライバP/Dは、プレート線PLを駆動するが、選択されてないワード線WLjに接続されるプレートドライバP/Dは、プレート線PLを接地電位GNDに固定する。
【0028】
ダミーセル(リファレンスセル)は、カラムごとに設けられ、1個のダミーキャパシタと2個のトランスファゲート(第2、第3のトランジスタ)から構成される。即ち、1対のビット線対BLi,/BLiに対して1個のダミーキャパシタが設けられる。よって、1個のダミーキャパシタにより、ビット線対BLi,/BLiのいずれか一方に選択的に電荷(リファレンス電位)を供給する。
【0029】
具体的には、ダミーキャパシタの一端(一方側の電極)は、ダミープレート線DPLに接続される。ダミープレート線DPLは、ダミープレートドライバDP/Dに接続される。ダミーキャパシタの他端は、トランスファゲート▲2▼を経由してビット線BLiに接続されると共に、トランスファゲート▲1▼を経由してビット線/BLiに接続される。
【0030】
2本のダミーワード線DWL0,DWL1は、ダミーワード線ドライバDW/Dからメモリセルアレイのロウ方向の端部に向って延びている。ダミーワード線DWL0は、トランスファゲート▲2▼のゲートに接続されると共に、ダミープレートドライバDP/Dに接続される。同様に、ダミーワード線DWL1は、トランスファゲート▲1▼のゲートに接続されると共に、ダミープレートドライバDP/Dに接続される。
【0031】
ダミープレートドライバDP/Dは、2本のダミーワード線DWL0,DWL1の電位を常にモニタし、ダミーワード線DWL0,DWL1の電位のオアロジックを実行する。つまり、ダミーワード線DWL0,DWL1のいずれか一方が選択状態(高電位、即ち、“H”の状態)になると、ダミープレート線DPLにはダミープレートクロック信号が与えられる。
【0032】
同一カラム内のビット線対BLi,/BLiは、イコライズ回路EQ及びセンスアンプS/Aを経由して、カラム選択用スイッチであるDQゲートDQGi(L)に接続される。イコライズ回路EQは、例えば、データの読み出し前に、ビット線対BLi,/BLiの電位を等しくする役割を果たす。
【0033】
センスアンプS/Aは、ビット線対BLi,/BLiに読み出されたデータの電位差を増幅する。カラムデコーダC/Dは、DQゲートDQGi(L)のうちの1つをオンすることによって、複数のカラムのうちの1つを選択する。選択されたカラムのビット線対BLi,/BLiのデータは、オン状態のDQGi(L)を経由してデータ線対DQ0,/DQ0に導かれる。
【0034】
ここで、例えば、ワード線WLj(jは、偶数)が選択されたとすると、メモリセルのデータ(電荷量)は、ビット線BLiに読み出される。この時、ダミーワード線DWL1が選択され、リファレンスセル(ダミーセル)の電荷量は、トランスファゲート▲1▼を経由してビット線/BLiに読み出される。
【0035】
また、例えば、ワード線WLj+1が選択されたとすると、メモリセルのデータ(電荷量)は、ビット線/BLiに読み出される。この時、ダミーワード線DWL0が選択され、リファレンスセル(ダミーセル)の電荷量は、トランスファゲート▲2▼を経由してビット線BLiに読み出される。
【0036】
なお、詳しい動作説明については、後に行うことにする。
上記強誘電体メモリの特徴は、1T/1C型のメモリセルからなるメモリセルアレイにおいて、カラムごとにリファレンスセル(ダミーセル)が設けられ、このリファレンスセルは、1個のダミーキャパシタと2個のトランスファゲートから構成される。つまり、1つのカラムには1個のダミーキャパシタが配置され、この1個のダミーキャパシタからビット線対BLi,/BLiのいずれか一方に電荷を供給する。
【0037】
よって、リファレンスセル(ダミーセル)のダミーキャパシタがMOSキャパシタ等の常誘電体キャパシタから構成される場合に適した高集積化のための構造を得ることができる。
【0038】
また、本発明では、1つのカラム、即ち、1対のビット線対BLi,/BLiに対して1個のダミーキャパシタを設けたことに伴い、ダミープレートドライバDP/Dについても、新規な構成を採用している。
【0039】
以下、メモリセルアレイのプレートドライバP/Dの構成について簡単に説明した後、本発明の特徴の一つであるダミーセルのダミープレートドライバDP/Dの構成について説明する。
【0040】
図3は、メモリセルアレイのプレートドライバP/Dの構成を示している。
プレートドライバP/Dは、アンドロジック、即ち、NAND回路11とインバータ回路12a,12bから構成される。NAND回路11は、2つの入力端子を有し、一方の端子にはワード線WLjの電位が入力され、他方の端子にはクロック信号PLCKが入力される。NAND回路11の出力端子は、インバータ回路12a又はインバータ回路12bを経由してプレート線PLj(L),PLj(R)に接続される。
【0041】
例えば、選択されているワード線WLjは、高電位(“H”の状態)になるため、選択されているワード線WLjに接続されるプレートドライバP/Dでは、クロック信号PLCK(“H”又は“L”)がアンドロジックを経由してプレート線PLj(L),PLj(R)に印加され、さらには、選択されているワード線WLjに接続されるメモリセルの強誘電体キャパシタの一端に印加される。
【0042】
また、選択されていないワード線WLj+1は、例えば、接地電位(“L”の状態)になるため、これに接続されるプレートドライバP/Dでは、クロック信号PLCKの値(“H”又は“L”)に拘わらず、接地電位GNDがプレート線PLj+1(L),PLj+1(R)に印加され、さらには、選択されていないワード線WLj+1に接続されるメモリセルの強誘電体キャパシタの一端に印加される。
【0043】
なお、イコライズ回路は、データの読み出し前に、予め、全てのビット線対BLi,/BLiの電位を等しくしておく(本例では、接地電位GND)ためのものである。
【0044】
図4及び図5は、ダミーセルのダミープレートドライバDP/Dの構成を示している。
ダミープレートドライバDP/Dは、オアロジック、即ち、NOR回路13及びインバータ回路14a,14bと、アンドロジック、即ち、AND回路15a,15bから構成される。NOR回路13には、2本のダミーワード線DWL0,DWL1の電位がそれぞれ入力される。NOR回路13の出力端子は、インバータ回路14aを経由してAND回路15aに入力されると共に、インバータ回路14bを経由してAND回路15bに入力される。
【0045】
つまり、2本のダミーワード線DWL0,DWL1の電位のオアロジックが実行され、その結果がAND回路15a,15bに入力される。よって、2本のダミーワード線DWL0,DWL1の少なくとも一方が高電位(“H”の状態)のとき、AND回路15a,15bの一方側の入力端子には、高電位(“H”の状態)が入力される。この時、ダミープレート線DPLには、ダミープレートクロック信号DPLCK(“H”又は“L”)がAND回路15a,15bを経由して印加される。
【0046】
よって、1つのカラム、即ち、1対のビット線対BLi,/BLiに対して1個のダミーキャパシタ(例えば、常誘電体キャパシタ)を設け、この1個のダミーキャパシタにより、ビット線対BLi,/BLiのいずれに対しても電荷(リファレンス電位)を供給することが可能となる。
【0047】
なお、ダミーキャパシタ(例えば、常誘電体キャパシタ)の電荷は、ダミーワード線DWL0が選択されている場合は、トランスファゲート▲2▼を経由してビット線BLiに出力され、ダミーワード線DWL1が選択されている場合は、トランスファゲート▲1▼を経由してビット線/BLiに出力される。
【0048】
図6は、図2のセンスアンプ回路S/Aの一例を示している。
センスアンプ回路は、カラムごとに設けられ、ビット線対BLi,/BLiに接続される。センスアンプ活性化信号SANが“H”、センスアンプ活性化信号BSAPが“L”になると(SANとBSAPは相補の関係を有する)、センスアンプ回路に電源VCC,GNDが供給され、センスアンプ回路が活性化される。
【0049】
図7は、図2のカラム選択用のDQゲートの一例を示している。
カラム選択用のDQゲートは、カラムごとに設けられ、ビット線対BLi,/BLiとデータ線対DQ0,/DQ0の間に接続される2つのNチャネルMOSトランジスタから構成される。2つのNチャネルMOSトランジスタのゲートには、カラムデコーダC/Dの出力信号、即ち、カラム選択信号CSLiが入力される。カラム選択信号CSLiにより、複数のカラムのうちの1つのカラムが選択され、この選択されたカラムのビット線対BLi,/BLiがデータ線対DQ0,/DQ0に電気的に接続される。
【0050】
次に、上述の強誘電体メモリのデータ読み出し動作について、図8のタイミングチャートを参照しながら詳細に説明する。
なお、図8のタイミングチャートの各信号を示す記号は、図1〜図7に示す信号の記号に対応している。
【0051】
まず、イコライズ信号BLPCが“H”の状態、即ち、イコライズ回路のNチャネルMOSトランジスタがオン状態から始まる。全てのビット線対BL0,/BL0,…,BLi,/BLi,…は、接地電位GNDに設定されている。
【0052】
また、この時、信号DLPC(図5)も“H”の状態となり、ダミーセルのダミーキャパシタ(例えば、常誘電体キャパシタ)のトランスファゲート側のノードも、接地電位GNDに設定されている。
【0053】
この後、イコライズ信号BLPCを“L”の状態にし、イコライズ回路のNチャネルMOSトランジスタをオフ状態にし、全てのビット線対BL0,/BL0,…,BLi,/BLi,…のイコライズ状態を解除する。また、信号DLPCも、“L”の状態にする。
【0054】
ロウデコーダR/Dは、ロウアドレス信号に基づいて1本のワード線WLjを選択し、この選択されたワード線WLjに高電位(読み出し電位)を供給する。同時に、ダミーワード線ドライバDW/Dは、2本のダミーワード線DWL0,DWL1のうちのいずれか一方を選択し、選択されたダミーワード線に高電位(読み出し電位)を供給する。
【0055】
本例では、ワード線WLj(jは、0又は偶数で、このワード線に接続されるメモリセルは、ビット線BLiに接続されるものとする)が選択されたとすると、ダミーワード線DWL1が選択される(ダミーワード線DWL1に接続されるリファレンスセルは、ビット線/BLiに接続されるものとする)。
【0056】
また、ワード線WLj+1(jは、0又は偶数で、このワード線に接続されるメモリセルは、ビット線/BLiに接続されるものとする)が選択されたとすると、ダミーワード線DWL0が選択される(ダミーワード線DWL0に接続されるリファレンスセルは、ビット線BLiに接続されるものとする)。
【0057】
選択されたワード線WLjに接続されるプレートドライバP/Dでは、ワード線WLjの電位(=“H”)とクロック信号PLCKのアンドロジックが実行される。よって、選択ワード線WLjに接続されるメモリセルの強誘電体キャパシタの一端、即ち、プレート線PLには、まず、クロック信号PLCK(=“H”)が、NAND回路11及びインバータ回路12a,12bを経由して印加される。
【0058】
この時、選択ワード線WLjに接続されるメモリセルのデータが“0”であると、図14のヒステリシス曲線における分極電荷ΔQ0がビット線BLiに読み出され、選択ワード線WLjに接続されるメモリセルのデータが“1”であると、図14のヒステリシス曲線における分極電荷ΔQ1がビット線BLiに読み出される。
【0059】
一方、ダミーワード線DWL0,DWL1に共通に設けられるダミープレートドライバDP/Dでは、ダミーワード線DWL0,DWL1のオアロジックを実行した後、この結果とクロック信号DPLCKとのアンドロジックが実行され、リファレンスセルの常誘電体キャパシタの一端、即ち、ダミープレート線DPLに、ダミープレートクロック信号DPLCK(=“H”)が印加される。
【0060】
この時、リファレンス電位は、ダミーキャパシタ(例えば、常誘電体キャパシタ)から、選択されたダミーワード線DWL1に接続されるトランスファゲート▲1▼を経由して、ビット線/BLiに読み出される。
【0061】
この後、クロック信号PLCKが“L”の状態(ダミープレートクロック信号DPLCKは“H”のまま)になると、メモリセルアレイ内のプレート線PLのプレート電位VPLが接地電位GNDになり、ビット線BLiの電位は、カップリングにより低下する。
【0062】
つまり、選択ワード線WLjに接続されるメモリセルのデータが“0”のときは、図14のヒステリシス曲線において、分極点がc→b→cと移動し、選択ワード線WLjに接続されるメモリセルのデータが“1”のときは、図14のヒステリシス曲線において、分極点がa→b→cと移動する。
【0063】
よって、“0”読み出しと“1”読み出しでは、a点とc点の差に相当する電荷量の差ΔQ0−ΔQ1が検知の対象となる。
ここで、リファレンスセルのダミーキャパシタ(例えば、常誘電体キャパシタ)からビット線/BLiに与えられる電荷量をほぼ(ΔQ0+ΔQ1)/2に設定しておく。このように設定しておくことで、“0”読み出しの電荷量のマージンと“1”読み出しの電荷量のマージンを略等しくできる。
【0064】
センスアンプ活性化信号SANを“H”に設定し、センスアンプ活性化信号BSAPを“L”に設定することで、センスアンプ回路を活性化させると、ビット線対BLi,/BLiの電位が比較増幅される。
【0065】
この段階で、図14のヒステリシス曲線上では、“0”読み出しのときはc点のまま、“1”読み出しのときはd点に移動する。実際には、センスアンプ回路S/AのPチャネルMOSトランジスタから“0”が読み出されるビット線/BLi側にも最初のうちほんの少し電荷が供給されるため、電位が少しもち上がる。このため、ヒステリシス曲線上でc→c’となり、後に述べる再書き込みのための2発目のパルスが必要となる。
【0066】
また、選択カラムのビット線対BLi,/BLiのデータ(センスアンプにより増幅された相補データ)は、データ線対DQ0,/DQ0を経由してデータ入出力バッファ回路に導かれる。
【0067】
ダミープレートクロック信号DPLCKが“L”の状態になった後、再び、クロック信号PLCKが“H”の状態になると、メモリセルのプレート電位VPLが電源電位VCCとなる。この段階で、ヒステリシス曲線上では、“0”読み出しのときはc’点からb点に移動し、“1”読み出しのときはa点に移動する。
【0068】
読み出しデータが“0”であると、ビット線BLiの電位がセンスアンプ回路により接地電位GNDになっているため、クロック信号PLCKが“L”の状態に戻ると、強誘電体キャパシタの状態が図14のヒステリシス曲線の分極点bからcに移動し、“0”データが再書き込みされる。
【0069】
読み出しデータが“1”であると、ビット線BLiの電位がセンスアンプ回路により電源電位VCCになっているため、クロック信号PLCKが“L”になると、分極点がa→dと移動し、電源をオフにすることで“1”データが再書き込みされる。
【0070】
このような動作により、メモリセルのデータの読み出しと再書き込みが行われる。
なお、上述の動作は、ダブルプレートクロック方式と呼ばれるものであるが、本発明の強誘電体メモリでは、シングルプレートクロック方式でデータを読み出すこともできる。
【0071】
以上、本発明の第1実施の形態に関わる強誘電体メモリの構成及び動作について一通り説明した。この強誘電体メモリの特徴及び効果についてまとめると、以下に示すようになる。
【0072】
第一に、1T/1C型のメモリセルからなるメモリセルアレイにおいて、1つのカラム、即ち、1対のビット線対BLi,/BLiに対して、1個のダミーキャパシタを設けている。つまり、1個のダミーキャパシタからビット線対BLi,/BLiのいずれにも選択的に電荷(リファレンス電位)を供給できる。
【0073】
よって、リファレンスセル(ダミーセル)のキャパシタがMOSキャパシタ等の常誘電体キャパシタから構成される場合、大きな誘電率の強誘電体キャパシタから読み出される電荷量に対応させて、常誘電体キャパシタの面積を大きくしなければならないが、本発明によれば、1カラムに1つのダミーキャパシタのみを設ければよいため、高集積化にとって有利となる。
【0074】
第二に、1カラム内に1つのダミーキャパシタのみを配置したことにより、ダミープレートドライバDP/Dについても、2つのダミーワード線ドライバ(2本のダミーワード線DWL0,DWL1)に対して、1つ設ければ足りることになる。
【0075】
また、これに伴い、2本のダミーワード線DWL0,DWL1のいずれが選択されても、ダミープレートドライバDP/Dが動作するように、2本のダミーワード線DWL0,DWL1の電位のオアロジックを実行した後、その結果とクロック信号DPLCKとのアンドロジックを実行している。
【0076】
よって、ダミープレートドライバDP/Dの数も最小限に抑えることができ、チップサイズの縮小に貢献できる。
図9は、本発明の第2実施の形態に関わる強誘電体メモリのフロアプランの一例を示している。図10は、図9のメモリセルアレイM/Aを詳細に示すものである。
【0077】
この実施の形態に関わる強誘電体メモリの特徴は、リファレンス電位を生成するダミーセルをカラムデコーダC/Dの一方側のみに配置した点にある。即ち、上述の第1の実施の形態では、ダミーセルは、カラムデコーダC/Dの両側、即ち、カラムデコーダC/Dの両側のメモリセルアレイに付随させてそれぞれ配置したが、本実施の形態では、第1の実施の形態の強誘電体メモリよりも、さらに、高集積化、チップサイズの縮小化を図るため、カラムデコーダC/Dの両側のメモリセルアレイに対して、1つのダミーセルアレイを共有するようにしている。
【0078】
図11は、本発明の第3実施の形態に関わる強誘電体メモリのフロアプランの一例を示している。図12は、図11のメモリセルアレイM/Aを詳細に示すものである。
【0079】
この実施の形態に関わる強誘電体メモリの特徴は、強誘電体キャパシタの一端に電位を与えるプレートドライバP/D(常誘電体キャパシタの一端に電位を与えるダミープレートドライバを含む)を、各メモリセルブロックのロウデコーダ(ダミーワード線ドライバを含む)R/Dの両側で、それぞれ1箇所(例えば、メモリセルアレイのほぼ中央部)のみ設けた点にある。
【0080】
この場合、例えば、ロウデコーダR/Dの片側では、1つのプレートドライバP/Dにより同一ロウの全てのメモリセルの強誘電体キャパシタが駆動され、ダミーワード線ドライバの片側では、1つのダミープレートドライバDP/Dにより同一ロウの全てのダミーセルの常誘電体キャパシタが駆動される。
【0081】
本例の強誘電体メモリは、上述の第1実施の形態の強誘電体メモリと比べると、プレートドライバP/D及びダミープレートドライバDP/Dの数を減らすことができるため、高集積化及びチップサイズの縮小化に効果的である。
【0082】
【発明の効果】
以上、説明したように、本発明の強誘電体メモリによれば、ダミーセルは、カラムごとに設けられ、1個のダミーキャパシタと2個のトランスファゲートから構成される。つまり、同一カラム内のビット線対BLi,/BLiに対して、従来、2個のダミーキャパシタが設けられていたのに対し、本発明では、1個のダミーキャパシタのみを設け、この1個のダミーキャパシタにより、ビット線対BLi,/BLiのいずれに対しても、選択的に電荷(リファレンス電位)を供給できるようにしている。
【0083】
また、1カラム内に1つのダミーキャパシタのみを配置したことで、ダミープレートドライバDP/Dについても、2つのダミーワード線ドライバ(2本のダミーワード線DWL0,DWL1)に対して、1つ設ければ足りる。これに伴い、2本のダミーワード線DWL0,DWL1のいずれが選択されても、ダミープレートドライバDP/Dが動作するように、2本のダミーワード線DWL0,DWL1の電位のオアロジックを実行した後、その結果とクロック信号DPLCKとのアンドロジックを実行している。
よって、本発明は、リファレンスセルのキャパシタが常誘電体キャパシタから構成されるような場合に対しても、高集積化という視点から有利である。
【図面の簡単な説明】
【図1】本発明の第1実施の形態に関わる強誘電体メモリのフロアプランを示す図。
【図2】図1のメモリセルアレイの構成を詳細を示す図。
【図3】図2のプレートドライバの構成を示す図。
【図4】図2のダミープレートドライバの構成を示す図。
【図5】図2のダミープレートドライバの構成を示す図。
【図6】図2のセンスアンプ回路の構成を示す図。
【図7】図2のカラム選択用のDQゲートの構成を示す図。
【図8】図1乃至図7の構成を有する強誘電体メモリの動作を示すフローチャート。
【図9】本発明の第2実施の形態に関わる強誘電体メモリのフロアプランを示す図。
【図10】図9のメモリセルアレイの構成を詳細に示す図。
【図11】本発明の第3実施の形態に関わる強誘電体メモリのフロアプランを示す図。
【図12】図11のメモリセルアレイの構成を詳細を示す図。
【図13】強誘電体メモリの1T/1C型メモリセルを示す図。
【図14】強誘電体キャパシタのヒステリシス特性を示す図。
【符号の説明】
10 :メモリチップ、
11 :NAND回路、
12a,12b,14a,14b :インバータ回路、
13 :NOR回路、
15a,15b :AND回路、
M/A :メモリセルアレイ、
R/D :ロウデコーダ、
C/D :カラムデコーダ、
DW/D :ダミーワード線ドライバ、
P/D :プレートドライバ、
DP/D :ダミープレートドライバ、
WL,WLj :ワード線、
DWL0,DWL1 :ダミーワード線、
PL :プレート線、
DPL :ダミープレート線、
BLi,/BLi :ビット線対、
DQ0,/DQ0 :データ線対、
EQ :イコライズ回路、
S/A :センスアンプ回路、
DQG :カラム選択用のDQゲート。
Claims (3)
- 直列接続される第1の強誘電体キャパシタと第1のトランジスタから構成される第1のメモリセルと、
前記第1のトランジスタのゲートに接続されるワード線と、
前記第1の強誘電体キャパシタの前記第1のトランジスタに接続されていない方の端子に接続される第1のプレート線と、
直列接続される第2の強誘電体キャパシタと第2のトランジスタから構成され、前記第2のトランジスタのゲートが前記ワード線に接続される第2のメモリセルと、
前記第2の強誘電体キャパシタの前記第2のトランジスタに接続されていない方の端子に接続される第2のプレート線と、
2本のビット線からなり、そのうちの1本が前記第1のトランジスタの前記第1の強誘電体キャパシタに接続されていない方のノードに接続される第1のビット線対と、
2本のビット線からなり、そのうちの1本が前記第2のトランジスタの前記第2の強誘電体キャパシタに接続されていない方のノードに接続される第2のビット線対と、
前記第1及び第2のプレート線に共有され、前記第1及び第2のプレート線にプレート電位を供給するプレートドライバと、
常誘電体キャパシタである第1のダミーキャパシタと第3及び第4のトランジスタから構成される第1のダミーセルと、
前記第3のトランジスタのゲートに接続される第1のダミーワード線と、
前記第4のトランジスタのゲートに接続される第2のダミーワード線と、
前記第1のダミーキャパシタに接続される第1のダミープレート線と、
常誘電体キャパシタである第2のダミーキャパシタと第5及び第6のトランジスタから構成され、前記第5のトランジスタのゲートが前記第1のダミーワード線に接続され、前記第6のトランジスタのゲートが前記第2のダミーワード線に接続される第2のダミーセルと、
前記第2のダミーキャパシタに接続される第2のダミープレート線と、
前記第1及び第2のダミープレート線に共有され、前記第1及び第2のダミープレート線にダミープレート電位を供給するダミープレートドライバとを具備し、
前記第3のトランジスタは、前記第1のダミーキャパシタの前記第1のダミープレート線に接続されていない方の端子と前記第1のビット線対の一方との間に接続され、前記第4のトランジスタは、前記第1のダミーキャパシタの前記第1のダミープレート線に接続されていない方の端子と前記第1のビット線対の他方との間に接続され、
前記第5のトランジスタは、前記第2のダミーキャパシタの前記第2のダミープレート線に接続されていない方の端子と前記第2のビット線対の一方との間に接続され、前記第6のトランジスタは、前記第2のダミーキャパシタの前記第2のダミープレート線に接続されていない方の端子と前記第2のビット線対の他方との間に接続され、
前記ワード線を選択するロウデコーダから前記プレートドライバまでの距離と前記第1又は第2のダミーワード線を駆動するダミーワード線ドライバから前記ダミープレートドライバまでの距離は、互いに等しく、
前記プレートドライバ及び前記ダミープレートドライバは、前記第1のビット線対と前記第2のビット線対との間に配置され、
前記第1のプレート線は、前記プレートドライバから前記第1のビット線対が配置される方向に延び、前記第2のプレート線は、前記プレートドライバから前記第2のビット線対及びロウデコーダが配置される方向に延び、
前記第1のダミープレート線は、前記ダミープレートドライバから前記第1のビット線対が配置される方向に延び、前記第2のダミープレート線は、前記ダミープレートドライバから前記第2のビット線対及びダミーワード線ドライバが配置される方向に延び、
前記プレートドライバは、前記ワード線の電位とクロック信号の電位とのアンドロジックを実行し、その結果を前記プレート電位とする手段から構成され、
前記ダミープレートドライバは、前記第1及び第2のダミーワード線の電位のオアロジックを実行する手段と、前記オアロジックの結果と前記クロック信号の電位とのアンドロジックを実行し、その結果を前記ダミープレート電位とする手段とから構成される
ことを特徴とする強誘電体メモリ。 - 前記プレートドライバと前記ダミープレートドライバは、隣接して配置されていることを特徴とする請求項1記載の強誘電体メモリ。
- 前記第1のメモリセルが選択され、前記第1のビット線対の一方に前記第1の強誘電体キャパシタの電荷が導かれる場合、前記第1のビット線対の他方に前記第1のダミーキャパシタの電荷を導き、前記第2のメモリセルが選択され、前記第2のビット線対の一方に前記第2の強誘電体キャパシタの電荷が導かれる場合、前記第2のビット線対の他方に前記第2のダミーキャパシタの電荷を導くことを特徴とする請求項1又は2記載の強誘電体メモリ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28673998A JP4490514B2 (ja) | 1998-10-08 | 1998-10-08 | 強誘電体メモリ |
US09/401,663 US6111777A (en) | 1998-10-08 | 1999-09-23 | Ferroelectric memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28673998A JP4490514B2 (ja) | 1998-10-08 | 1998-10-08 | 強誘電体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000113684A JP2000113684A (ja) | 2000-04-21 |
JP4490514B2 true JP4490514B2 (ja) | 2010-06-30 |
Family
ID=17708409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28673998A Expired - Fee Related JP4490514B2 (ja) | 1998-10-08 | 1998-10-08 | 強誘電体メモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6111777A (ja) |
JP (1) | JP4490514B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100308188B1 (ko) * | 1999-04-27 | 2001-10-29 | 윤종용 | 안정된 감지 마진을 가지는 강유전체 랜덤 액세스 메모리 |
KR100348577B1 (ko) | 1999-09-30 | 2002-08-13 | 동부전자 주식회사 | 강유전체 메모리 |
KR100348576B1 (ko) | 1999-09-30 | 2002-08-13 | 동부전자 주식회사 | 강유전체 메모리 |
JP2001319473A (ja) * | 2000-05-12 | 2001-11-16 | Oki Electric Ind Co Ltd | 強誘電体メモリ装置およびその動作方法 |
JP3915868B2 (ja) * | 2000-07-07 | 2007-05-16 | セイコーエプソン株式会社 | 強誘電体メモリ装置およびその製造方法 |
US6515906B2 (en) * | 2000-12-28 | 2003-02-04 | Intel Corporation | Method and apparatus for matched-reference sensing architecture for non-volatile memories |
KR100432879B1 (ko) * | 2001-03-05 | 2004-05-22 | 삼성전자주식회사 | 강유전체 랜덤 액세스 메모리 장치의 데이터 감지 방법 |
US6667896B2 (en) * | 2002-05-24 | 2003-12-23 | Agilent Technologies, Inc. | Grouped plate line drive architecture and method |
US6788602B2 (en) * | 2002-08-09 | 2004-09-07 | Macronix International Co., Ltd. | Memory device and operation thereof |
JP3800179B2 (ja) * | 2003-01-17 | 2006-07-26 | セイコーエプソン株式会社 | 強誘電体記憶装置及び表示用駆動ic |
US7088605B2 (en) * | 2004-07-02 | 2006-08-08 | Macronix International Co., Ltd. | FeRAM memory design using ROM array architecture |
JP4887853B2 (ja) * | 2006-03-17 | 2012-02-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
KR100886353B1 (ko) * | 2007-04-02 | 2009-03-03 | 삼성전자주식회사 | 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법 |
US8536892B2 (en) * | 2008-02-29 | 2013-09-17 | Palo Alto Research Center Incorporated | System for testing transistor arrays in production |
US9514797B1 (en) * | 2016-03-03 | 2016-12-06 | Cypress Semiconductor Corporation | Hybrid reference generation for ferroelectric random access memory |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5572459A (en) * | 1994-09-16 | 1996-11-05 | Ramtron International Corporation | Voltage reference for a ferroelectric 1T/1C based memory |
TW378323B (en) * | 1994-09-22 | 2000-01-01 | Matsushita Electric Ind Co Ltd | Ferroelectric memory device |
JPH0997496A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 強誘電体メモリ装置及びデータ読出方法 |
JP3622304B2 (ja) * | 1995-12-27 | 2005-02-23 | 株式会社日立製作所 | 半導体記憶装置 |
JP3196824B2 (ja) * | 1997-07-16 | 2001-08-06 | 日本電気株式会社 | 強誘電体メモリ装置 |
KR100268444B1 (ko) * | 1997-08-30 | 2000-10-16 | 윤종용 | 강유전체 랜덤 액세스 메모리 장치 |
KR100275109B1 (ko) * | 1997-12-23 | 2000-12-15 | 김영환 | 강유전체메모리장치및그동작방법 |
-
1998
- 1998-10-08 JP JP28673998A patent/JP4490514B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-23 US US09/401,663 patent/US6111777A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000113684A (ja) | 2000-04-21 |
US6111777A (en) | 2000-08-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6587367B1 (en) | Dummy cell structure for 1T1C FeRAM cell array | |
US5677865A (en) | Ferroelectric memory using reference charge circuit | |
KR100419375B1 (ko) | 반도체 기억 장치 | |
JP3183076B2 (ja) | 強誘電体メモリ装置 | |
JP4490514B2 (ja) | 強誘電体メモリ | |
US7280384B2 (en) | Semiconductor memory device | |
JPH0527194B2 (ja) | ||
US7193925B2 (en) | Low power semiconductor memory device | |
JP2001291389A (ja) | 半導体集積回路 | |
JP3617615B2 (ja) | 強誘電体記憶装置 | |
JPH10302469A (ja) | 半導体記憶装置 | |
US6038162A (en) | Semiconductor memory device | |
JP3913451B2 (ja) | 半導体記憶装置 | |
EP1485920B1 (en) | Increasing the read signal in ferroelectric memories | |
US6438020B1 (en) | Ferroelectric memory device having an internal supply voltage, which is lower than the external supply voltage, supplied to the memory cells | |
JP3717097B2 (ja) | 強誘電体メモリ | |
US6330202B1 (en) | Semiconductor memory device having write data line | |
EP0713223B1 (en) | Bit line sensing in a memory array | |
JPH10162587A (ja) | 強誘電体メモリ | |
JP3568876B2 (ja) | 集積メモリおよびメモリに対する作動方法 | |
US7212428B2 (en) | FeRAM having differential data | |
JP3960030B2 (ja) | 強誘電体メモリ | |
JP2720158B2 (ja) | 半導体記憶装置 | |
JP2001118384A (ja) | 強誘電体メモリ | |
JPH10241374A (ja) | 半導体記憶装置と誘電体膜回復方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040526 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060928 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070126 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070510 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070523 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070810 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100125 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100402 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |