JP3960030B2 - 強誘電体メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、強誘電体キャパシタを記憶媒体とする強誘電体メモリ(FRAM:Ferroelectric Random Access Memory)に関する。
【0002】
【従来の技術】
図16は従来の強誘電体メモリが備えるメモリセルの一例である1T/1C型メモリセルを示す回路図である。図16中、1は強誘電体キャパシタ、2はNMOSトランジスタ、3はワード線、4はビット線、5はプレート線である。
【0003】
図17は従来の強誘電体メモリが備えるメモリセルの他の例である2T/2C型メモリセルを示す回路図である。図17中、6、7は強誘電体キャパシタ、8、9はNMOSトランジスタ、10はワード線、11、12はビット線、13はプレート線である。
【0004】
【発明が解決しようとする課題】
図16に示す1T/1C型メモリセル及び図17に示す2T/2C型メモリセルは、いずれもデータを破壊的に読み出すものであり、劣化が大きいという問題点があると共に、更なる高集積化が難しいという問題点があった。
【0005】
本発明は、かかる点に鑑み、非破壊読み出しを行うことができ、かつ、強誘電体キャパシタを更に微細化して高集積化を図ることができるようにした強誘電体メモリを提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明の強誘電体メモリは、一方の電極をワード線に接続した強誘電体キャパシタと、ゲートを強誘電体キャパシタの他方の電極及び書き込み用ビット線に接続し、ソースを接地し、ドレインを読み出し用ビット線に接続してなるMOSトランジスタを有する複数のメモリセルを有し、読み出し用ビット線を共通とする複数のメモリセルブロックと、読み出し時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線を他のメモリセルブロック内の書き込み用ビット線と切り離してフローティング状態にするスイッチ回路を備えるというものである。
【0007】
本発明が備えるメモリセルは、一方の電極をワード線に接続した強誘電体キャパシタと、ゲートを強誘電体キャパシタの他方の電極及び書き込み用ビット線に接続し、ソースを接地し、ドレインを読み出し用ビット線に接続してなるMOSトランジスタを有するものであるから、非破壊読み出しを行うことができる。
【0008】
また、本発明は、読み出し時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線を他のメモリセルブロック内の書き込み用ビット線と切り離してフローティング状態にするスイッチ回路を備えているので、選択されたメモリセルに寄生する書き込み用ビット線容量を小さくすることができる。したがって、強誘電体キャパシタの残留分極値は小さくて足り、その分、強誘電体キャパシタを微細化することができる。
【0009】
【発明の実施の形態】
図1は本発明の一実施形態の要部を示す回路図である。図1中、14はメモリセルアレイ部であり、15〜17はメモリセルを8行4列に配列してなるメモリセルブロック、18はメモリセルブロック15、16の書き込み用ビット線間に設けられたスイッチ回路、19はメモリセルブロック16、17の書き込み用ビット線間に設けられたスイッチ回路である。
【0010】
WL1、WL8、WL9、WL16、WL17、WL24はワード線であり、ワード線WL2〜WL7、WL10〜WL15、WL18〜WL23は図示を省略している。20はワード線WL1〜WL24に供給する書き込み用ワード線電圧を発生する書き込み用ワード線電圧発生回路、21はロウアドレス及び書き込みデータを入力してワード線の選択などを行うワード線制御回路である。
【0011】
WBL1〜WBL4はメモリセルブロック15〜17に共通に設けられた書き込み用ビット線、22は書き込み用ビット線WBL1〜WBL4に供給する書き込み用ビット線電圧を発生する書き込み用ビット線電圧発生回路、23はコラムアドレス及び書き込みデータを入力して書き込み用ビット線WBL1〜WBL4に書き込み用ビット線電圧の供給を行う書き込み用ビット線制御回路である。
【0012】
RBL1〜RBL4はメモリセルブロック15〜17に共通に設けられた読み出し用ビット線、24は選択されたメモリセルから読み出されたデータの増幅を行うセンスアンプ、25はコラムアドレスを入力して読み出し用ビット線RBL1〜RBL4の選択などを行う読み出し用ビット線制御回路である。
【0013】
26はワード線制御回路21から供給されるブロックアドレスを入力してスイッチ回路18、19のスイッチ動作を制御するスイッチ制御回路、BSL1〜BSL4はスイッチ制御回路26から出力されるスイッチ制御信号である。
【0014】
図2及び図3はメモリセルアレイ部14の一部分を示す回路図である。メモリセルブロック15において、27(1,1)〜27(1,4)、27(8,1)〜27(8,4)はメモリセル、WBL11、WBL12、WBL13、WBL14は書き込み用ビット線であり、メモリセル27(2,1)〜27(7,4)は図示を省略している。
【0015】
また、メモリセルブロック16において、27(9,1)〜27(9,4)、27(16,1)〜27(16,4)はメモリセル、WBL21、WBL22、WBL23、WBL24は書き込み用ビット線であり、メモリセル27(10,1)〜27(15,4)は図示を省略している。
【0016】
また、メモリセルブロック17において、27(17,1)〜27(17,4)、27(24,1)〜27(24,4)はメモリセル、WBL31、WBL32、WBL33、WBL34は書き込み用ビット線であり、メモリセル27(18,1)〜27(23,4)は図示を省略している。
【0017】
また、スイッチ回路18において、28−1〜28−4はスイッチ制御信号BSL1によりON、OFFが制御されるNMOSトランジスタ、29−1〜29−4はスイッチ制御信号BSL2によりON、OFFが制御されるNMOSトランジスタである。
【0018】
また、スイッチ回路19において、30−1〜30−4はスイッチ制御信号BSL3によりON、OFFが制御されるNMOSトランジスタ、31−1〜31−4はスイッチ制御信号BSL4によりON、OFFが制御されるNMOSトランジスタである。
【0019】
図4はメモリセル27の構成を示す回路図である。図4中、32は記憶媒体をなす強誘電体キャパシタ、33は強誘電体キャパシタ32に記憶されたデータを読み出すためのNMOSトランジスタである。
【0020】
図5はメモリセル27の断面構造を概略的に示す図である。図5中、34はPウエル、35はフィールド酸化膜であり、36はソースをなすN+拡散層、37はドレインをなすN+拡散層、38はゲート酸化膜、39はゲート電極、40はプラグである。
【0021】
この例では、書き込み用ビット線WBLはNMOSトランジスタ33のゲート電極を兼ねており、強誘電体キャパシタ32は、書き込み用ビット線WBLのNMOSトランジスタ33のゲート電極となる部分以外の箇所の上方にプラグ40を介して配置されている。
【0022】
図6はメモリセル27のレイアウト例を概略的に示す図である。図6中、2点鎖線で囲む領域41、42はそれぞれメモリセル1個分の領域を示しており、この例では、NMOSトランジスタ33は、隣りのメモリセルと共有するように構成されている。
【0023】
図7及び図8はメモリセル27の動作原理を説明するための図であり、図7は書き込み動作を説明するための図、図8は読み出し動作を説明するための図である。
【0024】
例えば、メモリセル27に“1”を書き込む場合には、図7Aに示すように、例えば、書き込み用ビット線WBLの電位を基準として強誘電体キャパシタ32にVCC(電源電圧)を印加する。すなわち、例えば、書き込み用ビット線WBLを0[V]、ワード線WLをVCCとする。そして、書き込み用ビット線WBLをフローティングとする。
【0025】
このようにすると、図7Cに示すように、強誘電体キャパシタ32の残留分極点は、ヒステリシス曲線上、A点となり、強誘電体キャパシタ32には“1”が記憶される。この場合、NMOSトランジスタ33のチャネル領域に電子が誘起され、NMOSトランジスタ33のスレッショルド電圧は低くなり、NMOSトランジスタ33のVDS−IDS特性は、図7Dの曲線43のようになる。
【0026】
これに対して、メモリセル27に“0”を書き込む場合には、図7Bに示すように、例えば、書き込み用ビット線WBLの電位を基準として強誘電体キャパシタ32に−VCCを印加する。すなわち、例えば、ワード線WLを0[V]、書き込み用ビット線WBLをVCCとする。そして、書き込み用ビット線WBLをフローティングとする。
【0027】
このようにすると、図7Cに示すように、強誘電体キャパシタ32の残留分極点はB点となり、強誘電体キャパシタ32には“0”が記憶される。この場合には、NMOSトランジスタ33のチャネル領域には電子が誘起されず、NMOSトランジスタ33のVDS−IDS特性は、図7Dの曲線44のようになる。
【0028】
メモリセル27からデータを読み出す場合には、書き込み用ビット線WBLをフローティングとし、ワード線WLをVr[V](<VCC)、読み出し用ビット線RBLをVCCとする。
【0029】
このようにした場合において、図8Aに示すように、強誘電体キャパシタ32に“1”が記憶されている場合には、図8Cに示すように、強誘電体キャパシタ32の分極点はC点となり、NMOSトランジスタ33はONとなり、NMOSトランジスタ33には、図8Dに示す大きさのON電流IONが流れる。
【0030】
これに対して、図8Bに示すように、強誘電体キャパシタ32に“0”が記憶されている場合には、図8Cに示すように、強誘電体キャパシタ32の分極点はD点となり、NMOSトランジスタ33はOFFとなり、NMOSトランジスタ33には、図8Dに示す大きさのOFF電流IOFFが流れる。
【0031】
なお、NMOSトランジスタ33のバックゲート・バイアス(ウエル電位)を制御してNMOSトランジスタ33のOFF電流IOFFを調整する手段を設けるようにしても良い。
【0032】
本発明の一実施形態においては、メモリセルアレイ部14へのデータの書き込み及び読み出しは行を単位として行われるが、スイッチ制御回路26は、書き込み時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線と、選択されたメモリセルを含まないメモリセルブロック内の書き込み用ビット線を切り離すと共に、書き込み用ビット線WBL1〜WBL4と、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線を接続するようにスイッチ回路18、19を制御する。すなわち、書き込み時、選択されたメモリセルを含まない書き込み用ビット線をフローティングとし、選択されたメモリセルブロック内の書き込み用ビット線のみに書き込み用ビット線電圧を印加するようにスイッチ回路18、19を制御する。
【0033】
例えば、選択されたメモリセルがメモリセルブロック15内のメモリセルである場合には、NMOSトランジスタ28−1〜28−4はON、NMOSトランジスタ29−1〜29−4、30−1〜30−4、31−1〜31−4はOFFとされ、書き込み用ビット線WBL21〜WBL24、WBL31〜WBL34はフローティング状態とされると共に、書き込み用ビット線WBL1〜WBL4は書き込み用ビット線WBL11〜WBL14に接続され、書き込み用ビット線WBL11〜WBL14のみに書き込み用ビット線電圧が供給される。
【0034】
また、選択されたメモリセルがメモリセルブロック16内のメモリセルである場合には、NMOSトランジスタ29−1〜29−4はON、NMOSトランジスタ28−1〜28−4、30−1〜30−4、31−1〜31−4はOFFとされ、書き込み用ビット線WBL11〜WBL14、WBL31〜WBL34はフローティング状態とされると共に、書き込み用ビット線WBL1〜WBL4は書き込み用ビット線WBL21〜WBL24に接続され、書き込み用ビット線WBL21〜WBL24のみに書き込み用ビット線電圧が供給される。
【0035】
また、選択されたメモリセルがメモリセルブロック17内のメモリセルである場合には、NMOSトランジスタ31−1〜31−4はON、NMOSトランジスタ28−1〜28−4、29−1〜29−4、30−1〜30−4はOFFとされ、書き込み用ビット線WBL11〜WBL14、WBL21〜WBL24はフローティング状態とされると共に、書き込み用ビット線WBL1〜WBL4は書き込み用ビット線WBL31〜WBL34に接続され、書き込み用ビット線WBL31〜WBL34のみに書き込み用ビット線電圧が供給される。
【0036】
また、読み出し時においては、スイッチ制御回路26は、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線がフローティング状態となるようにスイッチ回路18、19を制御する。
【0037】
例えば、選択されたメモリセルがメモリセルブロック15内のメモリセルである場合には、NMOSトランジスタ28−1〜28−4はOFFとされ、書き込み用ビット線WBL11〜WBL14はフローティング状態とされる。
【0038】
また、選択されたメモリセルがメモリセルブロック16内のメモリセルである場合には、NMOSトランジスタ29−1〜29−4、30−1〜30−4はOFFとされ、書き込み用ビット線WBL21〜WBL24はフローティング状態とされる。
【0039】
また、選択されたメモリセルがメモリセルブロック17内のメモリセルである場合には、NMOSトランジスタ31−1〜31−4はOFFとされ、書き込み用ビット線WBL31〜WBL34はフローティング状態とされる。
【0040】
図9は本発明の一実施形態に適用することができる書き込み方法の一例を示す波形図である。図9Aは選択ワード線の電位、図9Bは非選択ワード線の電位、図9Cは“0”を書き込むべきメモリセルに接続されている書き込み用ビット線の電位、図9Dは“1”を書き込むべきメモリセルに接続されている書き込み用ビット線の電位、図9Eは読み出し用ビット線の電位を示している。
【0041】
この書き込み方法は、一般に、VCC/2法と呼ばれる書き込み方法であり、書き込みの際の非選択メモリセルへのディスターブの影響を少なくすることを目指したものである。
【0042】
この書き込み方法では、プリチャージ工程、ワード線選択工程、“0”書き込み工程及び“1”書き込み工程の4工程を通して書き込みが行われる。なお、読み出し用ビット線の電位は、4工程を通して0[V]とされる。
【0043】
プリチャージ工程では、選択されたメモリセルブロック内の全てのワード線及び全ての書き込み用ビット線はVCCとされ、ワード線選択工程になると、非選択ワード線及び書き込み用ビット線はVCCに維持されたまま、選択ワード線は0[V]とされる。この結果、選択ワード線に接続されている全メモリセルには“0”が書き込まれる。
【0044】
“0”書き込み工程になると、選択ワード線は0[V]、“0”を書き込むべきメモリセルに接続されている書き込み用ビット線はVCCに維持されたまま、非選択ワード線はVCC/2、“1”を書き込むべきメモリセルに接続されている書き込み用ビット線はVCC/2とされる。
【0045】
“1”書き込み工程になると、非選択ワード線WLはVCC/2、“0”を書き込むべきメモリセルに接続されている書き込み用ビット線はVCC、“1”を書き込むべきメモリセルに接続されている書き込み用ビット線はVCC/2に維持されたまま、選択ワード線WLはVCCとされ、“1”を書き込むべきメモリセルに“1”が書き込まれる。このようにして、“0”を書き込むべきメモリセルには“0”を書き込み、“1” を書き込むべきメモリセルには“1”を書き込むことができる。
【0046】
図10は図9に示す書き込み方法の具体的適用例を示す図であり、メモリセル27(2,1)、27(2,2)、27(2,3)、27(2,4)にそれぞれ“1”、“0”、“1”、“0”を書き込む場合を示している。図10Aはプリチャージ工程時、図10Bはワード線選択工程時、図10Cは“0”書き込み工程時、図10Dは“1”書き込み工程時である。
【0047】
プリチャージ工程では、ワード線WL1〜WL8、書き込み用ビット線WBL11〜WBL14はVCCとされ、ワード線選択工程になると、ワード線WL1、WL3〜WL8及び書き込み用ビット線WBL11〜WBL14はVCCに維持されたまま、ワード線WL2は0[V]とされる。この結果、メモリセル27(2,1)、27(2,2)、27(2,3)、27(2,4)には“0”が書き込まれる。
【0048】
“0”書き込み工程になると、ワード線WL2は0[V]、書き込み用ビット線WBL12、WBL14はVCCに維持されたまま、ワード線WL1、WL3〜WL8はVCC/2、書き込み用ビット線WBL11、WBL13はVCC/2とされる。
【0049】
“1”書き込み工程になると、ワード線WL1、WL3〜WL8はVCC/2、書き込み用ビット線WBL12、WBL14はVCC、書き込み用ビット線WBL11、WBL13はVCC/2に維持されたまま、ワード線WL2はVCCとされ、メモリセル27(2,1)、27(2,3)に“1”が書き込まれる。このようにして、メモリセル27(2,1)、27(2,2)、27(2,3)、27(2,4)にそれぞれ“1”、“0”、“1”、“0”が書き込まれる。
【0050】
図11は本発明の一実施形態に適用することができる書き込み方法の他の例を示す波形図である。図11Aは選択ワード線の電位、図11Bは非選択ワード線の電位、図11Cは“0”を書き込むべきメモリセルに接続されている書き込み用ビット線の電位、図11Dは“1”を書き込むべきメモリセルに接続されている書き込み用ビット線の電位、図11Eは読み出し用ビット線の電位を示している。
【0051】
この書き込み方法は、VCC/2法を改良したVCC/3法と呼ばれる書き込み方法を更に改良したものであり、書き込みの際の非選択メモリセルへのディスターブの影響を更に少なくすることを目指したものである。
【0052】
この書き込み方法でも、プリチャージ工程、ワード線選択工程、“0”書き込み工程及び“1”書き込み工程の4工程を通して書き込みが行われ、読み出し用ビット線の電位は、4工程を通して0[V]とされる。
【0053】
プリチャージ工程では、選択されたメモリセルブロック内の全てのワード線及び全ての書き込み用ビット線はVCCとされ、ワード線選択工程になると、非選択ワード線及び書き込み用ビット線はVCCに維持されたまま、選択ワード線は0[V]とされる。この結果、選択ワード線に接続されている全メモリセルには“0”が書き込まれる。
【0054】
“0”書き込み工程になると、選択ワード線は0[V]、“0”を書き込むべきメモリセルに接続されている書き込み用ビット線はVCCに維持されたまま、非選択ワード線は2VCC/3、“1”を書き込むべきメモリセルに接続されている書き込み用ビット線はVCC/3とされる。
【0055】
“1”書き込み工程になると、非選択ワード線は2VCC/3、“0”を書き込むべきメモリセルに接続されている書き込み用ビット線はVCC、“1”を書き込むべきメモリセルに接続されている書き込み用ビット線はVCC/3に維持されたまま、選択ワード線は4VCC/3とされ、この結果、“1”を書き込むべきメモリセルに“1”が書き込まれる。このようにして、“0”を書き込むべきメモリセルには“0”を書き込み、“1” を書き込むべきメモリセルには“1”を書き込むことができる。
【0056】
図12は図11に示す書き込み方法の具体的適用例を示す図であり、メモリセル27(2,1)、27(2,2)、27(2,3)、27(2,4)にそれぞれ“1”、“0”、“1”、“0”を書き込む場合を示している。図12Aはプリチャージ工程時、図12Bはワード線選択工程時、図12Cは“0”書き込み工程時、図12Dは“1”書き込み工程時である。
【0057】
プリチャージ工程では、ワード線WL1〜WL8及び書き込み用ビット線WBL11〜WBL14の電位はVCCとされ、ワード線選択工程になると、ワード線WL1、WL3〜WL8及び書き込み用ビット線WBL11〜WBL14はVCCに維持されたまま、ワード線WL2は0[V]とされる。この結果、メモリセル27(2,1)、27(2,2)、27(2,3)、27(2,4)にはそれぞれ“0”が書き込まれる。
【0058】
“0”書き込み工程になると、ワード線WL2は0[V]、書き込み用ビット線WBL12、WBL14はVCCに維持されたまま、ワード線WL1、WL3〜WL8は2VCC/3、書き込み用ビット線WBL11、WBL13はVCC/3とされる。
【0059】
“1”書き込み工程になると、ワード線WL1、WL3〜WL8は2VCC/3、書き込み用ビット線WBL12、WBL14はVCC、書き込み用ビット線WBL11、WBL13はVCC/3に維持されたまま、ワード線WL2は4VCC/3とされ、メモリセル27(2,1)、27(2,3)に“1”が書き込まれる。このようにして、メモリセル27(2,1)、27(2,2)、27(2,3)、27(2,4)にそれぞれ“1”、“0”、“1”、“0”が書き込まれる。
【0060】
図13は本発明の一実施形態に適用することができる読み出し方法を示す波形図であり、図13Aは選択ワード線の電位、図13Bは非選択ワード線の電位、図13Cは読み出し用ビット線の電位を示している。すなわち、読み出し時においては、選択ワード線はVr[V]、非選択ワード線は0[V]、読み出し用ビット線はVCCとされる。
【0061】
したがって、例えば、メモリセル27(2,1)、27(2,2)、27(2,3)、27(2,4)がそれぞれ“1”、“0”、“1”、“0”を記憶している場合において、読み出し時、メモリセル27(2,1)、27(2,2)、27(2,3)、27(2,4)が選択されると、図14に示すように、NMOSトランジスタ33(2,1)はON、NMOSトランジスタ33(2,2)はOFF、NMOSトランジスタ33(2,3)はON、NMOSトランジスタ33(2,4)はOFFとなる。
【0062】
この場合、スイッチ制御信号BSL1は“0”とされ、NMOSトランジスタ28−1〜28−4はOFFとなり、書き込み用ビット線WBL11〜WBL14はフローティング状態となる。
【0063】
この結果、NMOSトランジスタ33(1,1)、33(3,1)〜33(8,1)のゲートは、NMOSトランジスタ33(2,1)のゲートと同電位になり、NMOSトランジスタ33(1,1)、33(3,1)〜33(8,1)は、NMOSトランジスタ33(2,1)と同様にONとなる。
【0064】
また、NMOSトランジスタ33(1,2)、33(3,2)〜33(8,2)のゲートは、NMOSトランジスタ33(2,2)のゲートと同電位になり、NMOSトランジスタ33(1,2)、33(3,2)〜33(8,2)は、NMOSトランジスタ33(2,2)と同様にOFFとなる。
【0065】
また、NMOSトランジスタ33(1,3)、33(3,3)〜33(8,3)のゲートは、NMOSトランジスタ33(2,3)のゲートと同電位になり、NMOSトランジスタ33(1,3)、33(3,3)〜33(8,3)は、NMOSトランジスタ33(2,3)と同様にONとなる。
【0066】
また、NMOSトランジスタ33(1,4)、33(3,4)〜33(8,4)のゲートは、NMOSトランジスタ33(2,4)のゲートと同電位になり、NMOSトランジスタ33(1,4)、33(3,4)〜33(8,4)は、NMOSトランジスタ33(2,4)と同様にOFFとなる。
【0067】
したがって、読み出し用ビット線RBL1、RBL3にはNMOSトランジスタ8個分のON電流(8×ION)が流れ、読み出し用ビット線RBL2、RBL4にはNMOSトランジスタ8個分のOFF電流(8×IOFF)が流れる。
【0068】
以上のように、本発明の一実施形態によれば、一方の電極をワード線WLに接続した強誘電体キャパシタ32と、ゲートを強誘電体キャパシタ32の他方の電極及び書き込み用ビット線WBLに接続し、ソースを接地し、ドレインを読み出し用ビット線RBLに接続してなるNMOSトランジスタ33を有するメモリセル27を使用するとしているので、非破壊読み出しを行うことができる。
【0069】
また、読み出し時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線をフローティング状態とするスイッチ回路18、19を備えるとしているので、選択されたメモリセルに寄生する書き込み用ビット線容量を小さくすることができる。したがって、強誘電体キャパシタ32の残留分極値は従来よりも小さくて足り(例えば、0.1μC/cm2〜1μC/cm2で足り)、その分、強誘電体キャパシタ32を更に微細化することができ、高集積化を図ることができる。
【0070】
また、書き込み時、スイッチ回路18、19は、選択されたメモリセルを含まない書き込み用ビット線をフローティングとし、選択されたメモリセルブロック内の書き込み用ビット線のみに書き込み用ビット線電圧を印加するように制御されるので、書き込みの際に半選択状態となるメモリセルの個数を減らし、書き込みの際のディスターブの影響を少なくすることができる。
【0071】
なお、書き込みの際のディスターブの影響を考慮しなくとも良い場合には、メモリセルアレイ部14を図15に示すように構成しても良い。この例は、書き込み用ビット線WBL1〜WBL4と書き込み用ビット線WBL11〜WBL14との間にスイッチ回路45を設け、書き込み用ビット線WBL11〜WBL14と書き込み用ビット線WBL21〜WBL24との間にスイッチ回路46を設け、書き込み用ビット線WBL21〜WBL24と書き込み用ビット線WBL31〜WBL34との間にスイッチ回路47を設けてなるものである。
【0072】
スイッチ回路45において、48−1〜48−4はスイッチ制御信号BSL1によりON、OFFが制御されるNMOSトランジスタ、スイッチ回路46において、49−1〜49−4はスイッチ制御信号BSL2によりON、OFFが制御されるNMOSトランジスタ、スイッチ回路47において、50−1〜50−4はスイッチ制御信号BSL3によりON、OFFが制御されるNMOSトランジスタである。
【0073】
この例では、読み出し時、選択されたメモリセルがメモリセルブロック15内のメモリセルである場合には、NMOSトランジスタ48−1〜48−4、49−1〜49−4はOFFとされ、書き込み用ビット線WBL11〜WBL14はフローティング状態とされる。
【0074】
また、選択されたメモリセルがメモリセルブロック16内のメモリセルである場合には、NMOSトランジスタ49−1〜49−4、50−1〜50−4はOFFとされ、書き込み用ビット線WBL21〜WBL24はフローティング状態とされる。
【0075】
また、選択されたメモリセルがメモリセルブロック17内のメモリセルである場合には、NMOSトランジスタ50−1〜50−4はOFFとされ、書き込み用ビット線WBL31〜WBL34はフローティング状態とされる。
【0076】
これに対して、書き込み時は、NMOSトランジスタ48−1〜48−4、49−1〜49−4、50−1〜50−4はONとされ、書き込み用ビット線WBL1、WBL11、WBL21、WBL31、書き込み用ビット線WBL2、WBL12、WBL22、WBL32及び書き込み用ビット線WBL3、WBL13、WBL23、WBL33はそれぞれ接続状態とされる。
【0077】
また、本発明の一実施形態においては、3個のメモリセルブロック15〜17を設け、これらにそれぞれメモリセル27を8行4列に配列した場合について説明したが、これは一例であり、その他、種々の構成を取ることができることは言うまでもない。
【0078】
【発明の効果】
以上のように、本発明によれば、非破壊読み出しを行うことができ、かつ、強誘電体キャパシタを更に微細化して高集積化を図ることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態の要部を示す回路図である。
【図2】本発明の一実施形態が備えるメモリセルアレイ部の一部分を示す回路図である。
【図3】本発明の一実施形態が備えるメモリセルアレイ部の一部分を示す回路図である。
【図4】本発明の一実施形態が備えるメモリセルの構成を示す回路図である。
【図5】本発明の一実施形態が備えるメモリセルの断面構造を概略的に示す図である。
【図6】本発明の一実施形態が備えるメモリセルのレイアウト例を概略的に示す図である。
【図7】本発明の一実施形態が備えるメモリセルの動作原理(書き込み動作)を説明するための図である。
【図8】本発明の一実施形態が備えるメモリセルの動作原理(読み出し動作)を説明するための図である。
【図9】本発明の一実施形態に適用することができる書き込み方法の一例を示す波形図である。
【図10】図9に示す書き込み方法の具体的適用例を示す図である。
【図11】本発明の一実施形態に適用することができる書き込み方法の他の例を示す波形図である。
【図12】図11に示す書き込み方法の具体的適用例を示す図である。
【図13】本発明の一実施形態に適用することができる読み出し方法を示す波形図である。
【図14】図13に示す読み出し方法の具体的適用例を示す図である。
【図15】メモリセルアレイ部の他の構成例を示す回路図である。
【図16】従来の強誘電体メモリが備えるメモリセルの一例である1T/1C型メモリセルを示す回路図である。
【図17】従来の強誘電体メモリが備えるメモリセルの他の例である2T/2C型メモリセルを示す回路図である。
【符号の説明】
WL ワード線
WBL 書き込み用ビット線
RBL 読み出し用ビット線
BSL スイッチ制御信号
Claims (5)
- 一方の電極をワード線に接続した強誘電体キャパシタと、ゲートを前記強誘電体キャパシタの他方の電極及び書き込み用ビット線に接続し、ソースを接地し、ドレインを読み出し用ビット線に接続してなるMOSトランジスタを有する複数のメモリセルを有し、前記読み出し用ビット線を共通とする複数のメモリセルブロックと、
書き込み時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線のみに書き込み用ビット線電圧を供給するスイッチ回路を備えることを特徴とする強誘電体メモリ。 - 前記スイッチ回路は、読み出し時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線を他のメモリセルブロック内の書き込み用ビット線と切り離してフローティング状態にするように構成されていることを特徴とする請求項1記載の強誘電体メモリ。
- 前記書き込み用ビット線は、前記MOSトランジスタのゲートを兼ねており、
前記強誘電体キャパシタは、前記書き込み用ビット線の前記MOSトランジスタのゲートとなる部分以外の箇所の上方に配置されていることを特徴とする請求項1記載の強誘電体メモリ。 - 前記MOSトランジスタは、前記書き込み用ビット線を共通とする隣り合う2個のメモリセルで共有されていることを特徴とする請求項1記載の強誘電体メモリ。
- 前記MOSトランジスタのバックゲート・バイアスを制御して前記MOSトランジスタのオフ電流を調整する手段を備えていることを特徴とする請求項1記載の強誘電体メモリ。
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