JP2001110192A - 不揮発性メモリおよびその駆動方法 - Google Patents
不揮発性メモリおよびその駆動方法Info
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- JP2001110192A JP2001110192A JP29133899A JP29133899A JP2001110192A JP 2001110192 A JP2001110192 A JP 2001110192A JP 29133899 A JP29133899 A JP 29133899A JP 29133899 A JP29133899 A JP 29133899A JP 2001110192 A JP2001110192 A JP 2001110192A
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Abstract
(57)【要約】 （修正有）
【課題】 誤書込みを防止し、信頼性の高い書込み特性
を得る不揮発性メモリ。 【解決手段】 半導体基板に形成されたソース・ドレイ
ン領域間の半導体基板表面に、第１の強誘電体層を介し
ゲート電極を積層する強誘電体トランジスタをマトリッ
クス状に配列する不揮発性メモリにおいて、ゲート電極
をワードラインに、ソース領域をソースラインに、ドレ
イン領域をドレインラインに接続し、半導体基板は列ご
とに分離され、独立して電圧の印加可能な構成で、バッ
クゲートラインに接続し、ソースライン及びドレインラ
イン電位が各行及び列毎に、フローティングまたはグラ
ンド電位に設定可能に構成され、選択セルの近傍の非選
択セルに対し、ソース・ドレイン電位を所望の値に維持
し、選択セルに対するデータの書込みに際し、近傍の非
選択セルを構成する強誘電体トランジスタのチャネル領
域に空乏層が広がり、反転層の形成を阻止する構成とす
る。
を得る不揮発性メモリ。 【解決手段】 半導体基板に形成されたソース・ドレイ
ン領域間の半導体基板表面に、第１の強誘電体層を介し
ゲート電極を積層する強誘電体トランジスタをマトリッ
クス状に配列する不揮発性メモリにおいて、ゲート電極
をワードラインに、ソース領域をソースラインに、ドレ
イン領域をドレインラインに接続し、半導体基板は列ご
とに分離され、独立して電圧の印加可能な構成で、バッ
クゲートラインに接続し、ソースライン及びドレインラ
イン電位が各行及び列毎に、フローティングまたはグラ
ンド電位に設定可能に構成され、選択セルの近傍の非選
択セルに対し、ソース・ドレイン電位を所望の値に維持
し、選択セルに対するデータの書込みに際し、近傍の非
選択セルを構成する強誘電体トランジスタのチャネル領
域に空乏層が広がり、反転層の形成を阻止する構成とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリおよび
その駆動方法に係り、特に近接セルに対する書き込み時
のディスターブを防止することのできる、不揮発性メモ
リに関する。
その駆動方法に係り、特に近接セルに対する書き込み時
のディスターブを防止することのできる、不揮発性メモ
リに関する。
【０００２】
【従来の技術】電気的にデータの書換えが可能で、無電
源状態でデータを保持することができる半導体記憶装置
の一例であるＭＦＭＩＳ構造のメモリトランジスタをマ
トリックス状に配列してなるメモリセルは、たとえば図
６に示されるように、メモリトランジスタ1個で１メモ
リセルを構成し、縦横にメモリセルが配列されることに
より、構成されている。この半導体記憶装置において、
横方向各行のメモリセルのソースは連結されてソースラ
インＳＬ１，ＳＬ２…とされ、縦方向各列に並ぶメモリ
セルのドレインが連結されてドレインラインＤＬ１，Ｄ
Ｌ２…とされ、基板電位が連結されてバックゲートライ
ンＢＬ１，ＢＬ２…とされ、横方向各行に並ぶメモリセ
ルのコントロールゲートは連結されてワードラインＷＬ
１，ＷＬ２…n として構成されている。
源状態でデータを保持することができる半導体記憶装置
の一例であるＭＦＭＩＳ構造のメモリトランジスタをマ
トリックス状に配列してなるメモリセルは、たとえば図
６に示されるように、メモリトランジスタ1個で１メモ
リセルを構成し、縦横にメモリセルが配列されることに
より、構成されている。この半導体記憶装置において、
横方向各行のメモリセルのソースは連結されてソースラ
インＳＬ１，ＳＬ２…とされ、縦方向各列に並ぶメモリ
セルのドレインが連結されてドレインラインＤＬ１，Ｄ
Ｌ２…とされ、基板電位が連結されてバックゲートライ
ンＢＬ１，ＢＬ２…とされ、横方向各行に並ぶメモリセ
ルのコントロールゲートは連結されてワードラインＷＬ
１，ＷＬ２…n として構成されている。
【０００３】このメモリセルの構造は、図７（ａ）、
（ｂ）に断面説明図を示すように、強誘電体／半導体界
面にバッファ層として金属層（Ｍ）と絶縁体層（Ｉ）と
を介在させたＭＦＭＩＳ構造のＦＥＴを提案している。
このＭＦＭＩＳ構造のＦＥＴは、半導体基板１のソース
・ドレイン領域２，３間に形成されるチャネル領域４上
に、ゲート酸化膜５、フローティングゲート６、強誘電
体膜７、コントロールゲート８を順次積層してなるもの
である。
（ｂ）に断面説明図を示すように、強誘電体／半導体界
面にバッファ層として金属層（Ｍ）と絶縁体層（Ｉ）と
を介在させたＭＦＭＩＳ構造のＦＥＴを提案している。
このＭＦＭＩＳ構造のＦＥＴは、半導体基板１のソース
・ドレイン領域２，３間に形成されるチャネル領域４上
に、ゲート酸化膜５、フローティングゲート６、強誘電
体膜７、コントロールゲート８を順次積層してなるもの
である。
【０００４】この構造では通常半導体基板1を設置し、
図７（ａ）に示すようにコントロールゲート８に正の電
圧を与えると、強誘電体膜７は分極反転を起こす。コン
トロールゲート８の電圧を除去しても、強誘電体膜７の
残留分極により、チャネル形成領域ＣＨには負の電荷が
発生する。 これを”1“の状態とする。
図７（ａ）に示すようにコントロールゲート８に正の電
圧を与えると、強誘電体膜７は分極反転を起こす。コン
トロールゲート８の電圧を除去しても、強誘電体膜７の
残留分極により、チャネル形成領域ＣＨには負の電荷が
発生する。 これを”1“の状態とする。
【０００５】逆に、コントロールゲート８に負の電圧を
与えると、強誘電体膜８は逆方向に分極反転を起こす。
コントロールゲート８の電圧を除去しても、強誘電体膜
８の残留分極によりチャネル形成領域ＣＨには正の電荷
が発生する。これを”０”の状態とする。 このように
して、ＦＥＴに情報”１”または”０”の書き込みを行
うことができるようになっている。
与えると、強誘電体膜８は逆方向に分極反転を起こす。
コントロールゲート８の電圧を除去しても、強誘電体膜
８の残留分極によりチャネル形成領域ＣＨには正の電荷
が発生する。これを”０”の状態とする。 このように
して、ＦＥＴに情報”１”または”０”の書き込みを行
うことができるようになっている。
【０００６】書き込まれた情報の読み出しは、コントロ
ールゲートに読み出し電圧Ｖrを与えることによって実
行される。読み出し電圧Ｖrは、”１”の状態における
閾値電圧Ｖth1と”０”の状態における閾値電圧Ｖth0と
の間の値に設定されている。そして、コントロールゲー
ト８に読み出し電圧Ｖｒを与えたとき、ドレイン電流が
流れたか否かを検出することにより、書き込まれた情報
が”１”であったか、”０”であったかを判別すること
ができるようになっている。
ールゲートに読み出し電圧Ｖrを与えることによって実
行される。読み出し電圧Ｖrは、”１”の状態における
閾値電圧Ｖth1と”０”の状態における閾値電圧Ｖth0と
の間の値に設定されている。そして、コントロールゲー
ト８に読み出し電圧Ｖｒを与えたとき、ドレイン電流が
流れたか否かを検出することにより、書き込まれた情報
が”１”であったか、”０”であったかを判別すること
ができるようになっている。
【０００７】このように、ＭＦＭＩＳ構造のＦＥＴによ
れば、一つの素子で一つのメモリセルを構成することが
でき、非破壊読み出しを良好に行うことが可能となる。
れば、一つの素子で一つのメモリセルを構成することが
でき、非破壊読み出しを良好に行うことが可能となる。
【０００８】
【発明が解決しようとする課題】しかしながら、選択セ
ルへのデータの書き込みに際し、当該セルを前述したよ
うに書き込み状態に設定すると、同一行の隣接セルは当
該セルのソースラインＳＬおよびワードラインＷＬを共
用することになり、同一列の隣接セルとはバックゲート
ラインＢＬおよびドレインラインＤＬを共用することに
なる。従って、非選択セルであっても、ＶF＝Ｖc〜1/３
Ｖcとなり、抗電界を超える場合があり、書き込みがな
されないはずのセルに書き込みがなされたり、その逆と
なったりする場合があった。
ルへのデータの書き込みに際し、当該セルを前述したよ
うに書き込み状態に設定すると、同一行の隣接セルは当
該セルのソースラインＳＬおよびワードラインＷＬを共
用することになり、同一列の隣接セルとはバックゲート
ラインＢＬおよびドレインラインＤＬを共用することに
なる。従って、非選択セルであっても、ＶF＝Ｖc〜1/３
Ｖcとなり、抗電界を超える場合があり、書き込みがな
されないはずのセルに書き込みがなされたり、その逆と
なったりする場合があった。
【０００９】本発明は前記実情に鑑みてなされたもの
で、誤書き込みを生じることなく、信頼性の高い書き込
み特性を得ることのできる不揮発性メモリを提供するこ
とを目的とする。
で、誤書き込みを生じることなく、信頼性の高い書き込
み特性を得ることのできる不揮発性メモリを提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】そこで本発明では、半導
体基板に形成されたソース・ドレイン領域間の前記半導
体基板表面に、少なくとも第１の強誘電体層を介してゲ
ート電極を積層してなる強誘電体トランジスタをマトリ
ックス状に配列してなる不揮発性メモリにおいて、前記
ゲート電極をワードラインに、前記ソース領域をソース
ラインに、前記ドレイン領域をドレインラインに接続す
ると共に、前記半導体基板は列ごとに分離され、独立し
て電圧を印加できる ように構成されるとともに、バッ
クゲートラインに接続してなり、前記ソースライン電位
および前記ドレインライン電位がそれぞれ各行および列
毎に、フローティング電位またはグランド電位に設定可
能なように構成されており、選択セルの近傍の非選択セ
ルに対して、ソース・ドレイン電位を所望の値に維持す
ることにより、選択セルに対するデータの書き込みに際
し、近傍の非選択セルを構成する前記強誘電体トランジ
スタのチャネル領域に空乏層が広がり、反転層の形成を
阻止するように構成したことを特徴とする。
体基板に形成されたソース・ドレイン領域間の前記半導
体基板表面に、少なくとも第１の強誘電体層を介してゲ
ート電極を積層してなる強誘電体トランジスタをマトリ
ックス状に配列してなる不揮発性メモリにおいて、前記
ゲート電極をワードラインに、前記ソース領域をソース
ラインに、前記ドレイン領域をドレインラインに接続す
ると共に、前記半導体基板は列ごとに分離され、独立し
て電圧を印加できる ように構成されるとともに、バッ
クゲートラインに接続してなり、前記ソースライン電位
および前記ドレインライン電位がそれぞれ各行および列
毎に、フローティング電位またはグランド電位に設定可
能なように構成されており、選択セルの近傍の非選択セ
ルに対して、ソース・ドレイン電位を所望の値に維持す
ることにより、選択セルに対するデータの書き込みに際
し、近傍の非選択セルを構成する前記強誘電体トランジ
スタのチャネル領域に空乏層が広がり、反転層の形成を
阻止するように構成したことを特徴とする。
【００１１】本発明の第２では、半導体基板に形成され
たソース・ドレイン領域間の前記半導体基板表面に、少
なくとも第１の強誘電体層を介してゲート電極を積層し
てなる強誘電体トランジスタをマトリックス状に配列し
てなり、前記ゲート電極をワードラインに、前記ソース
領域をソースラインに、前記ドレイン領域をドレインラ
インに接続すると共に、前記半導体基板は列ごとに分離
され、独立して電圧を印加できるように構成されるとと
もに、バックゲートラインに接続してなり、前記ソース
ライン電位および前記ドレインライン電位がそれぞれ各
行および列毎に、フローティング電位またはグランド電
位に設定可能なように構成されてなる不揮発性メモリに
おいて、選択セルに対しては、ソース・ドレインの一方
を接地電位にするとともに、前記選択セルの少なくとも
隣接ラインの非選択セルに対しては、ソース・ドレイン
電位をフローティングにし、所望の値に維持することに
より、前記選択セルに対するデータの書き込みに際し、
前記非選択セルにおいては、強誘電体トランジスタのチ
ャネル領域に空乏層が広がり、ドレイン電流が阻止され
るように駆動することを特徴とする。
たソース・ドレイン領域間の前記半導体基板表面に、少
なくとも第１の強誘電体層を介してゲート電極を積層し
てなる強誘電体トランジスタをマトリックス状に配列し
てなり、前記ゲート電極をワードラインに、前記ソース
領域をソースラインに、前記ドレイン領域をドレインラ
インに接続すると共に、前記半導体基板は列ごとに分離
され、独立して電圧を印加できるように構成されるとと
もに、バックゲートラインに接続してなり、前記ソース
ライン電位および前記ドレインライン電位がそれぞれ各
行および列毎に、フローティング電位またはグランド電
位に設定可能なように構成されてなる不揮発性メモリに
おいて、選択セルに対しては、ソース・ドレインの一方
を接地電位にするとともに、前記選択セルの少なくとも
隣接ラインの非選択セルに対しては、ソース・ドレイン
電位をフローティングにし、所望の値に維持することに
より、前記選択セルに対するデータの書き込みに際し、
前記非選択セルにおいては、強誘電体トランジスタのチ
ャネル領域に空乏層が広がり、ドレイン電流が阻止され
るように駆動することを特徴とする。
【００１２】
【作用】ところで、このようなＭＦＭＩＳトランジスタ
は、図８に等価回路図を示すように、強誘電体膜７によ
るコンデンサ容量Ｃfと、ゲート酸化膜５によるコンデ
ンサ容量Ｃoxと、空乏層によるコンデンサ容量ＣDとが
直列接続されたかたちになる。従って、基板１とコント
ロールゲート８との間に、電圧Ｖを与えた場合、電圧は
ＶfとＶoxとＶDとに別れ次式（１）のようになる。 Ｖ＝ＶF＋Ｖox＋ＶD ＣFＶF＝ＣoxＶox＝ＣDＶD＝ｑ ｑ：キャパシタの発生電荷量 （１）
は、図８に等価回路図を示すように、強誘電体膜７によ
るコンデンサ容量Ｃfと、ゲート酸化膜５によるコンデ
ンサ容量Ｃoxと、空乏層によるコンデンサ容量ＣDとが
直列接続されたかたちになる。従って、基板１とコント
ロールゲート８との間に、電圧Ｖを与えた場合、電圧は
ＶfとＶoxとＶDとに別れ次式（１）のようになる。 Ｖ＝ＶF＋Ｖox＋ＶD ＣFＶF＝ＣoxＶox＝ＣDＶD＝ｑ ｑ：キャパシタの発生電荷量 （１）
【００１３】従って、強誘電体膜７によるコンデンサＣ
fには、次式に示す分圧Ｖf ＶF＝ＣFＣoxＣD／（ＣFＣox＋ＣoxＣD＋ＣDＣF）・ＶG （２） がかかる。
fには、次式に示す分圧Ｖf ＶF＝ＣFＣoxＣD／（ＣFＣox＋ＣoxＣD＋ＣDＣF）・ＶG （２） がかかる。
【００１４】従ってソース・ドレインがフローティング
状態のときは、図５（ａ）に示すように、空乏層が広が
り、空乏層容量ＣDが大きくなる。従って、強誘電体に
かかる電圧ＶＦは ＶＦ＝｛ＣFＣoxＣD／（ＣFＣox＋ＣoxＣD＋ＣDＣF）｝
・ＶG （Ａ） となり、ＶＦは小さくなる。従ってこの状態を非選択セ
ルに用いると非選択セルに対するディスターブは小さく
なる。
状態のときは、図５（ａ）に示すように、空乏層が広が
り、空乏層容量ＣDが大きくなる。従って、強誘電体に
かかる電圧ＶＦは ＶＦ＝｛ＣFＣoxＣD／（ＣFＣox＋ＣoxＣD＋ＣDＣF）｝
・ＶG （Ａ） となり、ＶＦは小さくなる。従ってこの状態を非選択セ
ルに用いると非選択セルに対するディスターブは小さく
なる。
【００１５】一方、ソース・ドレインが接地状態のとき
は、図５（ｂ）に示すようにソース・ドレイン領域から
チャネル領域に電子が供給され反転層ができるため、強
誘電体にかかる電圧ＶＦは ＶＦ＝｛ＣFＣox／（ＣF＋Ｃox）｝・ＶG （Ｂ） となる。
は、図５（ｂ）に示すようにソース・ドレイン領域から
チャネル領域に電子が供給され反転層ができるため、強
誘電体にかかる電圧ＶＦは ＶＦ＝｛ＣFＣox／（ＣF＋Ｃox）｝・ＶG （Ｂ） となる。
【００１６】そこで本発明では、当該書き込みセルであ
る選択セルに対しては、強誘電体膜に十分な電圧ＶＦが
かかるようにする一方で、隣接セルについては、図５
（ａ）の状態となるように、ソース・ドレインをフロー
ティングにし、ＦＥＴのチャネル領域に空乏層が広がる
ようにし、空乏層容量を大きくすることにより、強誘電
体にかかる電圧ＶFが小さくなるようにし、誤書き込み
をなくすようにしたものである。
る選択セルに対しては、強誘電体膜に十分な電圧ＶＦが
かかるようにする一方で、隣接セルについては、図５
（ａ）の状態となるように、ソース・ドレインをフロー
ティングにし、ＦＥＴのチャネル領域に空乏層が広がる
ようにし、空乏層容量を大きくすることにより、強誘電
体にかかる電圧ＶFが小さくなるようにし、誤書き込み
をなくすようにしたものである。
【００１７】具体的には、選択セル以外でワードライ
ン、バックゲートラインに電位差があるセルに対して
は、行に相当するソース、列に相当するドレインの電位
の両方が０とならないように、電位を設定し、非選択セ
ルの全てを図５（ｂ）に示した状態になるようにし、選
択セルに印加される電位により、強誘電体に加わる電圧
が小さくなり、ディスターブされることのないようにし
たことを特徴とする。
ン、バックゲートラインに電位差があるセルに対して
は、行に相当するソース、列に相当するドレインの電位
の両方が０とならないように、電位を設定し、非選択セ
ルの全てを図５（ｂ）に示した状態になるようにし、選
択セルに印加される電位により、強誘電体に加わる電圧
が小さくなり、ディスターブされることのないようにし
たことを特徴とする。
【００１８】
【発明の実施の形態】次に、図面を参照しつつ本発明の
不揮発性メモリおよびその駆動方法について説明する。
不揮発性メモリおよびその駆動方法について説明する。
【００１９】本発明の不揮発性メモリは、その一実施形
態の回路説明図を図１に示すように、半導体基板にマト
リクス状にＭＦＭＩＳ構造のメモリトランジスタからな
るメモリセルが配列されてなるものである。そしてメモ
リトランジスタ1個で１メモリセルを構成し、縦横にメ
モリセルが配列されることにより、横方向各行のメモリ
セルのソースはそれぞれ誤読み出し防止用のダイオード
を介して連結されてソースラインＳＬ１，ＳＬ２…とさ
れ、縦方向各列に並ぶメモリセルのドレインが連結され
てドレインラインＤＬ１，ＤＬ２…とされ、基板電位が
連結されてバックゲートラインＢＬ１，ＢＬ２…とさ
れ、横方向各行に並ぶメモリセルのコントロールゲート
は連結されてワードラインＷＬ１，ＷＬ２…として構成
されている。
態の回路説明図を図１に示すように、半導体基板にマト
リクス状にＭＦＭＩＳ構造のメモリトランジスタからな
るメモリセルが配列されてなるものである。そしてメモ
リトランジスタ1個で１メモリセルを構成し、縦横にメ
モリセルが配列されることにより、横方向各行のメモリ
セルのソースはそれぞれ誤読み出し防止用のダイオード
を介して連結されてソースラインＳＬ１，ＳＬ２…とさ
れ、縦方向各列に並ぶメモリセルのドレインが連結され
てドレインラインＤＬ１，ＤＬ２…とされ、基板電位が
連結されてバックゲートラインＢＬ１，ＢＬ２…とさ
れ、横方向各行に並ぶメモリセルのコントロールゲート
は連結されてワードラインＷＬ１，ＷＬ２…として構成
されている。
【００２０】そして、図１の縦方向に並ぶメモリセルの
列を選択するカラムラインでは、この例では、たとえば
６列、８列程度をまとめて選択するように構成され、そ
の選択された列のデータに対してまとめて電位を設定で
きるように構成されている。
列を選択するカラムラインでは、この例では、たとえば
６列、８列程度をまとめて選択するように構成され、そ
の選択された列のデータに対してまとめて電位を設定で
きるように構成されている。
【００２１】一方、紙面の横方向に並ぶメモリセルにお
いては各トランジスタのソース領域をそれぞれ連結して
ソースラインＳＬが形成され、フローティングゲートを
連結してワードラインＷＬが、形成され、その選択され
た行のデータがまとめて電位設定できるように構成され
ている。
いては各トランジスタのソース領域をそれぞれ連結して
ソースラインＳＬが形成され、フローティングゲートを
連結してワードラインＷＬが、形成され、その選択され
た行のデータがまとめて電位設定できるように構成され
ている。
【００２２】つぎに、図１に示される不揮発性メモリの
消去、書込み、および読出しの駆動方法について説明す
る。なお、電位レベルはデバイスによって異なるが、高
電位とは、低電位（たとえばアース）との電位差がたと
えば３〜５Ｖ程度の電圧になる電位をさし、低電位との
相対的な値である。
消去、書込み、および読出しの駆動方法について説明す
る。なお、電位レベルはデバイスによって異なるが、高
電位とは、低電位（たとえばアース）との電位差がたと
えば３〜５Ｖ程度の電圧になる電位をさし、低電位との
相対的な値である。
【００２３】まず、選択セルＣSeに書込み（“１”の状
態）を行うときは、図2に示すように、ワードラインＷ
Ｌ１に高電位となるＶccのパルス電圧波形を印加し、ソ
ースラインＳＬ１をオープン（フローティング）とし
て、ドレインラインＤＬ１を接地電位（０）とするとと
もに、ドレインラインＤＬ１を接地電位（０）とすると
ともに、基板電位ＢＬ１を接地電位とする。そして、隣
接セルのワードラインＷＬ２を０とし、ドレインライン
ＤＬ２をオープン（フローティング）とするとともに基
板電位ＢＬ１を接地電位とする。
態）を行うときは、図2に示すように、ワードラインＷ
Ｌ１に高電位となるＶccのパルス電圧波形を印加し、ソ
ースラインＳＬ１をオープン（フローティング）とし
て、ドレインラインＤＬ１を接地電位（０）とするとと
もに、ドレインラインＤＬ１を接地電位（０）とすると
ともに、基板電位ＢＬ１を接地電位とする。そして、隣
接セルのワードラインＷＬ２を０とし、ドレインライン
ＤＬ２をオープン（フローティング）とするとともに基
板電位ＢＬ１を接地電位とする。
【００２４】なお、フローティングとする代わりに隣接
セルのソース・ドレインはＶccとしてもよい。一方、選
択セルＣSeに書込み（“０”の状態）を行うときは、図
３に示すように、ワードラインＷＬ１を接地電位とする
とともに、ソースラインＳＬ１をオープン（フローティ
ング）として、ドレインラインＤＬ１を接地電位（０）
とするとともに、基板電位ＢＬ１をＶccとする。また隣
接セルのワードラインＷＬ２を０とし、ソースラインＳ
２をオープン（フローティング）として、ドレインライ
ンＤＬ２をオープン（フローティング）とする。
セルのソース・ドレインはＶccとしてもよい。一方、選
択セルＣSeに書込み（“０”の状態）を行うときは、図
３に示すように、ワードラインＷＬ１を接地電位とする
とともに、ソースラインＳＬ１をオープン（フローティ
ング）として、ドレインラインＤＬ１を接地電位（０）
とするとともに、基板電位ＢＬ１をＶccとする。また隣
接セルのワードラインＷＬ２を０とし、ソースラインＳ
２をオープン（フローティング）として、ドレインライ
ンＤＬ２をオープン（フローティング）とする。
【００２５】なお、フローティングとする代わりに隣接
セルのソース・ドレインはＶccとしてもよい。
セルのソース・ドレインはＶccとしてもよい。
【００２６】また、ワードラインが共通で“０”を書き
込むソースライン以外のメモリセルの消去状態を維持す
るため、ソースまたはドレインラインをフローティング
またはＶccとする。一方、“１”を書込む場合は、ソー
スライン以外のメモリセルの消去状態を維持するため、
書き込むソースライン以外のソースまたはドレインライ
ンをフローティングまたはＶccとする。
込むソースライン以外のメモリセルの消去状態を維持す
るため、ソースまたはドレインラインをフローティング
またはＶccとする。一方、“１”を書込む場合は、ソー
スライン以外のメモリセルの消去状態を維持するため、
書き込むソースライン以外のソースまたはドレインライ
ンをフローティングまたはＶccとする。
【００２７】さらに、読出し時は、図４に示されるよう
に、当該選択セルＣSeのトランジスタのコントロールゲ
ートに基準電位Ｖr を印加し、ソースラインＳＬに一定
電圧を印加すると、データが“１”のとき、前述のよう
に電流が殆ど流れないため、その電圧はそのまま出力さ
れて、一定電圧が検出され、データが“０”のときは、
前述のように電流が流れるため、電圧が下がり低電圧と
なる。そのため、両者“１”“０”の識別を行うことが
でき、隣接セルに誤動作を生じることがない。
に、当該選択セルＣSeのトランジスタのコントロールゲ
ートに基準電位Ｖr を印加し、ソースラインＳＬに一定
電圧を印加すると、データが“１”のとき、前述のよう
に電流が殆ど流れないため、その電圧はそのまま出力さ
れて、一定電圧が検出され、データが“０”のときは、
前述のように電流が流れるため、電圧が下がり低電圧と
なる。そのため、両者“１”“０”の識別を行うことが
でき、隣接セルに誤動作を生じることがない。
【００２８】すなわち、当該書き込みセルである選択セ
ルに対しては、強誘電体膜に十分な電圧ＶＦがかかるよ
うにする一方で、隣接セルについては、図５（ａ）の状
態となるように、ソース・ドレインをフローティングに
し、ＦＥＴのチャネル領域に空乏層が広がるようにし、
空乏層容量を大きくすることにより、強誘電体にかかる
電圧ＶＦが小さくなるようにし、誤書き込みをなくすよ
うにしている。
ルに対しては、強誘電体膜に十分な電圧ＶＦがかかるよ
うにする一方で、隣接セルについては、図５（ａ）の状
態となるように、ソース・ドレインをフローティングに
し、ＦＥＴのチャネル領域に空乏層が広がるようにし、
空乏層容量を大きくすることにより、強誘電体にかかる
電圧ＶＦが小さくなるようにし、誤書き込みをなくすよ
うにしている。
【００２９】具体的には、選択セルの行に相当するソー
ス、列に相当するドレインの電位の両方が０とならない
ように、設定し、非選択セルの全てを図５（ｂ）に示し
た状態になるようにし、選択セルに印加される電位によ
り、強誘電体に加わる電圧が小さくなり、ディスターブ
されることのないようにする。
ス、列に相当するドレインの電位の両方が０とならない
ように、設定し、非選択セルの全てを図５（ｂ）に示し
た状態になるようにし、選択セルに印加される電位によ
り、強誘電体に加わる電圧が小さくなり、ディスターブ
されることのないようにする。
【００３０】なお、前記実施例ではＭＦＭＩＳ構造のメ
モリトランジスタを用いた場合について説明したが、前
記実施例に限定されることなく、ＭＦＳ、ＭＦＩＳ構造
のトランジスタにも適用可能であることはいうまでもな
い。
モリトランジスタを用いた場合について説明したが、前
記実施例に限定されることなく、ＭＦＳ、ＭＦＩＳ構造
のトランジスタにも適用可能であることはいうまでもな
い。
【００３１】本発明によれば、選択セルに隣接する行お
よび列のセルが影響を受け、データの書き込みがないに
もかかわらず、書き込まれたような動作をするのを防止
し、信頼性の高い書き込みおよび読み出しを行うように
することが可能となる。
よび列のセルが影響を受け、データの書き込みがないに
もかかわらず、書き込まれたような動作をするのを防止
し、信頼性の高い書き込みおよび読み出しを行うように
することが可能となる。
【００３２】このようにして誤動作なしに、データの書
き込みおよび読みだしを行うことが可能となる。なお、
前記実施例では、非選択セルのソース・ドレインの電位
については、両方が接地電位となることのないように、
選択すればよく、フローティングあるいは高電位であっ
てもよい。
き込みおよび読みだしを行うことが可能となる。なお、
前記実施例では、非選択セルのソース・ドレインの電位
については、両方が接地電位となることのないように、
選択すればよく、フローティングあるいは高電位であっ
てもよい。
【００３３】
【発明の効果】以上説明してきたように本発明によれ
ば、選択セル近傍の非選択セルが誤書き込みされること
なく、信頼性の高い書き込みを行うことのできる不揮発
性メモリを得ることがとなる。
ば、選択セル近傍の非選択セルが誤書き込みされること
なく、信頼性の高い書き込みを行うことのできる不揮発
性メモリを得ることがとなる。
【図１】本発明の第１の実施例の不揮発性メモリの等価
回路を示す図である。
回路を示す図である。
【図２】本発明の第１の実施例の不揮発性メモリの選択
セルに書き込み（“１”）を行った場合の信号状態を示
す図である。
セルに書き込み（“１”）を行った場合の信号状態を示
す図である。
【図３】本発明の第１の実施例の不揮発性メモリの選択
セルに書き込み（“０”）を行った場合の信号状態を示
す図である。
セルに書き込み（“０”）を行った場合の信号状態を示
す図である。
【図４】本発明の第１の実施例の不揮発性メモリの読み
出しを行う場合の信号状態を示す図である。
出しを行う場合の信号状態を示す図である。
【図５】本発明の原理を説明する説明図。
【図６】従来例の不揮発性メモリの等価回路を示す図で
ある。
ある。
【図７】従来例の不揮発性メモリの構造を示す図であ
る。
る。
【図８】従来例の不揮発性メモリの1セルの等価回路を
示す図である。
示す図である。
１・・・シリコン基板 ２・・・ソース領域 ３・・・ドレイン領域 ４・・・チャネル ５・・・ゲート絶縁膜 ６・・・フローティングゲート ７・・・強誘電体膜 ８・・・コントロールゲート
Claims (2)
- 【請求項１】半導体基板に形成されたソース・ドレイン
領域間の前記半導体基板表面に、少なくとも第１の強誘
電体層を介してゲート電極を積層してなる強誘電体トラ
ンジスタをマトリックス状に配列してなる不揮発性メモ
リにおいて、 前記ゲート電極をワードラインに、前記ソース領域をソ
ースラインに、前記ドレイン領域をドレインラインに接
続すると共に、 前記半導体基板は列ごとに分離され、独立して電圧を印
加できるように構成されるとともに、バックゲートライ
ンに接続してなり、 前記ソースライン電位および前記ドレインライン電位が
それぞれ各行および列毎に、フローティング電位または
グランド電位に設定可能なように構成されており、 選択セルの近傍の非選択セルに対して、ソース・ドレイ
ン電位を所望の値に維持することにより、選択セルに対
するデータの書き込みに際し、近傍の非選択セルを構成
する前記強誘電体トランジスタのチャネル領域に空乏層
が広がり、反転層の形成を阻止するように構成したこと
を特徴とする不揮発性メモリ。 - 【請求項２】半導体基板に形成されたソース・ドレイン
領域間の前記半導体基板表面に、少なくとも第１の強誘
電体層を介してゲート電極を積層してなる強誘電体トラ
ンジスタをマトリックス状に配列してなり、 前記ゲート電極をワードラインに、前記ソース領域をソ
ースラインに、前記ドレイン領域をドレインラインに接
続すると共に、 前記半導体基板は列ごとに分離され、独立して電圧を印
加できるように構成されるとともに、バックゲートライ
ンに接続してなり、 前記ソースライン電位および前記ドレインライン電位が
それぞれ各行および列毎に、フローティング電位または
グランド電位に設定可能なように構成されてなる不揮発
性メモリにおいて、 選択セルに対しては、ソース・ドレインの一方を接地電
位にするとともに、 前記選択セルの少なくとも隣接ライン（線）の非選択セ
ルに対しては、ソース・ドレイン電位をフローティング
にし、所望の値に維持することにより、前記選択セルに
対するデータの書き込みに際し、前記非選択セルにおい
ては、強誘電体トランジスタのチャネル領域に空乏層が
広がり、ドレイン電流が阻止されるように駆動すること
を特徴とする不揮発性メモリの駆動方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29133899A JP3878370B2 (ja) | 1999-10-13 | 1999-10-13 | 不揮発性メモリおよびその駆動方法 |
| DE60021041T DE60021041T2 (de) | 1999-10-13 | 2000-10-11 | Nichtflüchtiger Speicher und Steuerungsverfahren dafür |
| EP00122100A EP1096502B1 (en) | 1999-10-13 | 2000-10-11 | Nonvolatile memory and its driving method |
| KR1020000059947A KR100731451B1 (ko) | 1999-10-13 | 2000-10-12 | 불휘발성 메모리 및 그 구동방법 |
| US09/686,975 US6385076B1 (en) | 1999-10-13 | 2000-10-12 | Nonvolatile memory and its driving method |
| TW089121419A TW479330B (en) | 1999-10-13 | 2000-10-13 | Nonvolatile memory and its driving method |
| US09/874,337 US6392920B2 (en) | 1999-10-13 | 2001-06-06 | Nonvolatile memory and its driving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29133899A JP3878370B2 (ja) | 1999-10-13 | 1999-10-13 | 不揮発性メモリおよびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110192A true JP2001110192A (ja) | 2001-04-20 |
| JP3878370B2 JP3878370B2 (ja) | 2007-02-07 |
Family
ID=17767637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29133899A Expired - Fee Related JP3878370B2 (ja) | 1999-10-13 | 1999-10-13 | 不揮発性メモリおよびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3878370B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324394A (ja) * | 2001-04-26 | 2002-11-08 | Canon Inc | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 |
| US7274593B2 (en) | 2004-12-29 | 2007-09-25 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device |
| US7310268B2 (en) | 2004-12-29 | 2007-12-18 | Hynix Semiconductor Inc. | Float gate memory device |
| US7728369B2 (en) | 2004-12-29 | 2010-06-01 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device |
| US8159873B2 (en) | 2006-11-07 | 2012-04-17 | National Institute Of Advanced Industrial Science And Technology | Semiconductor integrated circuit |
-
1999
- 1999-10-13 JP JP29133899A patent/JP3878370B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324394A (ja) * | 2001-04-26 | 2002-11-08 | Canon Inc | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 |
| US7274593B2 (en) | 2004-12-29 | 2007-09-25 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device |
| US7310268B2 (en) | 2004-12-29 | 2007-12-18 | Hynix Semiconductor Inc. | Float gate memory device |
| US7728369B2 (en) | 2004-12-29 | 2010-06-01 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device |
| US7741668B2 (en) | 2004-12-29 | 2010-06-22 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device |
| US8035146B2 (en) | 2004-12-29 | 2011-10-11 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device |
| US8159873B2 (en) | 2006-11-07 | 2012-04-17 | National Institute Of Advanced Industrial Science And Technology | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3878370B2 (ja) | 2007-02-07 |
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