JPH09115292A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH09115292A JPH09115292A JP27015995A JP27015995A JPH09115292A JP H09115292 A JPH09115292 A JP H09115292A JP 27015995 A JP27015995 A JP 27015995A JP 27015995 A JP27015995 A JP 27015995A JP H09115292 A JPH09115292 A JP H09115292A
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Abstract
(57)【要約】
【課題】 メモリセルの読み出し時に非選択メモリセル
のリーク電流によるデータ読み出しエラーの発生を抑制
でき、ひいては、定電圧化した場合でも正確にデータを
読み出しできる半導体不揮発性メモリを実現する。 【解決手段】 コントロールゲートがワード線ＷＬ1 ，
…，ＷＬ6 に接続され、ドレインがワード線と直交して
配置されたビット線ＢＬ1 ，ＢＬ2 に接続され、ソース
がソース線ＳＬ1 ，ＳＬ2 ，ＳＬ3 にそれぞれ接続され
たメモリセル１１〜１６，２１〜２６によって構成され
たメモリアレイにおいて、メモリセル１を選択し、読み
出しを行うとき、ワード線ＷＬ1 に、たとえば３Ｖの電
圧を印加し、他のワード線に０Ｖの電圧を印加し、ビッ
ト線ＢＬ1 ，ＢＬ2 に１．５Ｖの電圧を印加し、ソース
線ＳＬ1 に０Ｖの電圧を印加し、他のソース線に中間電
圧、たとえば１Ｖの電圧を印加する。
のリーク電流によるデータ読み出しエラーの発生を抑制
でき、ひいては、定電圧化した場合でも正確にデータを
読み出しできる半導体不揮発性メモリを実現する。 【解決手段】 コントロールゲートがワード線ＷＬ1 ，
…，ＷＬ6 に接続され、ドレインがワード線と直交して
配置されたビット線ＢＬ1 ，ＢＬ2 に接続され、ソース
がソース線ＳＬ1 ，ＳＬ2 ，ＳＬ3 にそれぞれ接続され
たメモリセル１１〜１６，２１〜２６によって構成され
たメモリアレイにおいて、メモリセル１を選択し、読み
出しを行うとき、ワード線ＷＬ1 に、たとえば３Ｖの電
圧を印加し、他のワード線に０Ｖの電圧を印加し、ビッ
ト線ＢＬ1 ，ＢＬ2 に１．５Ｖの電圧を印加し、ソース
線ＳＬ1 に０Ｖの電圧を印加し、他のソース線に中間電
圧、たとえば１Ｖの電圧を印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置の読み出し動作に関するものである。
憶装置の読み出し動作に関するものである。
【０００２】
【従来の技術】近年、携帯用情報端末機器などの普及に
伴って、その外部記憶装置として大容量な不揮発性記憶
装置、たとえばフラッシュメモリの必要性が高まってい
る。
伴って、その外部記憶装置として大容量な不揮発性記憶
装置、たとえばフラッシュメモリの必要性が高まってい
る。
【０００３】図３は一般に用いられているフラッシュメ
モリの構造を示す簡略断面図およびその等価回路図であ
る。図３において、１００はコントロールゲート、１０
１はフローティングゲート、１０２はゲート酸化膜、１
０３はソース拡散層、１０４はドレイン拡散層、１０５
はシリコン基板をそれぞれ示している。なお、ここで、
たとえば、シリコン基板１０５はｐ型シリコン、ソース
拡散層１０３およびドレイン拡散層１０４はｎ型シリコ
ンによって構成されたとする。
モリの構造を示す簡略断面図およびその等価回路図であ
る。図３において、１００はコントロールゲート、１０
１はフローティングゲート、１０２はゲート酸化膜、１
０３はソース拡散層、１０４はドレイン拡散層、１０５
はシリコン基板をそれぞれ示している。なお、ここで、
たとえば、シリコン基板１０５はｐ型シリコン、ソース
拡散層１０３およびドレイン拡散層１０４はｎ型シリコ
ンによって構成されたとする。
【０００４】フローティングゲート１０１は周囲と電気
的に絶縁されているため、フローティングゲート１０１
に一旦電子が注入されると、ほぼ半永久的に保持され
る。
的に絶縁されているため、フローティングゲート１０１
に一旦電子が注入されると、ほぼ半永久的に保持され
る。
【０００５】図４は図３に示すフラッシュメモリによっ
て構成されたメモリアレイの一部を示す図である。図４
において、ＢＬ1 ，ＢＬ2 はビット線、ＷＬ1 ，Ｗ
Ｌ2 ，ＷＬ3 ，ＷＬ4，ＷＬ5 ，ＷＬ6 はワード線、Ｓ
Ｌ1 ，ＳＬ2 ，ＳＬ3 はソース線をそれぞれ示し、１１
〜１６，２１〜２６はメモリアレイを構成するメモリセ
ルを示している。
て構成されたメモリアレイの一部を示す図である。図４
において、ＢＬ1 ，ＢＬ2 はビット線、ＷＬ1 ，Ｗ
Ｌ2 ，ＷＬ3 ，ＷＬ4，ＷＬ5 ，ＷＬ6 はワード線、Ｓ
Ｌ1 ，ＳＬ2 ，ＳＬ3 はソース線をそれぞれ示し、１１
〜１６，２１〜２６はメモリアレイを構成するメモリセ
ルを示している。
【０００６】図４に示すように、ワード線ＷＬ1 ，ＷＬ
2 ，ＷＬ3 ，ＷＬ4 ，ＷＬ5 ，ＷＬ 6 はソース線Ｓ
Ｌ1 ，ＳＬ2 ，ＳＬ3 と平行に配置され、これらの信号
線はビット線ＢＬ1 ，ＢＬ2 と垂直に配置されている。
2 ，ＷＬ3 ，ＷＬ4 ，ＷＬ5 ，ＷＬ 6 はソース線Ｓ
Ｌ1 ，ＳＬ2 ，ＳＬ3 と平行に配置され、これらの信号
線はビット線ＢＬ1 ，ＢＬ2 と垂直に配置されている。
【０００７】メモリセル１１，２１、１２，２２、１
３，２３、１４，２４、１５，２５、１６，２６のコン
トロールゲートはそれぞれワード線ワード線ＷＬ1 〜Ｗ
Ｌ6 に接続され、メモリセル１１〜１６のドレイン拡散
層（以下、単にドレインという）はビット線ＢＬ1 に接
続され、メモリセル２１〜２６のドレインはビット線Ｂ
Ｌ2 に接続され、また、メモリセル１１，１２，２１，
２２のソース拡散層（以下、単にソースという）はソー
ス線ＳＬ1 に接続され、メモリセル１３，１４，２３，
２４のソースはソース線ＳＬ2 に接続され、メモリセル
１５，１６，２５，２６のソースはソース線ＳＬ3 にそ
れぞれ接続されている。
３，２３、１４，２４、１５，２５、１６，２６のコン
トロールゲートはそれぞれワード線ワード線ＷＬ1 〜Ｗ
Ｌ6 に接続され、メモリセル１１〜１６のドレイン拡散
層（以下、単にドレインという）はビット線ＢＬ1 に接
続され、メモリセル２１〜２６のドレインはビット線Ｂ
Ｌ2 に接続され、また、メモリセル１１，１２，２１，
２２のソース拡散層（以下、単にソースという）はソー
ス線ＳＬ1 に接続され、メモリセル１３，１４，２３，
２４のソースはソース線ＳＬ2 に接続され、メモリセル
１５，１６，２５，２６のソースはソース線ＳＬ3 にそ
れぞれ接続されている。
【０００８】以下、図４を参照しつつ、図示のメモリア
レイにおけるメモリセルの読み出し動作について説明す
る。図４に示すように、読み出しを行うとき、ソース線
ＳＬ1 ，ＳＬ2 ，ＳＬ3 は常に接地され、すなわち、各
メモリセルのソースに常に０Ｖの電圧が印加されてい
る。
レイにおけるメモリセルの読み出し動作について説明す
る。図４に示すように、読み出しを行うとき、ソース線
ＳＬ1 ，ＳＬ2 ，ＳＬ3 は常に接地され、すなわち、各
メモリセルのソースに常に０Ｖの電圧が印加されてい
る。
【０００９】ここでは、メモリセル１１からの読み出し
動作を例に説明する。メモリセル１１の読み出しを行う
とき、メモリセル１１のコントロールゲートに接続され
たワード線ＷＬ1 に、たとえば、５Ｖの電圧が印加さ
れ、他のワード線ＷＬ2 …ＷＬ6 に０Ｖの電圧が印加さ
れる。ビット線ＢＬ1 ，ＢＬ2 は、たとえば、２Ｖ程度
にイコライズされ、フロ−ティング状態になっている。
メモリセル１１のソースに接続されたソース線ＳＬ
1 は、前述したように、常に接地電位に保持されてい
る。
動作を例に説明する。メモリセル１１の読み出しを行う
とき、メモリセル１１のコントロールゲートに接続され
たワード線ＷＬ1 に、たとえば、５Ｖの電圧が印加さ
れ、他のワード線ＷＬ2 …ＷＬ6 に０Ｖの電圧が印加さ
れる。ビット線ＢＬ1 ，ＢＬ2 は、たとえば、２Ｖ程度
にイコライズされ、フロ−ティング状態になっている。
メモリセル１１のソースに接続されたソース線ＳＬ
1 は、前述したように、常に接地電位に保持されてい
る。
【００１０】このようなバイアス状態において、メモリ
セル１１に接続されているビット線ＢＬ1 の電圧を検出
することによって、メモリセル１１のしきい値電圧Ｖth
が検出され、メモリセル１１に記憶されたデータの読み
出しが行われる。
セル１１に接続されているビット線ＢＬ1 の電圧を検出
することによって、メモリセル１１のしきい値電圧Ｖth
が検出され、メモリセル１１に記憶されたデータの読み
出しが行われる。
【００１１】このとき、ドレインがビット線ＢＬ1 に接
続されたメモリセル１２〜１６は、コントロールゲート
に０Ｖが印加され、すべてオフ状態のままである。この
ため、読み出し時にビット線ＢＬ1 の電圧が選択された
メモリセル１１のオン／オフ状態によって決まる。
続されたメモリセル１２〜１６は、コントロールゲート
に０Ｖが印加され、すべてオフ状態のままである。この
ため、読み出し時にビット線ＢＬ1 の電圧が選択された
メモリセル１１のオン／オフ状態によって決まる。
【００１２】たとえば、メモリセル１１が書き込み状態
であるとすると、メモリセル１１のしきい値電圧Ｖthが
ハイレベルの６〜７Ｖになっているため、ワード線ＷＬ
1 に接続されたメモリセル１１のコントロールゲートに
５Ｖの電圧が印加されても、メモリセル１１がオフ状態
のままとなり、メモリセル１１に読み出し電流が流れな
い。この状態においては、ビット線ＢＬ1 の電位が２Ｖ
に保持される。
であるとすると、メモリセル１１のしきい値電圧Ｖthが
ハイレベルの６〜７Ｖになっているため、ワード線ＷＬ
1 に接続されたメモリセル１１のコントロールゲートに
５Ｖの電圧が印加されても、メモリセル１１がオフ状態
のままとなり、メモリセル１１に読み出し電流が流れな
い。この状態においては、ビット線ＢＬ1 の電位が２Ｖ
に保持される。
【００１３】一方、メモリセル１１が消去状態である場
合は、メモリセル１１のしきい値電圧Ｖthがローレベル
の０〜２Ｖになっている。読み出し時、ワード線ＷＬ1
によってメモリセル１１のコントロールゲートに５Ｖの
電圧が印加され、メモリセル１がオン状態となり、メモ
リセル１１のドレインからソースにむかって、読み出し
電流が流れる。このため、メモリセル１１のドレイン電
圧が下がり、たとえば、０Ｖ近くなる。
合は、メモリセル１１のしきい値電圧Ｖthがローレベル
の０〜２Ｖになっている。読み出し時、ワード線ＷＬ1
によってメモリセル１１のコントロールゲートに５Ｖの
電圧が印加され、メモリセル１がオン状態となり、メモ
リセル１１のドレインからソースにむかって、読み出し
電流が流れる。このため、メモリセル１１のドレイン電
圧が下がり、たとえば、０Ｖ近くなる。
【００１４】読み出し時、ビット線ＢＬ1 に接続された
図示しないセンスアンプによって、ビット線ＢＬ1 の電
圧が検出され、検出された電圧に応じて、メモリセル１
１に記憶されたデータが読れ出される。
図示しないセンスアンプによって、ビット線ＢＬ1 の電
圧が検出され、検出された電圧に応じて、メモリセル１
１に記憶されたデータが読れ出される。
【００１５】
【発明が解決しようとする課題】ところで、上述した従
来のメモリセルにおいては、メモリセルのリーク電流に
よって、データ読み出し時に、読み出しエラーが発生す
るという問題がある。以下、フラッシュメモリの消去動
作について説明し、データ読み出しエラーの発生原因に
ついて説明する。
来のメモリセルにおいては、メモリセルのリーク電流に
よって、データ読み出し時に、読み出しエラーが発生す
るという問題がある。以下、フラッシュメモリの消去動
作について説明し、データ読み出しエラーの発生原因に
ついて説明する。
【００１６】フラッシュメモリの消去動作は、前述した
ように、メモリセルのコントロールゲートに負の高電圧
を印加し、ソースに０Ｖの電圧を印加し、ドレインに正
の高電圧を印加して行う。通常、メモリセルの消去動作
は、ブロック単位で行われる。
ように、メモリセルのコントロールゲートに負の高電圧
を印加し、ソースに０Ｖの電圧を印加し、ドレインに正
の高電圧を印加して行う。通常、メモリセルの消去動作
は、ブロック単位で行われる。
【００１７】ここで、図４を参照しながら、フラッシュ
メモリの消去動作について説明する。フラッシュメモリ
の消去動作は、通常ブロック単位で行われるので、ここ
で、メモリセルのブロックは、たとえば、隣接したワー
ド線に接続された４つのメモリセルによって構成された
ものとして説明を行う。
メモリの消去動作について説明する。フラッシュメモリ
の消去動作は、通常ブロック単位で行われるので、ここ
で、メモリセルのブロックは、たとえば、隣接したワー
ド線に接続された４つのメモリセルによって構成された
ものとして説明を行う。
【００１８】たとえば、ワード線ＷＬ1 ，ＷＬ2 に接続
された４つのメモリセル１１，１２，２１，２２によっ
て構成されたメモリブロックに対して、消去動作を行う
とき、ワード線ＷＬ1 ，ＷＬ2 が負の高電圧、たとえ
ば、−１２Ｖが印加され、他のワード線ＷＬ3 …ＷＬ6
が０Ｖの電圧が印加され、ビット線ＢＬ1 ，ＢＬ2 が正
の高電圧、たとえば、６Ｖの電圧が印加される。ソース
線ＳＬ1 ，ＳＬ2 ，ＳＬ 3 は接地される。
された４つのメモリセル１１，１２，２１，２２によっ
て構成されたメモリブロックに対して、消去動作を行う
とき、ワード線ＷＬ1 ，ＷＬ2 が負の高電圧、たとえ
ば、−１２Ｖが印加され、他のワード線ＷＬ3 …ＷＬ6
が０Ｖの電圧が印加され、ビット線ＢＬ1 ，ＢＬ2 が正
の高電圧、たとえば、６Ｖの電圧が印加される。ソース
線ＳＬ1 ，ＳＬ2 ，ＳＬ 3 は接地される。
【００１９】上記のバイアス状態において、メモリセル
１１，１２，２１，２２によって構成されたメモリブロ
ックにおいて、各メモリセルのソース／ゲート間のオー
バーラップ部分を通してＦＮ（Fowler-Nordheim ）トン
ネリングにより、フローティングゲートから電子が放出
され、すなわち、ブロック単位に消去動作が行われる。
また、他のメモリブロックにおいては、ワード線が０Ｖ
に保持され、すなわち、各メモリセルのコントロールゲ
ートが０Ｖに保持されているため、ＦＮトンネリング現
象が発現せず、メモリブロックの消去動作が行われな
い。
１１，１２，２１，２２によって構成されたメモリブロ
ックにおいて、各メモリセルのソース／ゲート間のオー
バーラップ部分を通してＦＮ（Fowler-Nordheim ）トン
ネリングにより、フローティングゲートから電子が放出
され、すなわち、ブロック単位に消去動作が行われる。
また、他のメモリブロックにおいては、ワード線が０Ｖ
に保持され、すなわち、各メモリセルのコントロールゲ
ートが０Ｖに保持されているため、ＦＮトンネリング現
象が発現せず、メモリブロックの消去動作が行われな
い。
【００２０】しかし、上述したメモリブロックの消去動
作においては、消去動作が過剰に行われると、メモリセ
ルのしきい値電圧Ｖthが０Ｖ以下になる場合がある。メ
モリセルのしきい値電圧Ｖthが０Ｖ以下になると、読み
出し時に、ワード線に０Ｖの電圧が印加されていてもメ
モリセルが導通状態となり、リーク電流が流れる。すな
わち、非選択のメモリセルを通じて電流が流れ、ビット
線の電位が低下してしまう。１メモリセル分のリーク電
流が小さいが、ビット線上に通常数十〜数百のメモリセ
ルが接続されているため、これらのメモリセルのリーク
電流がまとまると大きくなり、読み出し時に、誤ったデ
ータが検出されてしまう。
作においては、消去動作が過剰に行われると、メモリセ
ルのしきい値電圧Ｖthが０Ｖ以下になる場合がある。メ
モリセルのしきい値電圧Ｖthが０Ｖ以下になると、読み
出し時に、ワード線に０Ｖの電圧が印加されていてもメ
モリセルが導通状態となり、リーク電流が流れる。すな
わち、非選択のメモリセルを通じて電流が流れ、ビット
線の電位が低下してしまう。１メモリセル分のリーク電
流が小さいが、ビット線上に通常数十〜数百のメモリセ
ルが接続されているため、これらのメモリセルのリーク
電流がまとまると大きくなり、読み出し時に、誤ったデ
ータが検出されてしまう。
【００２１】過剰消去を解決するために、消去動作をパ
ルス状で多段階に分けて行う方法があるが、各単位消去
毎に読み出しを行い、消去動作の完了を確認し、過剰消
去を防止する方法が採用されている。しかし、消去動作
が複雑になる上、この方法でも±１Ｖのしきい値のバラ
ツキが残り、将来３Ｖ以下の低電圧動作に対応するに
は、不十分である。
ルス状で多段階に分けて行う方法があるが、各単位消去
毎に読み出しを行い、消去動作の完了を確認し、過剰消
去を防止する方法が採用されている。しかし、消去動作
が複雑になる上、この方法でも±１Ｖのしきい値のバラ
ツキが残り、将来３Ｖ以下の低電圧動作に対応するに
は、不十分である。
【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、メモリセル読み出し時に非選択
メモリセルのリーク電流によるデータ読み出しエラーを
抑制でき、ひいては、定電圧化に対応でき、低いゲート
電圧においても正確にデータの読み出しができる半導体
不揮発性記憶装置を提供することにある。
のであり、その目的は、メモリセル読み出し時に非選択
メモリセルのリーク電流によるデータ読み出しエラーを
抑制でき、ひいては、定電圧化に対応でき、低いゲート
電圧においても正確にデータの読み出しができる半導体
不揮発性記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電荷蓄積層を有する複数のメモリセルが
行列状に配列され、同一列のメモリセルの一方の拡散層
が共通のビット線に接続され、他方の拡散層がソース線
に接続され、データの読み出しは、選択されたメモリセ
ルが接続されたビット線を第１の電位にイコライズする
とともに、ソース線を基準電位に設定して行う半導体不
揮発性記憶装置であって、上記読み出し時に、被選択メ
モリセルが接続されたビット線と同一のビット線に接続
された一部の非選択メモリセルが接続されたソース線
を、上記第１の電位と基準電位との中間電位に設定する
手段を有する。
め、本発明は、電荷蓄積層を有する複数のメモリセルが
行列状に配列され、同一列のメモリセルの一方の拡散層
が共通のビット線に接続され、他方の拡散層がソース線
に接続され、データの読み出しは、選択されたメモリセ
ルが接続されたビット線を第１の電位にイコライズする
とともに、ソース線を基準電位に設定して行う半導体不
揮発性記憶装置であって、上記読み出し時に、被選択メ
モリセルが接続されたビット線と同一のビット線に接続
された一部の非選択メモリセルが接続されたソース線
を、上記第１の電位と基準電位との中間電位に設定する
手段を有する。
【００２４】また、本発明では、少なくとも同一行のメ
モリセルの他方の拡散層が共通のソース線に接続され、
読み出し時に被選択メモリセルが接続されたソース線以
外のすべてのソース線を上記第１の電位と基準電位との
中間電位に設定する手段を有する。
モリセルの他方の拡散層が共通のソース線に接続され、
読み出し時に被選択メモリセルが接続されたソース線以
外のすべてのソース線を上記第１の電位と基準電位との
中間電位に設定する手段を有する。
【００２５】さらに、本発明では、複数のソース線が複
数のブロックに分割され、読み出し時に、被選択メモリ
セルの存在するブロック以外のすべてのブロックのソー
ス線を、上記第１の電位と基準電位との中間電位に設定
する手段を有する。
数のブロックに分割され、読み出し時に、被選択メモリ
セルの存在するブロック以外のすべてのブロックのソー
ス線を、上記第１の電位と基準電位との中間電位に設定
する手段を有する。
【００２６】本発明によれば、読み出し時に、選択メモ
リセルに接続されたソース線以外のソース線がすべて基
準（グランド）電位とビット線電位（第１の電位）との
中間電位に保持される。
リセルに接続されたソース線以外のソース線がすべて基
準（グランド）電位とビット線電位（第１の電位）との
中間電位に保持される。
【００２７】さらに、本発明によれば、メモリアレイに
おいて、同一ビット線に接続された複数のメモリセルの
ソース線をブロックとしてまとめて、ソース線をブロッ
ク毎に駆動する。読み出し時に、選択メモリセルの属す
るブロック以外のブロックのソース線をすべてグランド
電位とビット線電位の中間電位に保持される。
おいて、同一ビット線に接続された複数のメモリセルの
ソース線をブロックとしてまとめて、ソース線をブロッ
ク毎に駆動する。読み出し時に、選択メモリセルの属す
るブロック以外のブロックのソース線をすべてグランド
電位とビット線電位の中間電位に保持される。
【００２８】こうすることによって、読み出し時に、選
択メモリセル以外のメモリセルのソースの電位が上げら
れ、過剰消去などによるリーク電流の発生が抑制され、
データの読み出しエラーが防止される。
択メモリセル以外のメモリセルのソースの電位が上げら
れ、過剰消去などによるリーク電流の発生が抑制され、
データの読み出しエラーが防止される。
【００２９】
【発明の実施の形態】第１実施形態 図１は、本発明に係る半導体不揮発性記憶装置の第１の
実施形態を示す回路図であり、フラッシュメモリによっ
て構成されたメモリアレイの回路図である。図１におい
て、ＢＬ1 ，ＢＬ2 はビット線、ＷＬ1 ，ＷＬ2 ，ＷＬ
3 ，ＷＬ4，ＷＬ5 ，ＷＬ6 はワード線、ＳＬ1 ，ＳＬ
2 ，ＳＬ3 はソース線をそれぞれ示し、１１〜１６、２
１〜２６はメモリアレイを構成するメモリセル、３０は
ソース線ドライバーを示している。
実施形態を示す回路図であり、フラッシュメモリによっ
て構成されたメモリアレイの回路図である。図１におい
て、ＢＬ1 ，ＢＬ2 はビット線、ＷＬ1 ，ＷＬ2 ，ＷＬ
3 ，ＷＬ4，ＷＬ5 ，ＷＬ6 はワード線、ＳＬ1 ，ＳＬ
2 ，ＳＬ3 はソース線をそれぞれ示し、１１〜１６、２
１〜２６はメモリアレイを構成するメモリセル、３０は
ソース線ドライバーを示している。
【００３０】図１に示すように、ワード線ＷＬ1 ，ＷＬ
2 ，ＷＬ3 ，ＷＬ4 ，ＷＬ5 ，ＷＬ 6 はビット線Ｂ
Ｌ1 ，ＢＬ2 と垂直に配置されている。
2 ，ＷＬ3 ，ＷＬ4 ，ＷＬ5 ，ＷＬ 6 はビット線Ｂ
Ｌ1 ，ＢＬ2 と垂直に配置されている。
【００３１】メモリセル１１，２１、１２，２２、１
３，２３、１４，２４、１５，２５、１６，２６のコン
トロールゲートはそれぞれワード線ワード線ＷＬ1 〜Ｗ
Ｌ6 に接続され、メモリセル１１〜１６のドレインはビ
ット線ＢＬ1 に接続され、メモリセル２１〜２６のドレ
インはビット線ＢＬ2 に接続され、また、メモリセル１
１，１２，２１，２２のソースはソース線ＳＬ1 に接続
され、メモリセル１３，１４，２３，２４のソースはソ
ース線ＳＬ2 に接続され、メモリセル１５，１６，２
５，２６のソースはソース線ＳＬ3 にそれぞれ接続され
ている。
３，２３、１４，２４、１５，２５、１６，２６のコン
トロールゲートはそれぞれワード線ワード線ＷＬ1 〜Ｗ
Ｌ6 に接続され、メモリセル１１〜１６のドレインはビ
ット線ＢＬ1 に接続され、メモリセル２１〜２６のドレ
インはビット線ＢＬ2 に接続され、また、メモリセル１
１，１２，２１，２２のソースはソース線ＳＬ1 に接続
され、メモリセル１３，１４，２３，２４のソースはソ
ース線ＳＬ2 に接続され、メモリセル１５，１６，２
５，２６のソースはソース線ＳＬ3 にそれぞれ接続され
ている。
【００３２】本実施形態は、図４に示す従来のメモリア
レイの回路と比べると、ソース線ＳＬ1 ，ＳＬ2 ，ＳＬ
3 はソース線ドライバー３０に接続され、ソース線ドラ
イバー３０によってそれぞれ独立にその電位が制御され
る。
レイの回路と比べると、ソース線ＳＬ1 ，ＳＬ2 ，ＳＬ
3 はソース線ドライバー３０に接続され、ソース線ドラ
イバー３０によってそれぞれ独立にその電位が制御され
る。
【００３３】以下、図１を参照しながら、本実施形態に
おけるメモリセルの読み出し動作について説明を行う。
ここでは、メモリセル１１に対して読み出し動作を行う
場合を例として説明する。この場合は、メモリセル１１
のコントロールゲートに接続されたワード線ＷＬ1 に、
たとえば、３Ｖの電圧が印加され、他のワード線ＷＬ2
…ＷＬ6 に０Ｖの電圧が印加される。ビット線ＢＬ1 ，
ＢＬ2 は、たとえば、１．５Ｖ程度にイコライズされ、
フロ−ティング状態になっている。メモリセル１１のソ
ースに接続されたソース線ＳＬ1 は、０Ｖに保持され、
他のソース線ＳＬ2 ，ＳＬ3 は１Ｖに保持される。
おけるメモリセルの読み出し動作について説明を行う。
ここでは、メモリセル１１に対して読み出し動作を行う
場合を例として説明する。この場合は、メモリセル１１
のコントロールゲートに接続されたワード線ＷＬ1 に、
たとえば、３Ｖの電圧が印加され、他のワード線ＷＬ2
…ＷＬ6 に０Ｖの電圧が印加される。ビット線ＢＬ1 ，
ＢＬ2 は、たとえば、１．５Ｖ程度にイコライズされ、
フロ−ティング状態になっている。メモリセル１１のソ
ースに接続されたソース線ＳＬ1 は、０Ｖに保持され、
他のソース線ＳＬ2 ，ＳＬ3 は１Ｖに保持される。
【００３４】このようなバイアス状態において、メモリ
セル１１に接続されているビット線ＢＬ1 の電圧を検出
することによって、メモリセル１１のしきい値電圧Ｖth
が検出され、メモリセル１１に記憶されたデータの読み
出しが行われる。
セル１１に接続されているビット線ＢＬ1 の電圧を検出
することによって、メモリセル１１のしきい値電圧Ｖth
が検出され、メモリセル１１に記憶されたデータの読み
出しが行われる。
【００３５】上述したバイアス状態においては、メモリ
セル１１と同じビット線ＢＬ1 に接続された非選択メモ
リセル１２，１３，１４，１５，１６のソースは、ソー
ス線ＳＬ2 ，ＳＬ3 のバイアス状態によって、１Ｖ程度
電位が上げられた。このため、これらの非選択メモリセ
ルのしきい値電圧Ｖthに、たとえば−０．５Ｖ〜１．５
Ｖまでの範囲でバラツキがあっても、読み出し時、非選
択メモリセルにはリーク電流が流れない。リーク電流に
よる読み出しエラーが防止される。
セル１１と同じビット線ＢＬ1 に接続された非選択メモ
リセル１２，１３，１４，１５，１６のソースは、ソー
ス線ＳＬ2 ，ＳＬ3 のバイアス状態によって、１Ｖ程度
電位が上げられた。このため、これらの非選択メモリセ
ルのしきい値電圧Ｖthに、たとえば−０．５Ｖ〜１．５
Ｖまでの範囲でバラツキがあっても、読み出し時、非選
択メモリセルにはリーク電流が流れない。リーク電流に
よる読み出しエラーが防止される。
【００３６】選択メモリセル１１と同じソース線ＳＬ1
を共有しているメモリセル１２，２１，２２において
は、たとえばリーク電流が発生したとしても、その電流
値がメモリセルがオン状態になるときの読み出し電流に
比べて十分小さく、読み出しエラーの発生には至らな
い。
を共有しているメモリセル１２，２１，２２において
は、たとえばリーク電流が発生したとしても、その電流
値がメモリセルがオン状態になるときの読み出し電流に
比べて十分小さく、読み出しエラーの発生には至らな
い。
【００３７】以上説明したように、本第１の実施形態に
よれば、コントロールゲートがワード線ＷＬ1 ，Ｗ
Ｌ2 ，ＷＬ3 ，ＷＬ4 ，ＷＬ5 ，ＷＬ6 に接続され、ド
レインがワード線と直交して配置されたビット線Ｂ
Ｌ1 ，ＢＬ2 に接続され、ソースがソース線ＳＬ1 ，Ｓ
Ｌ2 ，ＳＬ3 にそれぞれ接続されたメモリセル１１〜１
６、２１〜２６からなるメモリアレイにおいて読み出し
を行うとき、選択ワード線に、たとえば３Ｖの電圧を印
加し、他のワード線に０Ｖの電圧を印加し、ビット線Ｂ
Ｌ1 ，ＢＬ2 に中間電圧、たとえば、１．５Ｖの電圧を
印加し、ソース線ＳＬ1に０Ｖの電圧を印加し、他のソ
ース線に１Ｖの電圧を印加するので、非選択メモリセル
のリーク電流の発生が抑制され、これによるデータの読
み出しエラーが防止でき、定電圧化の場合でも正確にデ
ータの読み出しができる。
よれば、コントロールゲートがワード線ＷＬ1 ，Ｗ
Ｌ2 ，ＷＬ3 ，ＷＬ4 ，ＷＬ5 ，ＷＬ6 に接続され、ド
レインがワード線と直交して配置されたビット線Ｂ
Ｌ1 ，ＢＬ2 に接続され、ソースがソース線ＳＬ1 ，Ｓ
Ｌ2 ，ＳＬ3 にそれぞれ接続されたメモリセル１１〜１
６、２１〜２６からなるメモリアレイにおいて読み出し
を行うとき、選択ワード線に、たとえば３Ｖの電圧を印
加し、他のワード線に０Ｖの電圧を印加し、ビット線Ｂ
Ｌ1 ，ＢＬ2 に中間電圧、たとえば、１．５Ｖの電圧を
印加し、ソース線ＳＬ1に０Ｖの電圧を印加し、他のソ
ース線に１Ｖの電圧を印加するので、非選択メモリセル
のリーク電流の発生が抑制され、これによるデータの読
み出しエラーが防止でき、定電圧化の場合でも正確にデ
ータの読み出しができる。
【００３８】第２実施形態 図２は、本発明に係る半導体不揮発性記憶装置の第２の
実施形態を示す回路図であり、フラッシュメモリによっ
て構成されたメモリアレイの回路図である。図２におい
て、ＢＬ1 ，ＢＬ2 はビット線、ＷＬ1 ，ＷＬ2 ，…，
ＷＬ12はワード線、ＳＬ1 ，ＳＬ2 ，…，ＳＬ6 はソー
ス線をそれぞれ示している。また、１１〜１９，１ａ，
１ｂ，１ｃ，２１〜２９，２ａ，２ｂ，２ｃはメモリア
レイを構成するメモリセル、３１，３２，３３はソース
線ドライバーをそれぞれ示している。
実施形態を示す回路図であり、フラッシュメモリによっ
て構成されたメモリアレイの回路図である。図２におい
て、ＢＬ1 ，ＢＬ2 はビット線、ＷＬ1 ，ＷＬ2 ，…，
ＷＬ12はワード線、ＳＬ1 ，ＳＬ2 ，…，ＳＬ6 はソー
ス線をそれぞれ示している。また、１１〜１９，１ａ，
１ｂ，１ｃ，２１〜２９，２ａ，２ｂ，２ｃはメモリア
レイを構成するメモリセル、３１，３２，３３はソース
線ドライバーをそれぞれ示している。
【００３９】図２に示すように、ワード線ＷＬ1 ，ＷＬ
2 ，…，ＷＬ12はビット線ＢＬ1 ，ＢＬ2 と垂直に配置
され、ソース線ＳＬ1 ，ＳＬ2 はソース線ドライバー３
１、ソース線ＳＬ3 ，ＳＬ4 はソース線ドライバー３
２、ソース線ＳＬ5 ，ＳＬ6 はソース線ドライバー３３
にそれぞれ接続されている。
2 ，…，ＷＬ12はビット線ＢＬ1 ，ＢＬ2 と垂直に配置
され、ソース線ＳＬ1 ，ＳＬ2 はソース線ドライバー３
１、ソース線ＳＬ3 ，ＳＬ4 はソース線ドライバー３
２、ソース線ＳＬ5 ，ＳＬ6 はソース線ドライバー３３
にそれぞれ接続されている。
【００４０】メモリセル１１〜１ｃのコントロールゲー
トはそれぞれワード線ＷＬ1 〜ＷＬ 12に接続され、これ
らのメモリセルのドレインはビット線ＢＬ1 に接続さ
れ、メモリセル２１〜２ｃのコントロールゲートはそれ
ぞれワード線ＷＬ1 〜ＷＬ12に接続され、これらのメモ
リセルのドレインはビット線ＢＬ2 に接続されている。
また、メモリセル１１，１２，２１，２２のソースはソ
ース線ＳＬ1 に接続され、メモリセル１３，１４，２
３，２４のソースはソース線ＳＬ2 に接続され、メモリ
セル１５，１６，２５，２６のソースはソース線ＳＬ3
に接続され、メモリセル１７，１８，２７，２８のソー
スはソース線ＳＬ4 に接続され、メモリセル１９，１
ａ，２９，２ａのソースはソース線ＳＬ5 に接続され、
メモリセル１ｂ，１ｃ，２ｂ，２ｃのソースはソース線
ＳＬ6 にそれぞれ接続されている。
トはそれぞれワード線ＷＬ1 〜ＷＬ 12に接続され、これ
らのメモリセルのドレインはビット線ＢＬ1 に接続さ
れ、メモリセル２１〜２ｃのコントロールゲートはそれ
ぞれワード線ＷＬ1 〜ＷＬ12に接続され、これらのメモ
リセルのドレインはビット線ＢＬ2 に接続されている。
また、メモリセル１１，１２，２１，２２のソースはソ
ース線ＳＬ1 に接続され、メモリセル１３，１４，２
３，２４のソースはソース線ＳＬ2 に接続され、メモリ
セル１５，１６，２５，２６のソースはソース線ＳＬ3
に接続され、メモリセル１７，１８，２７，２８のソー
スはソース線ＳＬ4 に接続され、メモリセル１９，１
ａ，２９，２ａのソースはソース線ＳＬ5 に接続され、
メモリセル１ｂ，１ｃ，２ｂ，２ｃのソースはソース線
ＳＬ6 にそれぞれ接続されている。
【００４１】本実施形態は、図１に示す第１の実施形態
の回路と比べると、ソース線ＳＬ1とＳＬ2 が接続さ
れ、ソース線ドライバー３１に接続され、さらにソース
線ＳＬ 3 とＳＬ4 が接続され、ソース線ドライバー３２
に接続され、ソース線ＳＬ5 とＳＬ6 が接続され、ソー
ス線ドライバー３３に接続されることで異なる。
の回路と比べると、ソース線ＳＬ1とＳＬ2 が接続さ
れ、ソース線ドライバー３１に接続され、さらにソース
線ＳＬ 3 とＳＬ4 が接続され、ソース線ドライバー３２
に接続され、ソース線ＳＬ5 とＳＬ6 が接続され、ソー
ス線ドライバー３３に接続されることで異なる。
【００４２】図２に示すように、メモリアレイの周辺回
路を簡略化するため、ソース線２本を１ブロックとし
て、一つのソース線ドライバーに接続される。
路を簡略化するため、ソース線２本を１ブロックとし
て、一つのソース線ドライバーに接続される。
【００４３】本第２の実施形態におけるメモリセルの読
み出し動作は、基本的に図１に示す第１の実施形態と同
様であり、被選択メモリセルに接続されたワード線およ
びビット線にそれぞれ所定の電圧が印加され、センスア
ンプによって、被選択メモリセルに接続されたビット線
の電圧を検出し、被選択メモリセルに記憶されたデータ
が読み出される。
み出し動作は、基本的に図１に示す第１の実施形態と同
様であり、被選択メモリセルに接続されたワード線およ
びビット線にそれぞれ所定の電圧が印加され、センスア
ンプによって、被選択メモリセルに接続されたビット線
の電圧を検出し、被選択メモリセルに記憶されたデータ
が読み出される。
【００４４】本第２の実施形態においては、読み出しを
行うとき、被選択メモリセルに接続されたソース線に、
たとえば、ソース線ドライバーによって、０Ｖの電圧が
印加され、他のソース線に、それぞれ接続されたソース
線ドライバーによって、中間電圧、たとえば、１Ｖの電
圧が印加される。たとえば、メモリセル１１に対して、
読み出し動作が行うとき、メモリセル１１のコントロー
ルゲートに接続されたワード線ＷＬ1 に３Ｖの電圧が印
加され、メモリセル１１のドレインに接続されたビット
線ＢＬ1 に１．５Ｖの電圧が印加される。さらに、メモ
リセル１１のソースに接続されたソース線ＳＬ1 とソー
ス線ＳＬ2 に、ソース線ドライバー３１によって、０Ｖ
の電圧が印加され、他のソース線ＳＬ3 ，…，ＳＬ
6 に、ソース線ドライバー３２および３３によって、た
とえば、１Ｖの電圧が印加される。
行うとき、被選択メモリセルに接続されたソース線に、
たとえば、ソース線ドライバーによって、０Ｖの電圧が
印加され、他のソース線に、それぞれ接続されたソース
線ドライバーによって、中間電圧、たとえば、１Ｖの電
圧が印加される。たとえば、メモリセル１１に対して、
読み出し動作が行うとき、メモリセル１１のコントロー
ルゲートに接続されたワード線ＷＬ1 に３Ｖの電圧が印
加され、メモリセル１１のドレインに接続されたビット
線ＢＬ1 に１．５Ｖの電圧が印加される。さらに、メモ
リセル１１のソースに接続されたソース線ＳＬ1 とソー
ス線ＳＬ2 に、ソース線ドライバー３１によって、０Ｖ
の電圧が印加され、他のソース線ＳＬ3 ，…，ＳＬ
6 に、ソース線ドライバー３２および３３によって、た
とえば、１Ｖの電圧が印加される。
【００４５】このようなバイアス状態においては、メモ
リセル１１が接続されたビット線ＢＬ1 と同じビット線
に接続された他のメモリセル１５〜１９，１ａ，１ｂ，
１ｃのソースは、１Ｖの電位に保持され、たとえば、こ
れらのメモリセルのしきい値電圧Ｖthに−０．５Ｖ〜
１．５Ｖまでの範囲でバラツキがあっても、読み出し
時、非選択メモリセルにはリーク電流が流れない。リー
ク電流による読み出しエラーが防止される。
リセル１１が接続されたビット線ＢＬ1 と同じビット線
に接続された他のメモリセル１５〜１９，１ａ，１ｂ，
１ｃのソースは、１Ｖの電位に保持され、たとえば、こ
れらのメモリセルのしきい値電圧Ｖthに−０．５Ｖ〜
１．５Ｖまでの範囲でバラツキがあっても、読み出し
時、非選択メモリセルにはリーク電流が流れない。リー
ク電流による読み出しエラーが防止される。
【００４６】被選択メモリセル１１と同じソース線ＳＬ
1 を共有しているメモリセル１２，２１，２２において
は、たとえば過剰消去によってリーク電流が発生する場
合、これらのメモリセルのリーク電流の合計がメモリセ
ルがオン状態になるときの読み出し電流に比べて十分小
さければ、読み出しエラーが発生しない。すなわち、ソ
ース線の分割単位はそれぞれのデバイスの動作マージン
に応じて決定すれば、リーク電流によるデータの読み出
しエラーが防止される。
1 を共有しているメモリセル１２，２１，２２において
は、たとえば過剰消去によってリーク電流が発生する場
合、これらのメモリセルのリーク電流の合計がメモリセ
ルがオン状態になるときの読み出し電流に比べて十分小
さければ、読み出しエラーが発生しない。すなわち、ソ
ース線の分割単位はそれぞれのデバイスの動作マージン
に応じて決定すれば、リーク電流によるデータの読み出
しエラーが防止される。
【００４７】以上説明したように、本第２の実施形態に
よれば、コントロールゲートがワード線ＷＬ1 ，Ｗ
Ｌ2 ，…，ＷＬ12に接続され、ドレインがビット線ＢＬ
1 ，ＢＬ 2 に接続され、八つのメモリセルのソース線が
まとめて一つのソース線ドライバーに接続されたメモリ
セル１１，１２，１３，１４，２１，２２，２３，２４
によって構成されたメモリアレイにおいて、メモリセル
の読み出し動作を行うとき、それぞれのデバイスの動作
マージンに応じてソース線を分割し、一つのソース線ド
ライバーによって駆動し、たとえば、八つのメモリセル
毎に、一つのソース線ドライバーによって所定の電圧を
印加することによって、メモリアレイの周辺回路を簡略
化でき、かつ、メモリセルのリーク電流によるデータ読
み出しエラーを防止できる。
よれば、コントロールゲートがワード線ＷＬ1 ，Ｗ
Ｌ2 ，…，ＷＬ12に接続され、ドレインがビット線ＢＬ
1 ，ＢＬ 2 に接続され、八つのメモリセルのソース線が
まとめて一つのソース線ドライバーに接続されたメモリ
セル１１，１２，１３，１４，２１，２２，２３，２４
によって構成されたメモリアレイにおいて、メモリセル
の読み出し動作を行うとき、それぞれのデバイスの動作
マージンに応じてソース線を分割し、一つのソース線ド
ライバーによって駆動し、たとえば、八つのメモリセル
毎に、一つのソース線ドライバーによって所定の電圧を
印加することによって、メモリアレイの周辺回路を簡略
化でき、かつ、メモリセルのリーク電流によるデータ読
み出しエラーを防止できる。
【００４８】
【発明の効果】以上説明したように、本発明の半導体不
揮発性記憶装置によれば、メモリセル読み出し時に非選
択メモリセルのリーク電流によるデータ読み出しエラー
を抑制でき、ひいては、定電圧化に対応でき、低いゲー
ト電圧においても正確にデータの読み出しができる利点
がある。
揮発性記憶装置によれば、メモリセル読み出し時に非選
択メモリセルのリーク電流によるデータ読み出しエラー
を抑制でき、ひいては、定電圧化に対応でき、低いゲー
ト電圧においても正確にデータの読み出しができる利点
がある。
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第２実施形態を示す回路図である。
【図３】フラッシュメモリの簡略断面図および回路図で
ある。
ある。
【図４】従来のメモリアレイの回路図である。
１１〜１９，１ａ，１ｂ，１ｃ…メモリセル ２１〜２９，２ａ，２ｂ，２ｃ…メモリセル ３０，３１，３２，３３…ソース線ドライバー ＢＬ1 ，ＢＬ2 …ビット線 ＷＬ1 ，ＷＬ2 ，…，ＷＬ12…ワード線 ＳＬ1 ，ＳＬ2 ，…，ＳＬ6 …ソース線 ＧＮＤ…接地電位
Claims (3)
- 【請求項１】 電荷蓄積層を有する複数のメモリセルが
行列状に配列され、同一列のメモリセルの一方の拡散層
が共通のビット線に接続され、他方の拡散層がソース線
に接続され、データの読み出しは、選択されたメモリセ
ルが接続されたビット線を第１の電位にイコライズする
とともに、ソース線を基準電位に設定して行う半導体不
揮発性記憶装置であって、 上記読み出し時に、被選択メモリセルが接続されたビッ
ト線と同一のビット線に接続された一部の非選択メモリ
セルが接続されたソース線を、上記第１の電位と基準電
位との中間電位に設定する手段を有する半導体不揮発性
記憶装置。 - 【請求項２】 少なくとも同一行のメモリセルの他方の
拡散層が共通のソース線に接続され、読み出し時に被選
択メモリセルが接続されたソース線以外のすべてのソー
ス線を上記第１の電位と基準電位との中間電位に設定す
る手段を有する請求項１に記載の半導体不揮発性記憶装
置。 - 【請求項３】 複数のソース線が複数のブロックに分割
され、 読み出し時に、被選択メモリセルの存在するブロック以
外のすべてのブロックのソース線を、上記第１の電位と
基準電位との中間電位に設定する手段を有する請求項２
に記載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27015995A JPH09115292A (ja) | 1995-10-18 | 1995-10-18 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27015995A JPH09115292A (ja) | 1995-10-18 | 1995-10-18 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115292A true JPH09115292A (ja) | 1997-05-02 |
Family
ID=17482367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27015995A Pending JPH09115292A (ja) | 1995-10-18 | 1995-10-18 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09115292A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6418074B1 (en) | 2000-10-05 | 2002-07-09 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having driver circuit which supplies temporary accelerated charge |
| JP2003022679A (ja) * | 2001-07-06 | 2003-01-24 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JP2011253592A (ja) * | 2010-06-02 | 2011-12-15 | Fujitsu Semiconductor Ltd | 半導体記憶装置の製造方法及び半導体記憶装置 |
| JP2016507168A (ja) * | 2013-03-14 | 2016-03-07 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 低漏出、低閾値電圧、分割ゲートフラッシュセル動作 |
-
1995
- 1995-10-18 JP JP27015995A patent/JPH09115292A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6418074B1 (en) | 2000-10-05 | 2002-07-09 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having driver circuit which supplies temporary accelerated charge |
| JP2003022679A (ja) * | 2001-07-06 | 2003-01-24 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JP2011253592A (ja) * | 2010-06-02 | 2011-12-15 | Fujitsu Semiconductor Ltd | 半導体記憶装置の製造方法及び半導体記憶装置 |
| JP2016507168A (ja) * | 2013-03-14 | 2016-03-07 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 低漏出、低閾値電圧、分割ゲートフラッシュセル動作 |
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