JPH046698A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH046698A JPH046698A JP2109603A JP10960390A JPH046698A JP H046698 A JPH046698 A JP H046698A JP 2109603 A JP2109603 A JP 2109603A JP 10960390 A JP10960390 A JP 10960390A JP H046698 A JPH046698 A JP H046698A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims abstract description 70
- 230000005684 electric field Effects 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000001747 exhibiting effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 241000270666 Testudines Species 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電気的にプログラムおよび消去可能な不揮発
性半導体記憶装置に係り、特に消去時に一括して全メモ
リもしくは或るブロックごとに消去を行なうメモリ装置
（以下ｒユａｓｈ Ｅ２ＦＲＯＭ と呼ぶ）に関する
ものである。
性半導体記憶装置に係り、特に消去時に一括して全メモ
リもしくは或るブロックごとに消去を行なうメモリ装置
（以下ｒユａｓｈ Ｅ２ＦＲＯＭ と呼ぶ）に関する
ものである。
第３図に一般的なＦｌｌＬ８ｈ Ｋ２ＰＲＯ＆ｌの構造
を示す断面図で、図中、１はフントロールゲート、３は
７０−ティングゲート、５はドレインであるＮ＋拡散層
、６はソースであるＮ 拡散層、２はコントロールゲー
トと７０−ティングゲート間の酸化膜、４は極めて薄い
酸化、膜（約１００ Ｒ程度）、７はシリコン基板であ
る。
を示す断面図で、図中、１はフントロールゲート、３は
７０−ティングゲート、５はドレインであるＮ＋拡散層
、６はソースであるＮ 拡散層、２はコントロールゲー
トと７０−ティングゲート間の酸化膜、４は極めて薄い
酸化、膜（約１００ Ｒ程度）、７はシリコン基板であ
る。
Ｆ１ａ５ｈ Ｅ ＰＲＯ−はこの７０−ティングゲート
３に電子を注入するか、又はフローティングゲート３か
も電子を放比するかにより情報（４１１、５Ｏ０）を記
憶させる。
３に電子を注入するか、又はフローティングゲート３か
も電子を放比するかにより情報（４１１、５Ｏ０）を記
憶させる。
ｔＯ〃 の書き込み時はドレイン５に７ｖ程度の電圧
を印加し、コントロールゲー１−１に高電圧（通常１２
．５ｖ程度）を印加し、ソース６を接地する。
を印加し、コントロールゲー１−１に高電圧（通常１２
．５ｖ程度）を印加し、ソース６を接地する。
するト、トランジスタのチャネルに電流が生じ、アバラ
ンシェ降伏によりホラエレクトロンが７０−ティングゲ
ート３に注入される。第４図の曲線ａがｓＯケ 書き
込みの状態で、メモリのしきい値は上昇する。消去はド
レイン５、もしくはソース６に高電圧（通常１２．５Ｖ
程度）を印加し、コントロールゲート１を接地して、電
子を７０−ティングゲート３から放田させる。第４図の
曲線すが消去（ゞｌ＃ 書き込み）の状態で、メモリの
しきい値は下降する０ 第５図はメモリセルをアレイ状に配置した場合の接続図
を示す。図中、ｗｂｌ、ｗＬ２ はコントロールゲー
ト、ＢＬｌ、Ｓｂ２はメモリのドレイン（又はビットラ
イン） 、” Ｌ １ ｓ Ｓｂ２ はソースを示す
。
ンシェ降伏によりホラエレクトロンが７０−ティングゲ
ート３に注入される。第４図の曲線ａがｓＯケ 書き
込みの状態で、メモリのしきい値は上昇する。消去はド
レイン５、もしくはソース６に高電圧（通常１２．５Ｖ
程度）を印加し、コントロールゲート１を接地して、電
子を７０−ティングゲート３から放田させる。第４図の
曲線すが消去（ゞｌ＃ 書き込み）の状態で、メモリの
しきい値は下降する０ 第５図はメモリセルをアレイ状に配置した場合の接続図
を示す。図中、ｗｂｌ、ｗＬ２ はコントロールゲー
ト、ＢＬｌ、Ｓｂ２はメモリのドレイン（又はビットラ
イン） 、” Ｌ １ ｓ Ｓｂ２ はソースを示す
。
ここで、亀のメモリセルを読みだす場合は、コントロー
ルゲートＷＬ１を５７にコントロールゲー）Ｗｌ、２を
Ｏｖにして、ビットラインＢＬ１に電流が流れた場合を
１１＃ ビットライン１１Ｌ１に電流が流れない場
合を′０＃ と判定する。しかしながら消去後、１のメ
モリセルと同一ビットライン上に存在するメモリｂがも
しデプレッション化シテいる場合、メモリａを読み出そ
うとすると、メモリ為のデータが何であってもピントラ
インＢ１１には電流が流れてしまう。又、次にメモリ１
に書き込みを行なおうとする場合、メモリａに流れる電
流以外にメモリｂにも電流が流れ、この様なメモリが同
一ビットライン上に多数存在した場合、書き込み時のド
レイン電圧が降下し１１１！込みがｄ来なくなるという
問題点がある。そこで、メモリのしきい値をデプレッシ
ョン化させないために次のような工夫が考えられていた
。消去電圧を印加する前に、まず最初に全メモリセルに
データゞ０＃ を書き込み、メモリのしきい値を高くし
て置く。その後、或る鼠ずつ徐々に消去して行き、その
都度メモリのしきい値を読み田し、最適な消去状態を達
成して行く様にする０たとえば第６図に示すように、消
去を行なっていく上で、全メモリセルが或るｖｔｈ
よりも下がった場合（図中７ ｔｈｍａＸ ）を消去完
了とする場合、又は全メモリセルの１ビツトでも或る７
ｔｈよりも下がった場合（図中ｖｔｈ！ｌ１ｉｎ ）を
消去完了とする場合がある。
ルゲートＷＬ１を５７にコントロールゲー）Ｗｌ、２を
Ｏｖにして、ビットラインＢＬ１に電流が流れた場合を
１１＃ ビットライン１１Ｌ１に電流が流れない場
合を′０＃ と判定する。しかしながら消去後、１のメ
モリセルと同一ビットライン上に存在するメモリｂがも
しデプレッション化シテいる場合、メモリａを読み出そ
うとすると、メモリ為のデータが何であってもピントラ
インＢ１１には電流が流れてしまう。又、次にメモリ１
に書き込みを行なおうとする場合、メモリａに流れる電
流以外にメモリｂにも電流が流れ、この様なメモリが同
一ビットライン上に多数存在した場合、書き込み時のド
レイン電圧が降下し１１１！込みがｄ来なくなるという
問題点がある。そこで、メモリのしきい値をデプレッシ
ョン化させないために次のような工夫が考えられていた
。消去電圧を印加する前に、まず最初に全メモリセルに
データゞ０＃ を書き込み、メモリのしきい値を高くし
て置く。その後、或る鼠ずつ徐々に消去して行き、その
都度メモリのしきい値を読み田し、最適な消去状態を達
成して行く様にする０たとえば第６図に示すように、消
去を行なっていく上で、全メモリセルが或るｖｔｈ
よりも下がった場合（図中７ ｔｈｍａＸ ）を消去完
了とする場合、又は全メモリセルの１ビツトでも或る７
ｔｈよりも下がった場合（図中ｖｔｈ！ｌ１ｉｎ ）を
消去完了とする場合がある。
しかしながら上記の方法では消去時、全メモリセルのし
きい値のばらつきが大きｂ場合、うまく消去されないと
いう問題点がある。例えはＷ ｔｈｍ＆Ｘでチエツクを
行なおうとした場合、ばらつきが大きいと、最も消去さ
れやすいメモリ（図中、曲Ｗｂ）はデプレッション化し
ている場合が考えられる。又、Ｖ ｔｈｍｉｎでチエツ
クを行なおうとした場合、はらつきが大きいと、最も消
去されにくいメモリ（図中、曲線ａ）は依然しきい値が
高く、消去不良となる場合が考えられる。
きい値のばらつきが大きｂ場合、うまく消去されないと
いう問題点がある。例えはＷ ｔｈｍ＆Ｘでチエツクを
行なおうとした場合、ばらつきが大きいと、最も消去さ
れやすいメモリ（図中、曲Ｗｂ）はデプレッション化し
ている場合が考えられる。又、Ｖ ｔｈｍｉｎでチエツ
クを行なおうとした場合、はらつきが大きいと、最も消
去されにくいメモリ（図中、曲線ａ）は依然しきい値が
高く、消去不良となる場合が考えられる。
この発明は上記のような問題点を解消するためになされ
たもので、最も消去されにくいメモリでも消去可能した
不揮発性半導体記憶装置を得ることを目的とする。
たもので、最も消去されにくいメモリでも消去可能した
不揮発性半導体記憶装置を得ることを目的とする。
この発明に係る不揮発性半導体記憶装置は、消去時Ｗ
ｔｈｍａｚ 、 Ｗ ｔｈｍｉｎ を両方チエツクし
、ばらっ′ａが大きい場合、全メモリセルのフントロー
ルゲートに高電圧を印加し、再び消去を行なうようにし
たものである。
ｔｈｍａｚ 、 Ｗ ｔｈｍｉｎ を両方チエツクし
、ばらっ′ａが大きい場合、全メモリセルのフントロー
ルゲートに高電圧を印加し、再び消去を行なうようにし
たものである。
この発明における半導体記憶装置は、メモリセルの消去
特性にばらつきがあっても消去時のメモリセルのしきい
値のばらつきは小さく抑えることが出来る。
特性にばらつきがあっても消去時のメモリセルのしきい
値のばらつきは小さく抑えることが出来る。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例の不揮発性半導体記憶装置の消
去方法を示すフローチャート、第２図は第１図に示した
７０−チャートに従って消去を行なった場合のメモリセ
ルの消去特性を示す。
図はこの発明の一実施例の不揮発性半導体記憶装置の消
去方法を示すフローチャート、第２図は第１図に示した
７０−チャートに従って消去を行なった場合のメモリセ
ルの消去特性を示す。
メモリセルにはその製造過程で様々なばらつきを生じる
が、そのなかの１つに消去特性のばらつきが考えられる
。例えは第２図（縦軸にメモリの しきい値、横軸に消
去時間）に示すように、消去前のしきい値がたとえ同じ
であっても、消去時間に対するしきい値のシフト撤には
違いが生じる（曲線１．ｂ）。そこで、メモリセルアレ
イ内の消去特性のはらつきをこの２つ（曲線ａ＋ｂ）で
代表させる。即ち曲線ａは最も消去されにくいメモリ、
曲線すは最も消去され易いメモリを表わす。さて本発明
の実施例を第１図及び第２図を対比させながら説明する
。ここでは消去後の全メモリセルのしきい値を第２図に
示すＴｌ ｔｈｍａｘ 、 Ｖ ｔｈｍｉｎ 内におさ
める事を目標とする。第１図に示すように、先ず消去を
行なう前に従来と同じように全メモリセルに１０′書き
込みを行い、メモリのしきい値を高くして置く。そして
ソース、またはドレインに高電圧を印加し、トンネルに
よりメモリ化〜の７０−ティングゲートから電子を放出
させる。徐々にメモリセルのしきい値が降下して行くが
、上述の様にメモリセルアレイ内にはばらつきが生じる
。先ず、全てのメモリ化μが”Ｉ ｔｋｍａｚまで降下
したかどうかをチエツクする０即ち曲Ｉｌ＆がｖｔｈｗ
ａｘよシ降下した時点（Ｔ２）まで消去を行なう。
が、そのなかの１つに消去特性のばらつきが考えられる
。例えは第２図（縦軸にメモリの しきい値、横軸に消
去時間）に示すように、消去前のしきい値がたとえ同じ
であっても、消去時間に対するしきい値のシフト撤には
違いが生じる（曲線１．ｂ）。そこで、メモリセルアレ
イ内の消去特性のはらつきをこの２つ（曲線ａ＋ｂ）で
代表させる。即ち曲線ａは最も消去されにくいメモリ、
曲線すは最も消去され易いメモリを表わす。さて本発明
の実施例を第１図及び第２図を対比させながら説明する
。ここでは消去後の全メモリセルのしきい値を第２図に
示すＴｌ ｔｈｍａｘ 、 Ｖ ｔｈｍｉｎ 内におさ
める事を目標とする。第１図に示すように、先ず消去を
行なう前に従来と同じように全メモリセルに１０′書き
込みを行い、メモリのしきい値を高くして置く。そして
ソース、またはドレインに高電圧を印加し、トンネルに
よりメモリ化〜の７０−ティングゲートから電子を放出
させる。徐々にメモリセルのしきい値が降下して行くが
、上述の様にメモリセルアレイ内にはばらつきが生じる
。先ず、全てのメモリ化μが”Ｉ ｔｋｍａｚまで降下
したかどうかをチエツクする０即ち曲Ｉｌ＆がｖｔｈｗ
ａｘよシ降下した時点（Ｔ２）まで消去を行なう。
その後今度はＴｌ ｔｈｍｌｎをチエツクする。もし、
この時点で７ ｔｈｍｉｎよシ降下したメモリが存在し
なかった場合（ｊｏｌｔち曲線すがＶ ｔｈｍｉｎよシ
高い場合）この時点で消去を完了する。ところがもしＴ
２で曲線すがＷ ｔｈｍｉｚ＋よシ降下していた場合、
全メモリ七〜のコントロールゲートに高電圧を加え基板
フと７０−ティングゲート１間に高電界を加え、トンネ
ルによりメモリ化〜のしきい値をある高さまで（例えば
曲線すがＶ ｔｈｍａｘを越えるまで：Ｔ３）引き上げ
る。もともと曲線１の消去特性を示すメモリは消去され
難く（トンネル効率が悪く）、また７０−ティングゲー
ト３に蓄積された電子も曲線すのメモリに比べると多い
ために基板７とフローティングゲート３間に加わる電界
が小さく、しきい値のシフト量は小さい。それとは逆に
曲線すの消去特性を示すメモリは消去され易く（トンネ
ル効率がよく）、また７０−ティングゲート３に蓄積さ
れた電子も曲線ａのメモリに比べると少ないために基板
マと７０−ティングゲート３間に加わる電界が大きく、
シきい値のシフト量が大きい。よって第２図に示すよう
に、Ｉ３では曲線１の特性を示すメモリと曲線すを示す
メモリとのしきい値の差がＴＩ （曲線すのセルが最
初にＶ ｔｈｍ＆Ｘを下まわる時点）に比べ小さくなる
０そうして再びソースまたはドレインに高電圧を加えメ
モリを消去する。この時点（Ｉ３）からの消去動作は、
曲ｉ１ｍの特性を示すメモリと曲１１１！ｂを示すメモ
リとのしきい値の差がＴ１に比べ小さいために消去後の
しきい値のばらつきが小さく抑えられる。そして曲線ａ
の特性を示すメモリのしきい値がＶｔｈｍａｘ を降下
した時点（Ｔ４）でＴｌ ｔｈｍｉｎをチエツクし、も
し曲ｍｂがＷ ｔｈｍｌ！１よシ高ければ消去を完了し
、もしｖｂｈｍｉｍより降下していれば再びコントロー
ルゲートに高電圧を加え上述の様な動作を繰り返す。そ
して最終的には全メモリ七〜がＶｔｈｍａＸとＹ ｔｈ
ｍｉｎの間に入るまで繰り返す。
この時点で７ ｔｈｍｉｎよシ降下したメモリが存在し
なかった場合（ｊｏｌｔち曲線すがＶ ｔｈｍｉｎよシ
高い場合）この時点で消去を完了する。ところがもしＴ
２で曲線すがＷ ｔｈｍｉｚ＋よシ降下していた場合、
全メモリ七〜のコントロールゲートに高電圧を加え基板
フと７０−ティングゲート１間に高電界を加え、トンネ
ルによりメモリ化〜のしきい値をある高さまで（例えば
曲線すがＶ ｔｈｍａｘを越えるまで：Ｔ３）引き上げ
る。もともと曲線１の消去特性を示すメモリは消去され
難く（トンネル効率が悪く）、また７０−ティングゲー
ト３に蓄積された電子も曲線すのメモリに比べると多い
ために基板７とフローティングゲート３間に加わる電界
が小さく、しきい値のシフト量は小さい。それとは逆に
曲線すの消去特性を示すメモリは消去され易く（トンネ
ル効率がよく）、また７０−ティングゲート３に蓄積さ
れた電子も曲線ａのメモリに比べると少ないために基板
マと７０−ティングゲート３間に加わる電界が大きく、
シきい値のシフト量が大きい。よって第２図に示すよう
に、Ｉ３では曲線１の特性を示すメモリと曲線すを示す
メモリとのしきい値の差がＴＩ （曲線すのセルが最
初にＶ ｔｈｍ＆Ｘを下まわる時点）に比べ小さくなる
０そうして再びソースまたはドレインに高電圧を加えメ
モリを消去する。この時点（Ｉ３）からの消去動作は、
曲ｉ１ｍの特性を示すメモリと曲１１１！ｂを示すメモ
リとのしきい値の差がＴ１に比べ小さいために消去後の
しきい値のばらつきが小さく抑えられる。そして曲線ａ
の特性を示すメモリのしきい値がＶｔｈｍａｘ を降下
した時点（Ｔ４）でＴｌ ｔｈｍｉｎをチエツクし、も
し曲ｍｂがＷ ｔｈｍｌ！１よシ高ければ消去を完了し
、もしｖｂｈｍｉｍより降下していれば再びコントロー
ルゲートに高電圧を加え上述の様な動作を繰り返す。そ
して最終的には全メモリ七〜がＶｔｈｍａＸとＹ ｔｈ
ｍｉｎの間に入るまで繰り返す。
以上のようにこの発明によれば、製造過程中に生じるメ
モリの消去特性のばらつきが大きくても、消去時のメモ
リのしきい値のばらつきを小さく抑えることができ、安
定した歩留まりを得ることが出来る。
モリの消去特性のばらつきが大きくても、消去時のメモ
リのしきい値のばらつきを小さく抑えることができ、安
定した歩留まりを得ることが出来る。
第１図はこの発明の一実施例によるｌＦ１ａ５ｈ ｌＣ
２ＦＲＯＭの消去方法を示すフローチャート、第２図は
この発明の一実施例にもとすく消去動作の特性を表わす
グラフ、第３図は一般的なＦ１ａ５ｈ Ｉ２ＰＲＯＭの
メモリ化μの断面図、第４図はＦ１ａ５ｈ Ｉ２ＰＲＯ
Ｍの書き込み、消去特性を表わすグラフ、第５図はＩＦ
ｌａｇｈ Ｋ ＰＲＯ−のメモリアレイ構成を示す接続
図、第６図は従来の消去動作の特性を表わすグラフであ
る。 なお、図中、同一符号は同一 または相当部分を示す。
２ＦＲＯＭの消去方法を示すフローチャート、第２図は
この発明の一実施例にもとすく消去動作の特性を表わす
グラフ、第３図は一般的なＦ１ａ５ｈ Ｉ２ＰＲＯＭの
メモリ化μの断面図、第４図はＦ１ａ５ｈ Ｉ２ＰＲＯ
Ｍの書き込み、消去特性を表わすグラフ、第５図はＩＦ
ｌａｇｈ Ｋ ＰＲＯ−のメモリアレイ構成を示す接続
図、第６図は従来の消去動作の特性を表わすグラフであ
る。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- 複数のメモリセルを有し、かつ前記メモリセルをバイト
単位で選択的、電気的にプログラム可能で、かつ前記メ
モリセル全体を一括して電気的に消去可能であり、前記
メモリセルはフローティングゲートを含む２層ゲート構
造である不揮発性半導体記憶装置に於いて、消去終了の
判定を或る異なる２つのしきい値の間で行ない消去電圧
印加後、書き込み電圧を印加し、再び消去電圧を印加す
ることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109603A JPH046698A (ja) | 1990-04-24 | 1990-04-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109603A JPH046698A (ja) | 1990-04-24 | 1990-04-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046698A true JPH046698A (ja) | 1992-01-10 |
Family
ID=14514470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2109603A Pending JPH046698A (ja) | 1990-04-24 | 1990-04-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046698A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0572240A2 (en) * | 1992-05-28 | 1993-12-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US5274599A (en) * | 1992-04-22 | 1993-12-28 | Fujitsu Limited | Flash-type nonvolatile semiconductor memory having precise erasing levels |
| EP0597722A2 (en) * | 1992-11-13 | 1994-05-18 | Nec Corporation | Method of erasing data on non-volatile semi-conductor memory |
| JPH087584A (ja) * | 1994-06-27 | 1996-01-12 | Nec Kyushu Ltd | 不揮発性メモリ及びその消去方法 |
| JPH09102199A (ja) * | 1995-05-02 | 1997-04-15 | Advanced Micro Devicds Inc | 不揮発性メモリアレイを読むための方法 |
| US5677868A (en) * | 1994-05-19 | 1997-10-14 | Hitachi, Ltd. | Batch erasable nonvolatile memory device and erasing method |
| US6515908B2 (en) | 2000-11-16 | 2003-02-04 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same |
-
1990
- 1990-04-24 JP JP2109603A patent/JPH046698A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0597722A3 (en) * | 1992-11-13 | 1995-05-24 | Nippon Electric Co | Method for erasing data in a non-volatile semiconductor memory. |
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| US5898621A (en) * | 1994-05-19 | 1999-04-27 | Hitachi, Ltd. | Batch erasable single chip nonvolatile memory device and erasing method therefor |
| JPH087584A (ja) * | 1994-06-27 | 1996-01-12 | Nec Kyushu Ltd | 不揮発性メモリ及びその消去方法 |
| JPH09102199A (ja) * | 1995-05-02 | 1997-04-15 | Advanced Micro Devicds Inc | 不揮発性メモリアレイを読むための方法 |
| US6515908B2 (en) | 2000-11-16 | 2003-02-04 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same |
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