JPH046698A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH046698A
JPH046698A JP2109603A JP10960390A JPH046698A JP H046698 A JPH046698 A JP H046698A JP 2109603 A JP2109603 A JP 2109603A JP 10960390 A JP10960390 A JP 10960390A JP H046698 A JPH046698 A JP H046698A
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JP
Japan
Prior art keywords
memory
erasing
curve
time
memory cells
Prior art date
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Pending
Application number
JP2109603A
Other languages
English (en)
Inventor
Shinichi Kobayashi
真一 小林
Takeshi Nakayama
武志 中山
Masanori Hayashigoe
正紀 林越
Yoshikazu Miyawaki
宮脇 好和
Yasushi Terada
寺田 康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH046698A publication Critical patent/JPH046698A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電気的にプログラムおよび消去可能な不揮発
性半導体記憶装置に係り、特に消去時に一括して全メモ
リもしくは或るブロックごとに消去を行なうメモリ装置
(以下rユash E2FROM  と呼ぶ)に関する
ものである。
〔従来の技術〕
第3図に一般的なFllL8h K2PRO&lの構造
を示す断面図で、図中、1はフントロールゲート、3は
70−ティングゲート、5はドレインであるN+拡散層
、6はソースであるN 拡散層、2はコントロールゲー
トと70−ティングゲート間の酸化膜、4は極めて薄い
酸化、膜(約100 R程度)、7はシリコン基板であ
る。
F1a5h E PRO−はこの70−ティングゲート
3に電子を注入するか、又はフローティングゲート3か
も電子を放比するかにより情報(411、5O0)を記
憶させる。
tO〃  の書き込み時はドレイン5に7v程度の電圧
を印加し、コントロールゲー1−1に高電圧(通常12
.5v程度)を印加し、ソース6を接地する。
するト、トランジスタのチャネルに電流が生じ、アバラ
ンシェ降伏によりホラエレクトロンが70−ティングゲ
ート3に注入される。第4図の曲線aがsOケ  書き
込みの状態で、メモリのしきい値は上昇する。消去はド
レイン5、もしくはソース6に高電圧(通常12.5V
程度)を印加し、コントロールゲート1を接地して、電
子を70−ティングゲート3から放田させる。第4図の
曲線すが消去(ゞl# 書き込み)の状態で、メモリの
しきい値は下降する0 第5図はメモリセルをアレイ状に配置した場合の接続図
を示す。図中、wbl、wL2  はコントロールゲー
ト、BLl、Sb2はメモリのドレイン(又はビットラ
イン) 、” L 1 s Sb2  はソースを示す
ここで、亀のメモリセルを読みだす場合は、コントロー
ルゲートWL1を57にコントロールゲー)Wl、2を
Ovにして、ビットラインBL1に電流が流れた場合を
11#   ビットライン11L1に電流が流れない場
合を′0# と判定する。しかしながら消去後、1のメ
モリセルと同一ビットライン上に存在するメモリbがも
しデプレッション化シテいる場合、メモリaを読み出そ
うとすると、メモリ為のデータが何であってもピントラ
インB11には電流が流れてしまう。又、次にメモリ1
に書き込みを行なおうとする場合、メモリaに流れる電
流以外にメモリbにも電流が流れ、この様なメモリが同
一ビットライン上に多数存在した場合、書き込み時のド
レイン電圧が降下し111!込みがd来なくなるという
問題点がある。そこで、メモリのしきい値をデプレッシ
ョン化させないために次のような工夫が考えられていた
。消去電圧を印加する前に、まず最初に全メモリセルに
データゞ0# を書き込み、メモリのしきい値を高くし
て置く。その後、或る鼠ずつ徐々に消去して行き、その
都度メモリのしきい値を読み田し、最適な消去状態を達
成して行く様にする0たとえば第6図に示すように、消
去を行なっていく上で、全メモリセルが或るvth  
よりも下がった場合(図中7 thmaX )を消去完
了とする場合、又は全メモリセルの1ビツトでも或る7
thよりも下がった場合(図中vth!l1in )を
消去完了とする場合がある。
〔発明が解決しようとする課題〕
しかしながら上記の方法では消去時、全メモリセルのし
きい値のばらつきが大きb場合、うまく消去されないと
いう問題点がある。例えはW thm&Xでチエツクを
行なおうとした場合、ばらつきが大きいと、最も消去さ
れやすいメモリ(図中、曲Wb)はデプレッション化し
ている場合が考えられる。又、V thminでチエツ
クを行なおうとした場合、はらつきが大きいと、最も消
去されにくいメモリ(図中、曲線a)は依然しきい値が
高く、消去不良となる場合が考えられる。
この発明は上記のような問題点を解消するためになされ
たもので、最も消去されにくいメモリでも消去可能した
不揮発性半導体記憶装置を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る不揮発性半導体記憶装置は、消去時W 
thmaz 、 W thmin  を両方チエツクし
、ばらっ′aが大きい場合、全メモリセルのフントロー
ルゲートに高電圧を印加し、再び消去を行なうようにし
たものである。
〔作用〕
この発明における半導体記憶装置は、メモリセルの消去
特性にばらつきがあっても消去時のメモリセルのしきい
値のばらつきは小さく抑えることが出来る。
〔実施例〕
以下、この発明の一実施例を図について説明する。第1
図はこの発明の一実施例の不揮発性半導体記憶装置の消
去方法を示すフローチャート、第2図は第1図に示した
70−チャートに従って消去を行なった場合のメモリセ
ルの消去特性を示す。
メモリセルにはその製造過程で様々なばらつきを生じる
が、そのなかの1つに消去特性のばらつきが考えられる
。例えは第2図(縦軸にメモリの しきい値、横軸に消
去時間)に示すように、消去前のしきい値がたとえ同じ
であっても、消去時間に対するしきい値のシフト撤には
違いが生じる(曲線1.b)。そこで、メモリセルアレ
イ内の消去特性のはらつきをこの2つ(曲線a+b)で
代表させる。即ち曲線aは最も消去されにくいメモリ、
曲線すは最も消去され易いメモリを表わす。さて本発明
の実施例を第1図及び第2図を対比させながら説明する
。ここでは消去後の全メモリセルのしきい値を第2図に
示すTl thmax 、 V thmin 内におさ
める事を目標とする。第1図に示すように、先ず消去を
行なう前に従来と同じように全メモリセルに10′書き
込みを行い、メモリのしきい値を高くして置く。そして
ソース、またはドレインに高電圧を印加し、トンネルに
よりメモリ化〜の70−ティングゲートから電子を放出
させる。徐々にメモリセルのしきい値が降下して行くが
、上述の様にメモリセルアレイ内にはばらつきが生じる
。先ず、全てのメモリ化μが”I tkmazまで降下
したかどうかをチエツクする0即ち曲Il&がvthw
axよシ降下した時点(T2)まで消去を行なう。
その後今度はTl thmlnをチエツクする。もし、
この時点で7 thminよシ降下したメモリが存在し
なかった場合(joltち曲線すがV thminよシ
高い場合)この時点で消去を完了する。ところがもしT
2で曲線すがW thmiz+よシ降下していた場合、
全メモリ七〜のコントロールゲートに高電圧を加え基板
フと70−ティングゲート1間に高電界を加え、トンネ
ルによりメモリ化〜のしきい値をある高さまで(例えば
曲線すがV thmaxを越えるまで:T3)引き上げ
る。もともと曲線1の消去特性を示すメモリは消去され
難く(トンネル効率が悪く)、また70−ティングゲー
ト3に蓄積された電子も曲線すのメモリに比べると多い
ために基板7とフローティングゲート3間に加わる電界
が小さく、しきい値のシフト量は小さい。それとは逆に
曲線すの消去特性を示すメモリは消去され易く(トンネ
ル効率がよく)、また70−ティングゲート3に蓄積さ
れた電子も曲線aのメモリに比べると少ないために基板
マと70−ティングゲート3間に加わる電界が大きく、
シきい値のシフト量が大きい。よって第2図に示すよう
に、I3では曲線1の特性を示すメモリと曲線すを示す
メモリとのしきい値の差がTI  (曲線すのセルが最
初にV thm&Xを下まわる時点)に比べ小さくなる
0そうして再びソースまたはドレインに高電圧を加えメ
モリを消去する。この時点(I3)からの消去動作は、
曲i1mの特性を示すメモリと曲111!bを示すメモ
リとのしきい値の差がT1に比べ小さいために消去後の
しきい値のばらつきが小さく抑えられる。そして曲線a
の特性を示すメモリのしきい値がVthmax を降下
した時点(T4)でTl thminをチエツクし、も
し曲mbがW thml!1よシ高ければ消去を完了し
、もしvbhmimより降下していれば再びコントロー
ルゲートに高電圧を加え上述の様な動作を繰り返す。そ
して最終的には全メモリ七〜がVthmaXとY th
minの間に入るまで繰り返す。
〔発明の効果〕
以上のようにこの発明によれば、製造過程中に生じるメ
モリの消去特性のばらつきが大きくても、消去時のメモ
リのしきい値のばらつきを小さく抑えることができ、安
定した歩留まりを得ることが出来る。
【図面の簡単な説明】
第1図はこの発明の一実施例によるlF1a5h lC
2FROMの消去方法を示すフローチャート、第2図は
この発明の一実施例にもとすく消去動作の特性を表わす
グラフ、第3図は一般的なF1a5h I2PROMの
メモリ化μの断面図、第4図はF1a5h I2PRO
Mの書き込み、消去特性を表わすグラフ、第5図はIF
lagh K PRO−のメモリアレイ構成を示す接続
図、第6図は従来の消去動作の特性を表わすグラフであ
る。 なお、図中、同一符号は同一 または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 複数のメモリセルを有し、かつ前記メモリセルをバイト
    単位で選択的、電気的にプログラム可能で、かつ前記メ
    モリセル全体を一括して電気的に消去可能であり、前記
    メモリセルはフローティングゲートを含む2層ゲート構
    造である不揮発性半導体記憶装置に於いて、消去終了の
    判定を或る異なる2つのしきい値の間で行ない消去電圧
    印加後、書き込み電圧を印加し、再び消去電圧を印加す
    ることを特徴とする不揮発性半導体記憶装置。
JP2109603A 1990-04-24 1990-04-24 不揮発性半導体記憶装置 Pending JPH046698A (ja)

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