JPH09102199A - 不揮発性メモリアレイを読むための方法 - Google Patents

Abstract

(57)【要約】 【課題】 改良された読出サイクル動作に従って読まれ
る、単一トランジスタのメモリセルのアレイを有する不
揮発性メモリ素子が提供される。 【解決手段】 単一のビット線１６を介して他のセルに
相互に接続される選択されたセル１２はそれのプログラ
ムされたまたはされない状態を識別するのに必要な活性
化を保証される。選択されたセルに接続される非選択状
態セルはそれらに関連するワード線２０に負の電圧を印
加することによって非活性を有利に保証される。この負
の電圧は単一トランジスタのＭＯＳデバイスに関連する
しきい値電圧よりも小さい。非選択状態セルはしたがっ
て非活性に保持されて、アレイのプログラムされた状態
にもっぱら依存する単一の活性または非活性の選択され
たセルを与える。非選択状態セルにかけられる負の電圧
は、デプレッション形動作に常時関連づけられる過消去
されたセルの漏れを最小限にする。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】１．発明の分野 この発明は集積回路に関するものであり、より特定的に
は、過消去されたメモリセルを有する不揮発性メモリア
レイを読むための改良された方法に関するものである。２．関連技術の説明 リードオンリメモリ（ＲＯＭ）またはプログラマブルリ
ードオンリメモリ（ＰＲＯＭ）と呼ばれることの多い、
多くのタイプの不揮発性メモリがある。不揮発性メモリ
はバイポーラ技術またはＭＯＳ技術のいずれでも形成可
能である。大抵のＭＯＳ ＰＲＯＭは、現在利用可能な
３つの技術（つまり、ＥＰＲＯＭ、ＥＥＰＲＯＭ、また
はフラッシュＥＰＲＯＭ）の１つに基づいている。不揮
発性ＭＯＳ ＥＰＲＯＭは数多くの類似の方法で動作す
るよう設計され、（ｉ）フローティングゲートトンネル
酸化物、（ｉｉ）テクスチャードポリ、（ｉｉｉ）金属
窒化物酸化物シリコン（ＮＭＯＳ）、および（ｉｖ）Ｅ
ＰＲＯＭトンネル酸化物（ＥＴＯＸ）等の数多くの周知
の技術を用いて達成され得る。選ばれた形式に関係な
く、プログラム機能および消去機能を実行するために積
層ポリシリコン導体が用いられることが一般に認識され
ている。種々の不揮発性ＰＲＯＭ技術の比較が、エス・
ライ（S. Lai）らによる「今日の優勢なＥ² 技術におけ
る比較および傾向（“Comparison and Trend in Today'
s Dominant E² Technologies”）」、インターナショナ
ル・エレクトロン・デバイシズ・ミーティング・テック
・ダイジェスト（Int'l Electron Devices Meeting Tec
h. Digest ）、（１９８６）５８０頁〜５８３頁への参
照文献に記載されている（ここに引用により援用す
る）。

【０００２】従来のＭＯＳ ＰＲＯＭメモリアレイは、
一般には、アレイ内の各セルに対して単一のトランジス
タを用いる。このトランジスタは、ｎ^- 形ソースおよび
ドレイン領域を中に有するｐ^- 形基板から構成される。
フラッシュＥＰＲＯＭ素子では、ソースは一般に二重拡
散される。したがって、二重拡散されるソース領域は、
先にｎ^- 形ドーパントが置かれた同じソース領域にｎ⁺
形ドーパントを受けるように定義される。ソース領域と
ドレイン領域との間にはチャネル領域があり、その上に
トンネル酸化物が形成される。トンネル酸化物の上には
フローティングポリシリコンゲートが置かれ、フローテ
ィングポリシリコンゲートの上には制御ポリシリコンゲ
ートが絶縁性を伴って隔てて置かれる。制御ポリシリコ
ンゲート（制御ゲート）は、ＭＯＳ ＰＲＯＭメモリア
レイ内のそれぞれのワード線に接続される。ドレイン領
域は、ＭＯＳ ＰＲＯＭアレイ内のそれぞれのビット線
に接続される。

【０００３】フラッシュＥＰＲＯＭセルを例として用い
ると、ＭＯＳ ＰＲＯＭセルは、典型的には、制御ゲー
トに相対的に高い電圧を印加し、ドレインに適度に高い
電圧を印加することによってプログラムされる。ホット
エレクトロンは、したがって、制御ゲートとドレインと
の間に生じる電界の結果として注入される。ホットエレ
クトロンはフローティングゲート上に注入されて、フロ
ーティングゲートが誘電体に囲まれるということから、
フローティングゲートに捉えられる。したがって、プロ
グラム動作は、フローティングゲートに正味の負の電荷
を置くよう機能する。プログラムされた電荷をフローテ
ィングゲート上に有するセルからの任意の読出は、プロ
グラムされないセルと比較して、制御ゲート上により高
い読出電圧を必要とする。プログラムされたセルの制御
ゲートに、より高い電圧をかけることは、単一トランジ
スタのＭＯＳ ＰＲＯＭセルを活性化させる（または
「ターンオンさせる」）ために必要である。さらに述べ
るならば、プログラムされたＭＯＳ ＰＲＯＭセルは、
プログラムされないセルのそれと比較して、制御ゲート
（またはワード線）に、より高いターンオン電圧を必要
とする。

【０００４】再びフラッシュＥＥＰＲＯＭセルを例とす
ると、プログラムされた不揮発性ＭＯＳ ＰＲＯＭセル
は、フローティングゲートから電荷を抽出することによ
って消去される。消去は、電子トンネルおよび／または
ホットホール注入によって達成される。典型的には、セ
ルのソースに高電圧が印加され、ゲートは接地される。
ドレインは通常はフローティング状態にあり、前のプロ
グラミングサイクルでフローティングゲート上に捉えら
れた電子は、フローティングゲートから、トンネル酸化
物を通って、正に帯電したソースに引込まれる（つま
り、「トンネルする」）。

【０００５】単一トランジスタのＭＯＳ ＰＲＯＭセル
をプログラムおよび消去するための方法が、米国特許第
４，９５８，３２１号を参照して記載される（ここに引
用により援用する）。特許第’３２１号には、フラッシ
ュＥＰＲＯＭセルのプログラムおよび消去の説明が記載
されている。しかしながら、ＥＥＰＲＯＭまたはＵＶ消
去されるＥＰＲＯＭのプログラムおよび消去は実質的に
同じ態様で実行されまたは実行され得ることが理解され
る。つまり、プログラムはフローティングゲート上への
電荷の注入によって達成され、消去はフローティングゲ
ートからのそれらプログラムされた電子の電子トンネル
および／またはホットホール注入によって達成される。
米国特許第５，０７７，６９１号には、フラッシュＥＥ
ＰＲＯＭ消去動作に関連する数多くの欠点が記載されて
いる。特許第’６９１号には、複数電源要求および消去
動作中におけるソースの逆電圧破壊の問題が述べられて
いる。二重拡散されるソース領域は、典型的には、セル
消去中にソースにおいて必要とされる高い正の電圧によ
って引き起こされる逆電圧破壊に対する保護のために用
いられる。特許第’６９１号には、消去動作中に制御ゲ
ートに大きな負の電圧を印加しかつソースに適度な正の
電圧を印加することの利点が教示されている。ソースに
おける適度な正の電圧は、ソースが正に大きくバイアス
された場合に必要とされる二重拡散ソースの必要性を避
けるために用いられる。

【０００６】特許第’６９１号は、制御ゲート上に負の
電圧を用いることによる、消去動作における改良を教示
しているが、読出動作における改良は示してはいない。
つまり、ファウラー−ノルドハイムトンネルの条件下で
セルが繰返し消去された後、それは最終的にはいくらか
正の電位を得るかもしれない。したがって、何回もの消
去サイクルにかけて、フローティングゲートは「ビット
過消去」としばしば呼ばれる状態をとるだろう。ビット
過消去についての記載は米国特許第５，３３５，１９８
号を参照して述べられる（ここに引用により援用す
る）。

【０００７】ビット過消去は一般に読出動作中に問題を
引き起こす。過消去の問題を理解することは、読出動作
を理解することから始まる。つまり、読出動作は読まれ
るべき制御ゲート上に「ターンオン」しきい値を超える
正の電圧を用いる一方で、読まれるべきでない、相互接
続されるビット線に関連する他のすべての制御ゲートは
しきい値量よりも小さい電圧を受取る。読まれるべきセ
ルはしたがってソース領域で接地電位を用い、制御ゲー
トは正の電位、たとえば＋５．０ボルトに保持される。
ドレイン領域は、一般に、より低い正の電位、たとえば
＋１．０ボルト〜＋４．０ボルトの間に維持される。こ
れらの条件下では、プログラムされていないセルはプロ
グラムされたセルのそれよりも大きい量の電流を導通す
る。したがって、アレイの、プログラムされた状態は、
この選択的読出動作を用いて読出され得る。過消去され
た状態では、消去されたセル（「非プログラム状態」の
セル）はそのフローティングゲート上に正味の正の電圧
を取り入れる。この正の電圧は負のしきい値電圧として
現われる。応じて、過消去されたセルは本質的にデプレ
ッション形トランジスタとして機能する。

【０００８】対象のセルのみが読まれ、他のすべての相
互接続されるセルは読まれないことは重要である。応じ
て、対象のセルのプログラムされた／プログラムされな
い状態のみが読出サイクルにおいて読まれる必要があ
る。非選択状態のセルまたは対象でないセルの動作不能
を確実にするために、それらのセルは制御ゲート上に
０．０ボルトを与えられる。残念なことに、非選択状態
のセルがデプレッション形トランジスタである場合には
（つまり、過消去状態によりもたらされる負のしきい値
電圧を有する場合には）、過消去されたセルは意図され
ずして活性状態となり、それぞれのコラムビット線内に
漏れを引き起こす。応じて、過消去されたメモリセル
は、メモリアレイの、ある列全体を不能化する。ここに
用いられるように、「耐久性」という語は、操作性が保
持されている状態でメモリセルが再プログラムされ消去
され得る回数を示す。過消去された状態がセルの偶発的
ターンオンおよびコラムビット線上における不正確な読
出を引き起こす場合、対応するセルの耐久性は減少す
る。ゆえに、メモリアレイに複雑なビット訂正構造を加
える必要なく、過消去されたセルの偶発的ターンオンを
確実に被らないようにすることによって、メモリセルの
耐久性を最大限にすることが重要である。従来の不揮発
性メモリは、過消去されたセルを感知して、その結果、
過消去されたメモリセルを正規状態にプログラムし戻す
よう機能する、ビット訂正回路を用いる。感知動作およ
び再プログラム動作はメモリアレイに過度な複雑性を加
え、それによって、メモリ記憶密度を減少させる。

【０００９】

【発明の概要】上に述べられる問題は、この発明の、改
良された読出動作によって大部分解決される。つまり、
この読出動作は、セルのビット線コラム内における非選
択状態セルの非活性を確実にする。したがって、読出動
作に関連するビット線コラム漏れが最小限である状態
で、対象のセルのみが読まれる。

【００１０】メモリセル読出は、それぞれの過消去され
たセルのターンオンしきい値よりも小さいことが保証さ
れる電圧を非選択状態の制御ゲートに用いて実行され
る。印加される電圧は、好ましくは、大きさが過消去セ
ルまたはデプレッション形トランジスタとして振る舞う
セルのターンオン電圧よりも負であるような負の電圧で
ある。応じて、すべての非選択状態のセルは読出サイク
ル中にそれらのそれぞれの制御ゲート上に負の電圧を受
け、対象のセルはプログラムされないしきい値電圧より
も大きくかつプログラムされたしきい値電圧よりも小さ
い正の電圧を受取る。たとえば、制御ゲートは、それぞ
れのワード線で、プログラムされない単一トランジスタ
のセル（約＋１．５ボルトでプログラムされる）を活性
化または「ターンオン」し得るが、プログラムされたト
ランジスタ（つまり、＋６．０ボルトでプログラムされ
るトランジスタ）はターンオンしない、＋５．０ボルト
の供給を受取り得る。したがって、すべての非選択状態
セル上の負の制御ゲート電圧は、それらのセルが、それ
らの以前の消去の数にかかわらず、ゲート動作中に非活
性化またはターンオフされることを保証する。

【００１１】非選択状態の制御ゲートセルにかけられ得
る負の電圧は、アレイへの電力、つまりアレイ内の各ト
ランジスタの制御ゲートとソースとドレインとへの電力
を与えるのに用いられる電源から得られる、という有利
な点がある。したがって、付加的な電源は必要はなく、
さらに重要なことには、従来の感知回路および再プログ
ラミング回路に関連する付加的な回路が削除される。し
たがって、この改良された読出方法は、不揮発性ＭＯＳ
ＰＲＯＭメモリアレイの耐久性を高め、速度改善のた
めの意図的な過消去を許容するよう構想される。一部の
例においては、メモリアレイは故意に僅かながら過消去
される。過消去は「ターンオン」電圧の低下を可能に
し、したがって飽和電流を大きくし、結果としてもたら
されるメモリ素子のアクセス時間を改善する。過消去を
許容することはゆえに多くの例において有利であろう。
したがって、より多くの回数の消去動作が、セルの読出
動作に悪影響を及ぼすことなく、セル上において実行さ
れ得る。さらに、この読出動作は複雑な回路を除去し、
したがって、単一のモノリシック基板上に置かれる記憶
素子のより周密なアレイ内での利用を許容する。

【００１２】広く言うと、この発明は、不揮発性メモリ
アレイを読むための方法の提供を目的とする。この方法
は、複数の単一トランジスタのメモリセルを有する不揮
発性メモリアレイを設けるステップを含む。各メモリセ
ルはワード線およびビット線を、または仮想接地不揮発
性メモリ素子の場合には複数のビット線を含む。不揮発
性メモリ素子はゆえに仮想接地メモリ素子または非仮想
接地メモリ素子のいずれをも含むように定義される。読
まれるべき活性メモリセル（つまり対象のメモリセル）
のワード線に正の電圧が印加される。読まれない非活性
メモリセル（つまり対象でないメモリセル）のワード線
には負の電圧が印加される。ここで定義されるように、
対象のメモリセルは読出のために選択されるセルであ
り、対象でないセルは読まれるべきセルのビット線に接
続されるが対象とはなっていないセルであり、そのため
に非活性またはターンオフのままでなければならない。

【００１３】この発明は、不揮発性メモリアレイの読出
サイクル中におけるビット線漏れを最小限にするための
方法を提供することをさらに目的とする。この方法は、
単一トランジスタのプログラマブルリードオンリメモリ
セルのアレイを設けるステップを含む。各単一トランジ
スタのセルは、ワード線に結合される制御ゲートと、ビ
ット線に結合されるドレインとを含む。それぞれの単一
トランジスタのセルに関連づけられる連続するドレイン
はビット線導体に接続される。ビット線で接続される連
続する単一トランジスタのセルに関連づけられるそれぞ
れの制御ゲートは、それぞれのワード線導体に接続され
る。ビット線で接続される連続する単一トランジスタの
セルの１つに、ターンオンしきい値を超える電圧が印加
される。その他の、ビット線で接続される連続する単一
トランジスタセルには、ターンオンしきい値よりも小さ
い負の電圧が印加される。

【００１４】この発明は、単一トランジスタのプログラ
マブルリードオンリメモリセルのアレイ内のビットをプ
ログラムし消去し読出すための方法を提供することをさ
らに目的とする。この方法は、単一トランジスタのリー
ドオンリメモリセルを設けるステップを含む。リードオ
ンリメモリセルは、仮想接地不揮発性メモリの例では仮
想であってもよいソースとドレインとの間に配置される
チャネル領域を含む。このメモリセルは、チャネル領域
と制御ゲートとの間において絶縁性を伴って間隔をとっ
たフローティングゲートをさらに含む。ワード線は制御
ゲートに接続され、ビット線はドレインに接続される。
制御ゲートに第１の正の電圧を印加し、ドレインに第２
の正の電圧を印加することによって、負の電荷がフロー
ティングゲート上においてプログラムされる。第２の正
の電圧は第１の正の電圧よりも小さい。フローティング
ゲート上の負の電荷は、制御ゲートに第１の負の電圧ま
たは接地電圧を印加し、ソースに第３の正の電圧を印加
することによって消去される。プログラミングステップ
と消去ステップとが時間とともに繰返されると、ついに
はフローティングゲート上に正味の正の電荷を生じさせ
る。選択されない、単一トランジスタのリードオンリメ
モリセルは、それぞれのドレインのビット線電圧の読出
中は非活性状態にある。非活性状態の単一トランジスタ
はそれぞれの制御ゲートに負の電圧を印加することによ
って達成され、それによって、この負の電圧は、正味の
正に帯電されたフローティングゲート下に絶縁性を伴っ
て間隔をとったチャネル領域の反転を決して許容しない
負の電圧の大きさとして選ばれる。

【００１５】この発明は、意図的に過消去されるメモリ
アレイセルの提供をさらに目的とする。過消去されたセ
ルは、この技術を用いて読まれる。この過消去されたセ
ルは、メモリアレイのアクセス速度またはアクセス時間
を改善するために設けられる。つまり、この発明はデプ
レッション形トランジスタの過消去セルでの正確な読出
動作を保証し、その一方でそれらのセルの大きな読出電
流がそれらのアクセス時間を改善するだろう。

【００１６】この発明の他の目的および利点は、以下の
詳細な説明を読み、かつ添付の図面を参照すれば明らか
となるであろう。

【００１７】この発明は種々の修正物および代替形式が
可能であるが、その特定の実施例を図面において例によ
って図示しかつここに詳細に記載する。しかしながら、
図面およびその詳細な説明はこの発明を開示される特定
の形式に限定するものではなく、逆に、前掲の特許請求
の範囲により定義されるこの発明の精神および範囲内に
入るすべての修正物、均等物および代替物を含むことを
意図するものであることが理解されるべきである。

【００１８】

【実施例の詳細な説明】ここで図面を参照すると、図１
は部分的な不揮発性メモリ素子１０の概略回路図を示
す。メモリ素子１０はＭＯＳプログラマブルリードオン
リメモリ（ＰＲＯＭ）素子である。素子１０は、非仮想
接地構成または仮想接地構成のいずれかにおいて、ＥＰ
ＲＯＭ素子、ＥＥＰＲＯＭ素子、またはフラッシュＥＰ
ＲＯＭ素子を含む。素子１０は、セルのアレイ内に結合
される、複数の単一トランジスタのメモリセル１２を有
して図示される。各メモリセル１２は、ｐ^- 形基板内に
形成されるｎ^- 形不純物注入領域を含む。ｎ^- 形不純物
領域は、チャネル領域によって隔てられるソース領域お
よびドレイン領域である。チャネル領域の少なくとも一
部の上には薄いトンネル酸化物（一般に１００Åよりも
薄い）がある。トンネル酸化物の上にはフローティング
ゲートが置かれ、フローティングゲート上には制御ゲー
トが絶縁性を伴って間隔をおいて置かれる。

【００１９】図１に示されるのは、ビット線１６に結合
される、周知の設計のコラムデコーダ装置１４である。
図１にさらに示されるのは、複数のワード線２０に結合
される、周知の設計のロウデコード装置である。各ワー
ド線は、単一トランジスタのセル１２の対応するトラン
ジスタに関連づけられる制御ゲートの行に結合され、各
ビット線は、単一トランジスタのメモリセル１２のトラ
ンジスタに関連づけられる対応するドレイン領域に接続
される。ソース領域は、典型的には、プログラムサイク
ルまたは読出サイクル中は接地される（が、消去サイク
ル中は接地されない）。

【００２０】次に図２を参照すると、部分的な例示の不
揮発性メモリ素子１０の上面レイアウト図２２が示され
る。レイアウト２２は、メモリセルのアレイにわたって
延びる、可能な数多くのワード線２０のうちの４つを示
す。ワード線２０の下において、かつ互いから距離を隔
てて置かれるのは、ドレイン領域２４と共通のソース領
域２６との間のチャネル領域上に配置されるフローティ
ングゲートである。ワード線の対の端縁で分断されるフ
ィールド酸化物２８のストリップは、ビットを分離する
（コラムビット線１６内のビットを、ビット線１６の別
のコラム内の隣接するビットから分離する）よう働く。
ゆえに、フィールド酸化物２８は、米国特許第５，１２
０，６７１号（ここに引用により援用する）に述べられ
るセルフアラインプロセスを用いて形成可能である。ソ
ース領域におけるフィールド酸化物の除去は、アレイ中
を延びる共通のソース領域をもたらす。したがって、こ
の共通のソース上の十分な正の電荷は、メモリセルのア
レイのフラッシュ消去を可能にする。メタライゼーショ
ン層は、フィールド酸化物上に形成され、対応するドレ
イン２４のコンタクト領域３０と電気的に接続される状
態でワード線２０上に絶縁性を伴って間隔をとって置か
れる。メタライゼーション層は図を簡潔かつ明瞭にする
ために図示されていないが、連続するコンタクト３０か
らコラムデコード装置１４へ延びるビット線１６を含む
ために、ワード線ストリップ２０に対して実質的に直交
するように形成される。

【００２１】次に図３を参照すると、図２の面３−３に
沿った断面図が示される。特定的には、図３は、単一ト
ランジスタのメモリセル１２（コンタクト、中間レベル
の誘電体、および上にあるメタライゼーションを欠く）
を断面図で示す。図３の例示の形態で示されるメモリセ
ル１２は、ポリシリコン導体の積層対を含む。この積層
ポリシリコン導体は、ソース領域およびドレイン領域が
中に形成される半導体基板の上に、絶縁性を伴って隔て
て置かれる。特定的には、この積層ポリシリコン対は誘
電体３２上に（ワード線２０として延びる）制御ポリシ
リコンゲートを含み、誘電体３２は制御ゲート／ワード
線２０と下にあるフローティングゲート３４との間に挟
まれる。上述したように、フローティングゲート３４
は、電界を介して、フローティングゲート３４に置かれ
る電子でもってプログラムされ、電界を介して、フロー
ティングゲート３４からそれらの電荷を引出すことによ
って消去される。プログラム動作および消去動作は、制
御ゲート２０とドレイン３６とソース３８と基板４０と
の上にさまざまな電圧電位を印加することによって実行
される。フローティングゲート３４と、ソース／ドレイ
ン３８／３６を分離するチャネルとの間に形成されるの
は、トンネル酸化物４２である。図３の例示的実施例に
示されるのは、ｎ^- 形不純物注入部がｎ⁺ 形不純物注入
部を取囲む二重拡散されたソース３８であり、これら両
方の注入部はｐ^- 形基板４０内に形成される。しかしな
がら、二重拡散ソース３８の代わりに、一重拡散される
ソース３８が用いられ得ることが理解される。

【００２２】セル１２が読出のために選択されるセルで
あるかどうかに依って、制御ゲート２０（ワード線）に
異なる電圧がかけられる。選択された電圧レベルは、ド
レイン３６に結合されるビット線１６でフローティング
ゲート３４のプログラム状態を読むために必要とみなさ
れる。たとえば、図３に示されるセル１２が選択された
セル（対象のセル）である場合、このセルは制御ゲート
／ワード線２０にしきい値を超える電圧を印加すること
によって読まれる。関連するドレイン３６のビット線１
６はいくらかより小さい正の電圧（たとえば＋１．０ボ
ルトないし＋４．０ボルト）に結合され、ソース３８は
接地電位に維持される。大抵の適用例では、選択された
ビット線の読出は、制御ゲート／ワード線２０に約＋
５．０ボルトの実質的に高い電圧を印加することによっ
て実行される。互いに接続されたドレイン領域３６（単
一のビット線１６に接続されるドレイン）を有するすべ
ての非選択状態のセルは、制御ゲート（アレイ中の各ワ
ード線２０）に負の電圧を印加することによって非活性
状態（ターンオフ状態）に維持される。負の電圧によっ
て、その読出動作前に生じたプログラム動作および消去
動作の数にかかわらず、選択されていないどの過消去セ
ル（つまり、デプレッション形トランジスタであるトラ
ンジスタを有するセル）もターンオンしないことが保証
される。

【００２３】次に図４を参照すると、読出動作に関連す
るしきい値電圧分布のグラフが示される。より特定的に
は、図４は、メモリセルのアレイ（またはメモリ素子）
内の複数のメモリセルの、曲線４４ａ〜４４ｅで示され
るしきい値電圧スキューを示す。プログラムされない１
つのメモリセルが他のものよりもより高いターンオン電
圧を有するかもしれない一方で、メモリ素子内のすべて
のメモリセルは、もしそれらがターンオンのために選択
されない場合には、ターンオンされないということは本
質的なことである。つまり、セルのアレイ中の、プログ
ラムされないメモリセルは、最も「過消去された」セル
のターンオン電圧よりも小さいしきい値電圧を選択する
ことによって非ターンオンを保証されなければならな
い。図４の例に示されるように、最も過消去されたセル
の群は曲線４４ａで示される。この湾曲およびそれに関
連づけられる分布の理由は、しきい値が、時間とともに
変化し、プロセス変動の影響を受けやすいかもしれない
という理由からである。したがって、プロセス変化およ
びしきい値スキューをもたらす電圧が選択されなければ
ならない。プロセススキュー、ウエハラン可変性等にか
かわらず、非選択状態のセルがターンオンして、相互接
続されるビット線における有害なコラム漏れを生じさせ
ないことを保証するために、好適には−０．１ボルトで
ある、負の電圧が必要である、と判断される。

【００２４】図４は、曲線４４ａ〜４４ｅに関連して曲
線４６ａ〜４６ｅによって表わされる、より狭いターン
オンしきい値を有するセルのプロセススキューをさらに
示す。プログラムされないトランジスタは実質的に過消
去されるか、または代替的には実質的に過消去されない
だろう。どちらの例においても、非選択状態のメモリセ
ルに、そのような変化をもたらす読出電圧をかけること
が重要である。

【００２５】この発明は、非仮想接地構成または仮想接
地構成のいずれかでＥＰＲＯＭ素子、フラッシュＥＰＲ
ＯＭ素子、および／またはＥＥＰＲＯＭ素子を含む数多
くのタイプの不揮発性メモリ素子を伴う適用例が可能で
あると考えられることは、この開示の恩恵を受ける当業
者には理解されるだろう。さらに、図示され記載される
この発明の形態は現在において好ましい実施例として見
られるということがさらに理解されるべきである。前掲
の特許請求の範囲に示されるこの発明の精神および範囲
から逸脱することなく、さまざまな修正および変更がな
されてもよい。前掲の特許請求の範囲はそのような修正
および変更をすべて包含するものと解釈され、応じて、
明細書および図面は限定的な意味ではなく例示的な意味
において見られるべきであるということが意図される。

【図面の簡単な説明】

【図１】仮想接地メモリセルとして配置され得る、単一
トランジスタのメモリセルを有する部分的な例示の不揮
発性メモリアレイの回路概略図である。

【図２】例示的な、部分的な不揮発性メモリアレイの上
面レイアウト図である。

【図３】この発明の電圧レベルに従って読まれ得る、単
一トランジスタのメモリセルの断面図である。

【図４】この発明のメモリ読出動作に従って読まれるメ
モリセルのしきい値電圧分布を示すグラフの図である。

【符号の説明】

１０ 不揮発性メモリ素子 １２ 単一トランジスタのメモリセル １４ コラムデコード装置 １６ ビット線 １８ ロウデコード装置 ２０ ワード線 ２２ 不揮発性メモリ素子 ２４ ドレイン領域 ２６ ソース領域 ２８ フィールド酸化物のストリップ ３０ コンタクト領域 ３２ 誘電体 ３４ フローティングゲート ３６ ドレイン ３８ ソース ４０ 基板 ４２ トンネル酸化物

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニペンドラ・ジェイ・パテル アメリカ合衆国、76577 テキサス州、ソ ーンデイル、エヌ・ファースト・ストリー ト、106、ピィ・オゥ・ボックス・530 (72)発明者 シャイアム・ジー・ガーグ アメリカ合衆国、78739 テキサス州、オ ースティン、テカテ・トレイル、4007

Claims (23)

【特許請求の範囲】
1. 【請求項１】 ワード線とビット線とを各々が有する、
   複数の単一トランジスタのメモリセルを有する不揮発性
   メモリアレイを設けるステップと、 読まれるべき活性メモリセルのワード線に正の電圧を印
   加するステップと、 読まれるべきでない非活性メモリセルのワード線に負の
   電圧を印加するステップとを含む、不揮発性メモリアレ
   イを読むための方法。
2. 【請求項２】 前記活性メモリセルは前記正の電圧を受
   取るよう結合される制御ゲートを含む、請求項１に記載
   の方法。
3. 【請求項３】 前記正の電圧は前記活性メモリセルのタ
   ーンオン電圧を超える、請求項１に記載の方法。
4. 【請求項４】 前記非活性メモリセルは前記負の電圧を
   受取るよう結合される制御ゲートを含む、請求項１に記
   載の方法。
5. 【請求項５】 前記負の電圧は前記非活性メモリセルの
   ターンオン電圧よりも小さい、請求項１に記載の方法。
6. 【請求項６】 前記非活性メモリセルは、ソース領域と
   ドレイン領域との間に構成されるチャネルと、前記チャ
   ネル上に絶縁性を伴って隔てて置かれるフローティング
   ゲートと、前記フローティングゲート上に絶縁性を伴っ
   て隔てて置かれる制御ゲートとを含み、前記制御ゲート
   は前記負の電圧を受取るよう結合されるワード線を含
   む、請求項１に記載の方法。
7. 【請求項７】 前記フローティングゲートは、多数のプ
   ログラムサイクルおよび消去サイクルにわたって、プロ
   グラムサイクル中には負の電荷を受取り、消去サイクル
   中には負の電荷を放出するよう構成され、前記フローテ
   ィングゲートは過消去状態に対応する正味の正の電荷を
   伴って構成される、請求項６に記載の方法。
8. 【請求項８】 前記メモリセルはデプレッション形トラ
   ンジスタで構成される、請求項６に記載の方法。
9. 【請求項９】 前記チャネルはデプレッション形トラン
   ジスタのチャネルを含むよう、前記フローティングゲー
   トは正味の正の電荷を意図的に与えられる、請求項６に
   記載の方法。
10. 【請求項１０】 前記過消去状態は前記非活性メモリセ
    ル内に負のしきい値電圧を生じさせる、請求項９に記載
    の方法。
11. 【請求項１１】 単一トランジスタのプログラマブルリ
    ードオンリメモリセルのアレイを設けるステップを含
    み、各単一トランジスタのセルは制御ゲートがワード線
    に結合されかつドレインがビット線に結合され、さら
    に、 それぞれの単一トランジスタのセルに関連づけられる連
    続するドレインをビット線導体に接続するステップと、 ビット線により接続される連続する単一トランジスタの
    セルに関連づけられるそれぞれの制御ゲートをそれぞれ
    のワード線導体に接続するステップと、 前記ビット線により接続される連続する単一トランジス
    タのセルの１つのワード線導体にターンオンしきい値を
    超える電圧を印加する一方で、他の、前記ビット線によ
    り接続される連続する単一トランジスタのセルにターン
    オンしきい値下の負の電圧をさらに印加するステップと
    を含む、不揮発性メモリアレイの読出サイクル中のビッ
    ト線漏れを最小限にするための方法。
12. 【請求項１２】 前記印加ステップの前に、前記単一ト
    ランジスタのプログラマブルリードオンリメモリセルの
    １つをプログラムするステップをさらに含む、請求項１
    １に記載の方法。
13. 【請求項１３】 前記プログラムするステップは、前記
    制御ゲートと前記ドレインとの間に配置されるフローテ
    ィングゲート上に負の電子を引込むために、前記制御ゲ
    ートと前記ドレインとの間に電界を与えるステップを含
    む、請求項１２に記載の方法。
14. 【請求項１４】 前記電圧を印加するステップの前に、
    前記単一トランジスタのプログラマブルリードオンリメ
    モリセルをプログラムし消去するステップをさらに含
    む、請求項１１に記載の方法。
15. 【請求項１５】 前記プログラムするステップは前記制
    御ゲートと前記ドレインとの間に絶縁性を伴って間隔を
    隔てて置かれるフローティングゲート上に負に帯電した
    電子を印加するステップを含み、前記消去ステップは前
    記フローティングゲートからそこに印加されたものを超
    える負に帯電した電子を引込むステップを含み、それに
    より、前記プログラムするステップおよび前記消去ステ
    ップの後、前記電子が前記フローティングゲートに引込
    まれる、請求項１４に記載の方法。
16. 【請求項１６】 前記負の電圧は、以前のプログラムス
    テップおよび消去ステップの数にかかわらず、メモリセ
    ルの前記アレイ内の任意の単一トランジスタのプログラ
    マブルリードオンリメモリセルのターンオン電圧よりも
    小さい、請求項１４に記載の方法。
17. 【請求項１７】 チャネル領域がソースとドレインとの
    間に配置され、かつさらにフローティングゲートが前記
    チャネル領域と制御ゲートとの間に絶縁性を伴って間隔
    をとって配される、単一トランジスタのリードオンリメ
    モリセルを設けるステップと、 ワード線を前記制御ゲートに接続しかつビット線を前記
    ドレインに接続するステップと、 前記制御ゲートに第１の正の電圧を印加しかつ前記ドレ
    インに第２の正の電圧を印加することによって、前記フ
    ローティングゲートに負の電荷を加えるステップと、 前記制御ゲートに接地電圧を印加しかつ前記ソースに第
    ３の正の電圧を印加することによって、前記フローティ
    ングゲートから負の電荷を除去するステップと、 前記制御ゲートに接地電圧を印加しかつ前記ソースに第
    １の負の電圧を印加することによって、前記フローティ
    ングゲート上に負の電荷をプログラムするステップと、 前記制御ゲート上に正味の正の電荷を生じさせるため
    に、時間にわたって前記プログラムするステップと前記
    消去ステップとを繰返すステップと、 それぞれの前記制御ゲートに負の電圧を印加することに
    よって前記単一トランジスタは前記それぞれのドレイン
    のビット線電圧の読出中は非活性であることを保証する
    ステップとを含み、それによって、前記負の電圧は、前
    記正味の正に帯電される前記フローティングゲート下に
    絶縁性をもって間隔をとって配されるチャネル領域を決
    して反転させない負の電圧の大きさである、単一トラン
    ジスタのプログラマブルリードオンリメモリセルのアレ
    イ内のビットをプログラムし消去し読むための方法。
18. 【請求項１８】 前記除去ステップは前記制御ゲートに
    第１の負の電圧を印加しかつ前記ドレインに第３の正の
    電圧を印加するステップを含む、請求項１７に記載の方
    法。
19. 【請求項１９】 前記単一トランジスタのプログラマブ
    ルメモリセルはＥＥＰＲＯＭセルを含む、請求項１７に
    記載の方法。
20. 【請求項２０】 前記単一トランジスタのプログラマブ
    ルメモリセルはＥＰＲＯＭセルを含む、請求項１７に記
    載の方法。
21. 【請求項２１】 前記単一トランジスタのプログラマブ
    ルメモリセルはフラッシュＥＰＲＯＭセルを含む、請求
    項１７に記載の方法。
22. 【請求項２２】 前記ワード線はロウデコードユニット
    に接続される、請求項１７に記載の方法。
23. 【請求項２３】 前記ビット線はコラムデコードユニッ
    トに接続される、請求項１７に記載の方法。