JPH11162186A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11162186A JPH11162186A JP32455397A JP32455397A JPH11162186A JP H11162186 A JPH11162186 A JP H11162186A JP 32455397 A JP32455397 A JP 32455397A JP 32455397 A JP32455397 A JP 32455397A JP H11162186 A JPH11162186 A JP H11162186A
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Abstract
(57)【要約】
【課題】 フローティングゲートを加工する工程のマス
クに対してコントロールゲートを加工する工程のマスク
が合わせズレを起こすことで発生していた、ソース領域
を挟んで隣り合うフラッシュメモリセルトランジスタの
各フローティングゲートに電荷(電子)を書き込む際の
書き込み時間のバラツキを抑制して書き込み特性を改善
する。 【解決手段】 ドレイン領域7に接続されたビット線B
Lとグランド間に各フラッシュメモリセルトランジスタ
毎に所望の書き込み電流を設定可能な複数個のフラッシ
ュメモリセルトランジスタ19、20及び21と22、
23及び24をそれぞれ並列接続して成る書き込み電流
制御回路15を挿入したものである。
クに対してコントロールゲートを加工する工程のマスク
が合わせズレを起こすことで発生していた、ソース領域
を挟んで隣り合うフラッシュメモリセルトランジスタの
各フローティングゲートに電荷(電子)を書き込む際の
書き込み時間のバラツキを抑制して書き込み特性を改善
する。 【解決手段】 ドレイン領域7に接続されたビット線B
Lとグランド間に各フラッシュメモリセルトランジスタ
毎に所望の書き込み電流を設定可能な複数個のフラッシ
ュメモリセルトランジスタ19、20及び21と22、
23及び24をそれぞれ並列接続して成る書き込み電流
制御回路15を挿入したものである。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、詳しくはフローティングゲートと該フロ
ーティングゲートの上部から側部に跨る形でコントロー
ルゲートが形成され、フローティングゲートとコントロ
ールゲートに隣接するように基板表層にソース・ドレイ
ン領域とを有し、ソース・ドレイン領域間に発生させた
ホットエレクトロンをフローティングゲート内に蓄積さ
せることで、データの書き込みを行う、いわゆるスプリ
ットゲート型のフラッシュメモリセルトランジスタと称
す不揮発性半導体記憶装置に関する。
憶装置に関し、詳しくはフローティングゲートと該フロ
ーティングゲートの上部から側部に跨る形でコントロー
ルゲートが形成され、フローティングゲートとコントロ
ールゲートに隣接するように基板表層にソース・ドレイ
ン領域とを有し、ソース・ドレイン領域間に発生させた
ホットエレクトロンをフローティングゲート内に蓄積さ
せることで、データの書き込みを行う、いわゆるスプリ
ットゲート型のフラッシュメモリセルトランジスタと称
す不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルROM(EEPROM:Electrically Erasable an
d Programmable ROM、フラッシュメモリとも称す。)に
おいては、フローティングゲートとコントロールゲート
とを有する2重ゲート構造のトランジスタによって各フ
ラッシュメモリセルトランジスタが形成される。このよ
うな2重ゲート構造のフラッシュメモリセルトランジス
タの場合、フローティングゲートのドレイン領域側で発
生したホットエレクトロンを加速してフローティングゲ
ートに注入することでデータの書き込みが行われる。そ
して、F−N伝導(Fowler-Nordheim tunnelling)によっ
てフローティングゲートからコントロールゲートへ電荷
(電子)を引き抜くことでデータの消去が行われる。
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルROM(EEPROM:Electrically Erasable an
d Programmable ROM、フラッシュメモリとも称す。)に
おいては、フローティングゲートとコントロールゲート
とを有する2重ゲート構造のトランジスタによって各フ
ラッシュメモリセルトランジスタが形成される。このよ
うな2重ゲート構造のフラッシュメモリセルトランジス
タの場合、フローティングゲートのドレイン領域側で発
生したホットエレクトロンを加速してフローティングゲ
ートに注入することでデータの書き込みが行われる。そ
して、F−N伝導(Fowler-Nordheim tunnelling)によっ
てフローティングゲートからコントロールゲートへ電荷
(電子)を引き抜くことでデータの消去が行われる。
【0003】図3は、フローティングゲートを有するフ
ラッシュメモリセルトランジスタの平面図で、図4は、
そのX−X線の断面図である。この図においては、コン
トロールゲート6が絶縁膜を介してフローティングゲー
ト4の上部から側部に跨る形で配置されるスプリットゲ
ート構造を示している。P型のシリコン基板1の表面領
域に、選択的に厚く形成される酸化膜(LOCOS)よりなる
複数の分離領域2が短冊状に形成され、素子領域が区画
される。シリコン基板1上に、酸化膜3を介し、隣り合
う分離領域2の間に跨るようにしてフローティングゲー
ト4が配置される。このフローティングゲート4は、1
つのフラッシュメモリセルトランジスタ毎に独立して配
置される。また、フローティングゲート4上の選択酸化
膜5は、選択酸化法によりフローティングゲート4の中
央部で厚く形成され、フローティングゲート4の端部を
鋭角にしている。これにより、データの消去動作時にフ
ローティングゲート4の端部で電界集中が生じ易いよう
にしている。
ラッシュメモリセルトランジスタの平面図で、図4は、
そのX−X線の断面図である。この図においては、コン
トロールゲート6が絶縁膜を介してフローティングゲー
ト4の上部から側部に跨る形で配置されるスプリットゲ
ート構造を示している。P型のシリコン基板1の表面領
域に、選択的に厚く形成される酸化膜(LOCOS)よりなる
複数の分離領域2が短冊状に形成され、素子領域が区画
される。シリコン基板1上に、酸化膜3を介し、隣り合
う分離領域2の間に跨るようにしてフローティングゲー
ト4が配置される。このフローティングゲート4は、1
つのフラッシュメモリセルトランジスタ毎に独立して配
置される。また、フローティングゲート4上の選択酸化
膜5は、選択酸化法によりフローティングゲート4の中
央部で厚く形成され、フローティングゲート4の端部を
鋭角にしている。これにより、データの消去動作時にフ
ローティングゲート4の端部で電界集中が生じ易いよう
にしている。
【0004】複数のフローティングゲート4が配置され
たシリコン基板1上に、フローティングゲート4の各列
毎に対応してコントロールゲート6が配置される。この
コントロールゲート6は、一部がフローティングゲート
4上に重なり、残りの部分が酸化膜3を介してシリコン
基板1に接するように配置される。また、これらのフロ
ーティングゲート4及びコントロールゲート6は、それ
ぞれ隣り合う列が互いに面対称となるように配置され
る。
たシリコン基板1上に、フローティングゲート4の各列
毎に対応してコントロールゲート6が配置される。この
コントロールゲート6は、一部がフローティングゲート
4上に重なり、残りの部分が酸化膜3を介してシリコン
基板1に接するように配置される。また、これらのフロ
ーティングゲート4及びコントロールゲート6は、それ
ぞれ隣り合う列が互いに面対称となるように配置され
る。
【0005】前記コントロールゲート6側の基板領域及
びフローティングゲート4側の基板領域に、N型のドレ
イン領域7及びソース領域8が形成される。ドレイン領
域7は、コントロールゲート6の間で分離領域2に囲ま
れてそれぞれが独立し、ソース領域8は、コントロール
ゲート6の延在する方向に連続する。これらのフローテ
ィングゲート4、コントロールゲート6、ドレイン領域
7及びソース領域8によりフローティングゲート・トラ
ンジスタとコントロールゲート・トランジスタとから成
るフラッシュメモリセルトランジスタが構成される。
びフローティングゲート4側の基板領域に、N型のドレ
イン領域7及びソース領域8が形成される。ドレイン領
域7は、コントロールゲート6の間で分離領域2に囲ま
れてそれぞれが独立し、ソース領域8は、コントロール
ゲート6の延在する方向に連続する。これらのフローテ
ィングゲート4、コントロールゲート6、ドレイン領域
7及びソース領域8によりフローティングゲート・トラ
ンジスタとコントロールゲート・トランジスタとから成
るフラッシュメモリセルトランジスタが構成される。
【0006】そして、前記コントロールゲート6上に、
酸化膜9を介してアルミニウム配線10がコントロール
ゲート6と交差する方向に配置される。このアルミニウ
ム配線10は、コンタクトホール11を通して、ドレイ
ン領域7に接続される。そして、図5に示すように各コ
ントロールゲート6は、ワード線WLとなり、コントロ
ールゲート6と平行に延在するソース領域8は、ソース
線SLとなる。また、ドレイン領域7に接続されるアル
ミニウム配線10はビット線BLとなり、該ビット線B
Lは、データの読み出し時に用いるセンスアンプ(不図
示)及びMOSトランジスタ13を介してグランドに接
続されている。尚、前記MOSトランジスタ13は、各
フラッシュメモリセルトランジスタの書き込み電流をあ
る値に設定するための役割を果たし、ここではおよそ1
50nAに設定してある。
酸化膜9を介してアルミニウム配線10がコントロール
ゲート6と交差する方向に配置される。このアルミニウ
ム配線10は、コンタクトホール11を通して、ドレイ
ン領域7に接続される。そして、図5に示すように各コ
ントロールゲート6は、ワード線WLとなり、コントロ
ールゲート6と平行に延在するソース領域8は、ソース
線SLとなる。また、ドレイン領域7に接続されるアル
ミニウム配線10はビット線BLとなり、該ビット線B
Lは、データの読み出し時に用いるセンスアンプ(不図
示)及びMOSトランジスタ13を介してグランドに接
続されている。尚、前記MOSトランジスタ13は、各
フラッシュメモリセルトランジスタの書き込み電流をあ
る値に設定するための役割を果たし、ここではおよそ1
50nAに設定してある。
【0007】このような2重ゲート構造のフラッシュメ
モリセルトランジスタの場合、フローティングゲート4
に注入される電荷の量によってソース、ドレイン間のオ
ン抵抗値が変動する。そこで、フローティングゲート4
に選択的に電荷を注入することにより、特定のフラッシ
ュメモリセルトランジスタのオン抵抗値を変動させ、こ
れによって生じる各フラッシュメモリセルトランジスタ
の動作特性の差を記憶するデータに対応づけるようにし
ている。
モリセルトランジスタの場合、フローティングゲート4
に注入される電荷の量によってソース、ドレイン間のオ
ン抵抗値が変動する。そこで、フローティングゲート4
に選択的に電荷を注入することにより、特定のフラッシ
ュメモリセルトランジスタのオン抵抗値を変動させ、こ
れによって生じる各フラッシュメモリセルトランジスタ
の動作特性の差を記憶するデータに対応づけるようにし
ている。
【0008】以上のフラッシュメモリセルトランジスタ
におけるデータの書き込み、消去及び読み出しの各動作
は、例えば、以下のようにして行われる。先ず、書き込
み動作において、選択したコントロールゲート6の電位
を2V、ドレイン領域7の電位を書き込み電流(Icel
l)が150nAとなる値、ソース領域8の電位を9V
とする。これにより、ドレイン領域7付近で発生するホ
ットエレクトロンがフローティングゲート4側へ加速さ
れ、酸化膜3を通してフローティングゲート4に注入さ
れてデータの書き込みが行われる。
におけるデータの書き込み、消去及び読み出しの各動作
は、例えば、以下のようにして行われる。先ず、書き込
み動作において、選択したコントロールゲート6の電位
を2V、ドレイン領域7の電位を書き込み電流(Icel
l)が150nAとなる値、ソース領域8の電位を9V
とする。これにより、ドレイン領域7付近で発生するホ
ットエレクトロンがフローティングゲート4側へ加速さ
れ、酸化膜3を通してフローティングゲート4に注入さ
れてデータの書き込みが行われる。
【0009】一方、消去動作においては、ドレイン領域
7及びソース領域8の電位を0Vとし、コントロールゲ
ート6を14Vとする。これにより、フローティングゲ
ート6内に蓄積されている電荷(電子)が、フローティ
ングゲート4の角部の鋭角部分からF−N伝導によって
前記トンネル酸化膜を突き抜けてコントロールゲート6
に放出されてデータが消去される。
7及びソース領域8の電位を0Vとし、コントロールゲ
ート6を14Vとする。これにより、フローティングゲ
ート6内に蓄積されている電荷(電子)が、フローティ
ングゲート4の角部の鋭角部分からF−N伝導によって
前記トンネル酸化膜を突き抜けてコントロールゲート6
に放出されてデータが消去される。
【0010】そして、読み出し動作においては、コント
ロールゲート6の電位を4Vとし、ドレイン領域7を2
V、ソース領域8を0Vとする。このとき、フローティ
ングゲート4に電荷(電子)が注入されていると、フロ
ーティングゲート4の電位が低くなるため、フローティ
ングゲート4の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート4に電荷
(電子)が注入されていなければ、フローティングゲー
ト4の電位が高くなるため、フローティングゲート4の
下にチャネルが形成されてドレイン電流が流れる。そこ
で、ドレイン領域7から流れ出す電流をセンスアンプに
より検出することでフラッシュメモリセルトランジスタ
のオン/オフの判定、即ち、書き込まれたデータの判定
が行える。
ロールゲート6の電位を4Vとし、ドレイン領域7を2
V、ソース領域8を0Vとする。このとき、フローティ
ングゲート4に電荷(電子)が注入されていると、フロ
ーティングゲート4の電位が低くなるため、フローティ
ングゲート4の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート4に電荷
(電子)が注入されていなければ、フローティングゲー
ト4の電位が高くなるため、フローティングゲート4の
下にチャネルが形成されてドレイン電流が流れる。そこ
で、ドレイン領域7から流れ出す電流をセンスアンプに
より検出することでフラッシュメモリセルトランジスタ
のオン/オフの判定、即ち、書き込まれたデータの判定
が行える。
【0011】
【発明が解決しようとする課題】前記したフラッシュメ
モリセルトランジスタでは、フローティングゲート4の
上部から側部に跨る形で形成されるコントロールゲート
6は、フローティングゲート4上を被覆するように導電
膜を形成し、該導電膜を専用マスクを用いてパターニン
グすることで形成しており、すなわち、フローティング
ゲート4とコントロールゲート6とが自己整合形成され
ていないため、前記フローティングゲート4を加工する
工程のマスクに対してコントロールゲート6を加工する
工程のマスクが合わせズレを起こすと、前記ソース領域
8を挟んで隣り合うフラッシュメモリセルトランジスタ
同士のコントロールゲート・トランジスタのゲート長
(図6のL1、L2参照)が変わり、書き込み時にホッ
トエレクトロンを発生させる電界が変化したり、また、
フローティングゲート4とコントロールゲート6の重な
りの度合いが変わることにより、フローティングゲート
4とコントロールゲート6間の容量とフローティングゲ
ート4とソース領域8間の容量との容量比が変化する。
モリセルトランジスタでは、フローティングゲート4の
上部から側部に跨る形で形成されるコントロールゲート
6は、フローティングゲート4上を被覆するように導電
膜を形成し、該導電膜を専用マスクを用いてパターニン
グすることで形成しており、すなわち、フローティング
ゲート4とコントロールゲート6とが自己整合形成され
ていないため、前記フローティングゲート4を加工する
工程のマスクに対してコントロールゲート6を加工する
工程のマスクが合わせズレを起こすと、前記ソース領域
8を挟んで隣り合うフラッシュメモリセルトランジスタ
同士のコントロールゲート・トランジスタのゲート長
(図6のL1、L2参照)が変わり、書き込み時にホッ
トエレクトロンを発生させる電界が変化したり、また、
フローティングゲート4とコントロールゲート6の重な
りの度合いが変わることにより、フローティングゲート
4とコントロールゲート6間の容量とフローティングゲ
ート4とソース領域8間の容量との容量比が変化する。
【0012】それによって、各フラッシュメモリセルト
ランジスタの書き込み特性が非対象になってしまう。こ
こで、図7及び図8はそれぞれのフラッシュメモリセル
トランジスタの書き込み特性を示す特性図であり、前述
した書き込み動作時において、選択したコントロールゲ
ート6の電位を2V、ドレイン領域7の電位を書き込み
電流(Icell)が150nAとなる値、ソース領域8の
電位を各種(8V、9V、10V、11V)設定して、
ドレイン領域7付近で発生したホットエレクトロンがフ
ローティングゲート4側へ加速され、酸化膜3を通して
フローティングゲート4に所定量の電荷(電子)の書き
込みが行われるまでの書き込み時間(Program Time)を
示している。例えば、前述したようにソース領域8の電
位を9Vとして書き込みを行った場合に、第1のフラッ
シュメモリセルトランジスタ(以下、図6に示すワード
線WL1が接続されているフラッシュメモリセルトラン
ジスタのことを指す。)の読み出し電流(Cell Curren
t)Irが0.1μAとなる書き込み時間はおよそ18
μsec(図7に二点鎖線で示すA点)で、第2のフラ
ッシュメモリセルトランジスタ(以下、図6に示すワー
ド線WL2が接続されているフラッシュメモリセルトラ
ンジスタのことを指す。)の読み出し電流Irが0.1
μAとなる書き込み時間はおよそ30μsec(図8に
二点鎖線で示すB点)ほどかかっている。
ランジスタの書き込み特性が非対象になってしまう。こ
こで、図7及び図8はそれぞれのフラッシュメモリセル
トランジスタの書き込み特性を示す特性図であり、前述
した書き込み動作時において、選択したコントロールゲ
ート6の電位を2V、ドレイン領域7の電位を書き込み
電流(Icell)が150nAとなる値、ソース領域8の
電位を各種(8V、9V、10V、11V)設定して、
ドレイン領域7付近で発生したホットエレクトロンがフ
ローティングゲート4側へ加速され、酸化膜3を通して
フローティングゲート4に所定量の電荷(電子)の書き
込みが行われるまでの書き込み時間(Program Time)を
示している。例えば、前述したようにソース領域8の電
位を9Vとして書き込みを行った場合に、第1のフラッ
シュメモリセルトランジスタ(以下、図6に示すワード
線WL1が接続されているフラッシュメモリセルトラン
ジスタのことを指す。)の読み出し電流(Cell Curren
t)Irが0.1μAとなる書き込み時間はおよそ18
μsec(図7に二点鎖線で示すA点)で、第2のフラ
ッシュメモリセルトランジスタ(以下、図6に示すワー
ド線WL2が接続されているフラッシュメモリセルトラ
ンジスタのことを指す。)の読み出し電流Irが0.1
μAとなる書き込み時間はおよそ30μsec(図8に
二点鎖線で示すB点)ほどかかっている。
【0013】すなわち、両方のフラッシュメモリセルト
ランジスタ共に、その読み出し電流Irが0.1μAと
なるためには、書き込み特性の劣る方のフラッシュメモ
リセルトランジスタ(ここでは、第2のフラッシュメモ
リセルトランジスタ)に対応した書き込み時間(例え
ば、およそ30μsec)を必要としていたため、両フ
ラッシュメモリセルトランジスタにおける書き込み特性
のバラツキを改善したいという要望があった。
ランジスタ共に、その読み出し電流Irが0.1μAと
なるためには、書き込み特性の劣る方のフラッシュメモ
リセルトランジスタ(ここでは、第2のフラッシュメモ
リセルトランジスタ)に対応した書き込み時間(例え
ば、およそ30μsec)を必要としていたため、両フ
ラッシュメモリセルトランジスタにおける書き込み特性
のバラツキを改善したいという要望があった。
【0014】従って、本発明はフローティングゲートを
加工する工程のマスクに対してコントロールゲートを加
工する工程のマスクが合わせズレを起こすことで発生し
ていた、ソース領域を挟んで隣り合うフラッシュメモリ
セルトランジスタの各フローティングゲートに電荷(電
子)を書き込む際の書き込み時間のバラツキを抑制して
書き込み特性を改善した不揮発性半導体記憶装置を提供
するものである。
加工する工程のマスクに対してコントロールゲートを加
工する工程のマスクが合わせズレを起こすことで発生し
ていた、ソース領域を挟んで隣り合うフラッシュメモリ
セルトランジスタの各フローティングゲートに電荷(電
子)を書き込む際の書き込み時間のバラツキを抑制して
書き込み特性を改善した不揮発性半導体記憶装置を提供
するものである。
【0015】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、ドレイン領域7に接続されたビット線BL
とグランド間に各フラッシュメモリセルトランジスタの
書き込み電流を制御する書き込み電流制御回路15を挿
入したものである。また、前記ドレイン領域7に接続さ
れたビット線BLとグランド間に各フラッシュメモリセ
ルトランジスタ毎に所望の書き込み電流を設定可能な複
数個のフラッシュメモリセルトランジスタ19、20及
び21と22、23及び24をそれぞれ並列接続して成
る書き込み電流制御回路15を挿入したものである。
記憶装置は、ドレイン領域7に接続されたビット線BL
とグランド間に各フラッシュメモリセルトランジスタの
書き込み電流を制御する書き込み電流制御回路15を挿
入したものである。また、前記ドレイン領域7に接続さ
れたビット線BLとグランド間に各フラッシュメモリセ
ルトランジスタ毎に所望の書き込み電流を設定可能な複
数個のフラッシュメモリセルトランジスタ19、20及
び21と22、23及び24をそれぞれ並列接続して成
る書き込み電流制御回路15を挿入したものである。
【0016】更に、前記ドレイン領域7に接続されたビ
ット線BLにノード16を介して各フラッシュメモリセ
ルトランジスタに対応する各選択トランジスタ17、1
8の各ドレインD1、D2が接続され、該各選択トラン
ジスタ17、18の各ソースS1、S2とグランド間に
それぞれ所望のゲート幅を有する複数個のフラッシュメ
モリセルトランジスタ19、20及び21と22、23
及び24をそれぞれ並列接続して成る書き込み電流制御
回路15を挿入したものである。
ット線BLにノード16を介して各フラッシュメモリセ
ルトランジスタに対応する各選択トランジスタ17、1
8の各ドレインD1、D2が接続され、該各選択トラン
ジスタ17、18の各ソースS1、S2とグランド間に
それぞれ所望のゲート幅を有する複数個のフラッシュメ
モリセルトランジスタ19、20及び21と22、23
及び24をそれぞれ並列接続して成る書き込み電流制御
回路15を挿入したものである。
【0017】
【発明の実施の形態】以下に、本発明を具体化した一実
施形態を図面に従って説明する。本発明の不揮発性半導
体記憶装置の平面及び断面構造は、図3及び図4に示す
構造と同等であり、説明を省略する。本発明の特徴は、
図1に示すようにソース領域8を挟んで隣り合うフラッ
シュメモリセルトランジスタ(ワード線WL1に接続さ
れている第1のフラッシュメモリセルトランジスタ、ワ
ード線WL2に接続されている第2のフラッシュメモリ
セルトランジスタ)を有するメモリセルアレイにおい
て、グランドに接続されるビット線BLに第1、第2の
フラッシュメモリセルトランジスタ毎に各フラッシュメ
モリセルトランジスタの書き込み電流を制御する書き込
み電流制御回路15を設けた点である。
施形態を図面に従って説明する。本発明の不揮発性半導
体記憶装置の平面及び断面構造は、図3及び図4に示す
構造と同等であり、説明を省略する。本発明の特徴は、
図1に示すようにソース領域8を挟んで隣り合うフラッ
シュメモリセルトランジスタ(ワード線WL1に接続さ
れている第1のフラッシュメモリセルトランジスタ、ワ
ード線WL2に接続されている第2のフラッシュメモリ
セルトランジスタ)を有するメモリセルアレイにおい
て、グランドに接続されるビット線BLに第1、第2の
フラッシュメモリセルトランジスタ毎に各フラッシュメ
モリセルトランジスタの書き込み電流を制御する書き込
み電流制御回路15を設けた点である。
【0018】前記書き込み電流制御回路15は、前記ビ
ット線BLにノード16を介して各メモリセルトランジ
スタに対応する選択トランジスタ17、18の各ドレイ
ンD1、D2が接続され、該選択トランジスタ17のソ
ースS1とグランド間にそれぞれ所望のゲート幅を有す
る複数個の不揮発性半導体記憶装置から成るフラッシュ
メモリセルトランジスタ19、20及び21が並列接続
され、選択トランジスタ18のソースS2とグランド間
に同じく所望のゲート幅を有する複数個の不揮発性半導
体記憶装置から成るフラッシュメモリセルトランジスタ
22、23及び24が並列接続されている。尚、本実施
形態では第1、第2のフラッシュメモリセルトランジス
タに各選択トランジスタ17、18を介して対応する、
それぞれ所望のゲート幅を有する複数のフラッシュメモ
リセルトランジスタ(各フラッシュメモリセルトランジ
スタ19と22、20と23、21と24は、それぞれ
前記第1、第2のフラッシュメモリセルトランジスタに
書き込み電流150nA、150nA、600nAを発
生させる役割を果たす。)から成る書き込み電流制御回
路15を設けている。
ット線BLにノード16を介して各メモリセルトランジ
スタに対応する選択トランジスタ17、18の各ドレイ
ンD1、D2が接続され、該選択トランジスタ17のソ
ースS1とグランド間にそれぞれ所望のゲート幅を有す
る複数個の不揮発性半導体記憶装置から成るフラッシュ
メモリセルトランジスタ19、20及び21が並列接続
され、選択トランジスタ18のソースS2とグランド間
に同じく所望のゲート幅を有する複数個の不揮発性半導
体記憶装置から成るフラッシュメモリセルトランジスタ
22、23及び24が並列接続されている。尚、本実施
形態では第1、第2のフラッシュメモリセルトランジス
タに各選択トランジスタ17、18を介して対応する、
それぞれ所望のゲート幅を有する複数のフラッシュメモ
リセルトランジスタ(各フラッシュメモリセルトランジ
スタ19と22、20と23、21と24は、それぞれ
前記第1、第2のフラッシュメモリセルトランジスタに
書き込み電流150nA、150nA、600nAを発
生させる役割を果たす。)から成る書き込み電流制御回
路15を設けている。
【0019】以上説明した構成から成る書き込み電流制
御回路15により、本発明の不揮発性半導体記憶装置の
書き込み電流制御方法について説明する。先ず、TEG
のフラッシュメモリセルトランジスタまたはLSI内の
フラッシュメモリセルトランジスタで前述した第1、第
2のフラッシュメモリセルトランジスタの各書き込み特
性を測定し、その測定した際の書き込み特性に対応して
ビット線BLとグランド間に挿入させた所望のフラッシ
ュメモリセルトランジスタ19、20及び21と22、
23及び24を消去、書き込み処理することで、第1の
フラッシュメモリセルトランジスタまたは第2のフラッ
シュメモリセルトランジスタの書き込み電流を調整す
る。
御回路15により、本発明の不揮発性半導体記憶装置の
書き込み電流制御方法について説明する。先ず、TEG
のフラッシュメモリセルトランジスタまたはLSI内の
フラッシュメモリセルトランジスタで前述した第1、第
2のフラッシュメモリセルトランジスタの各書き込み特
性を測定し、その測定した際の書き込み特性に対応して
ビット線BLとグランド間に挿入させた所望のフラッシ
ュメモリセルトランジスタ19、20及び21と22、
23及び24を消去、書き込み処理することで、第1の
フラッシュメモリセルトランジスタまたは第2のフラッ
シュメモリセルトランジスタの書き込み電流を調整す
る。
【0020】すなわち、第1のフラッシュメモリセルト
ランジスタ及び第2のフラッシュメモリセルトランジス
タの各書き込み特性を測定した後、書き込み時間の長い
方のフラッシュメモリセルトランジスタ(例えば、第2
のフラッシュメモリセルトランジスタ)の書き込み時間
(従来とマスク合わせズレ量が同じであるとすれば、お
よそ30μsec)を書き込み時間の短い方のフラッシ
ュメモリセルトランジスタ(例えば、第1のフラッシュ
メモリセルトランジスタ)の書き込み時間(従来とマス
ク合わせズレ量が同じであるとすれば、およそ18μs
ec)とほぼ同等となるように、図2に示すように第2
のフラッシュメモリセルトランジスタの書き込み電流I
cellを150nA(前述した書き込み時間の測定データ
取得に用いた書き込み電流)から600nAに変更する
ことで、第2のフラッシュメモリセルトランジスタの書
き込み時間をおよそ30μsec(図2に点線で示すB
点)から18μsec(図2に一点鎖線で示すA点)に
設定することができる。
ランジスタ及び第2のフラッシュメモリセルトランジス
タの各書き込み特性を測定した後、書き込み時間の長い
方のフラッシュメモリセルトランジスタ(例えば、第2
のフラッシュメモリセルトランジスタ)の書き込み時間
(従来とマスク合わせズレ量が同じであるとすれば、お
よそ30μsec)を書き込み時間の短い方のフラッシ
ュメモリセルトランジスタ(例えば、第1のフラッシュ
メモリセルトランジスタ)の書き込み時間(従来とマス
ク合わせズレ量が同じであるとすれば、およそ18μs
ec)とほぼ同等となるように、図2に示すように第2
のフラッシュメモリセルトランジスタの書き込み電流I
cellを150nA(前述した書き込み時間の測定データ
取得に用いた書き込み電流)から600nAに変更する
ことで、第2のフラッシュメモリセルトランジスタの書
き込み時間をおよそ30μsec(図2に点線で示すB
点)から18μsec(図2に一点鎖線で示すA点)に
設定することができる。
【0021】従って、予め第2のフラッシュメモリセル
トランジスタの書き込み電流を600nAに設定可能な
チャネル幅を有するフラッシュメモリセルトランジスタ
24以外のフラッシュメモリセルトランジスタ22、2
3に電荷(電子)を書き込んでおくことで、当該第2の
フラッシュメモリセルトランジスタの読み出し時に第2
のフラッシュメモリセルトランジスタを選択する選択ト
ランジスタ18をONさせることで、前述したフラッシ
ュメモリセルトランジスタ24のみが導通して、第2の
フラッシュメモリセルトランジスタの書き込み電流が6
00nAに設定される。これにより、前述した図2に示
すように第2のフラッシュメモリセルトランジスタの書
き込み時間が、第1のフラッシュメモリセルトランジス
タの書き込み時間とほぼ同等となり、書き込み特性の改
善が図れる。
トランジスタの書き込み電流を600nAに設定可能な
チャネル幅を有するフラッシュメモリセルトランジスタ
24以外のフラッシュメモリセルトランジスタ22、2
3に電荷(電子)を書き込んでおくことで、当該第2の
フラッシュメモリセルトランジスタの読み出し時に第2
のフラッシュメモリセルトランジスタを選択する選択ト
ランジスタ18をONさせることで、前述したフラッシ
ュメモリセルトランジスタ24のみが導通して、第2の
フラッシュメモリセルトランジスタの書き込み電流が6
00nAに設定される。これにより、前述した図2に示
すように第2のフラッシュメモリセルトランジスタの書
き込み時間が、第1のフラッシュメモリセルトランジス
タの書き込み時間とほぼ同等となり、書き込み特性の改
善が図れる。
【0022】以上の説明では、第2のフラッシュメモリ
セルトランジスタの書き込み特性が第1のフラッシュメ
モリセルトランジスタの書き込み特性より劣るとして本
発明を説明したが、第1のフラッシュメモリセルトラン
ジスタの書き込み特性が第2のフラッシュメモリセルト
ランジスタの書き込み特性より劣る場合も同様であり、
前もって測定した書き込み特性データに基づいて第1の
フラッシュメモリセルトランジスタ側のフラッシュメモ
リセルトランジスタ19、20、21の内の所望のフラ
ッシュメモリセルトランジスタへの電荷(電子)の書き
込み、消去を行っておくことで、第1のフラッシュメモ
リセルトランジスタの読み出し時に第1のフラッシュメ
モリセルトランジスタを選択する選択トランジスタ17
をONさせることで、前述した所望のフラッシュメモリ
セルトランジスタが導通して、第1のフラッシュメモリ
セルトランジスタの書き込み電流が所望の書き込み電流
に設定される。これにより、第1のフラッシュメモリセ
ルトランジスタの書き込み時間が、第2のフラッシュメ
モリセルトランジスタの書き込み時間とほぼ同等とな
り、書き込み特性の改善が図れる。
セルトランジスタの書き込み特性が第1のフラッシュメ
モリセルトランジスタの書き込み特性より劣るとして本
発明を説明したが、第1のフラッシュメモリセルトラン
ジスタの書き込み特性が第2のフラッシュメモリセルト
ランジスタの書き込み特性より劣る場合も同様であり、
前もって測定した書き込み特性データに基づいて第1の
フラッシュメモリセルトランジスタ側のフラッシュメモ
リセルトランジスタ19、20、21の内の所望のフラ
ッシュメモリセルトランジスタへの電荷(電子)の書き
込み、消去を行っておくことで、第1のフラッシュメモ
リセルトランジスタの読み出し時に第1のフラッシュメ
モリセルトランジスタを選択する選択トランジスタ17
をONさせることで、前述した所望のフラッシュメモリ
セルトランジスタが導通して、第1のフラッシュメモリ
セルトランジスタの書き込み電流が所望の書き込み電流
に設定される。これにより、第1のフラッシュメモリセ
ルトランジスタの書き込み時間が、第2のフラッシュメ
モリセルトランジスタの書き込み時間とほぼ同等とな
り、書き込み特性の改善が図れる。
【0023】また、例えば300nAの書き込み電流を
発生させたい場合には、フラッシュメモリセルトランジ
スタ19と20あるいはフラッシュメモリセルトランジ
スタ22と23を消去状態とし、フラッシュメモリセル
トランジスタ21あるいはフラッシュメモリセルトラン
ジスタ24を書き込み状態とすることで、300nAの
書き込み電流を発生させることができ、900nAの書
き込み電流を発生させたい場合には、フラッシュメモリ
セルトランジスタ19と20と21あるいはフラッシュ
メモリセルトランジスタ22と23と24を消去状態と
しておくことで対応できる。
発生させたい場合には、フラッシュメモリセルトランジ
スタ19と20あるいはフラッシュメモリセルトランジ
スタ22と23を消去状態とし、フラッシュメモリセル
トランジスタ21あるいはフラッシュメモリセルトラン
ジスタ24を書き込み状態とすることで、300nAの
書き込み電流を発生させることができ、900nAの書
き込み電流を発生させたい場合には、フラッシュメモリ
セルトランジスタ19と20と21あるいはフラッシュ
メモリセルトランジスタ22と23と24を消去状態と
しておくことで対応できる。
【0024】尚、本実施形態では第1、第2のフラッシ
ュメモリセルトランジスタに各選択トランジスタ17、
18を介して対応する、それぞれ所望のゲート幅を有す
る複数のフラッシュメモリセルトランジスタ(各フラッ
シュメモリセルトランジスタ19と22、20と23、
21と24は、それぞれ第1、第2のフラッシュメモリ
セルトランジスタに書き込み電流150nA、150n
A、600nAを発生させる役割を果たす。)から成る
書き込み電流制御回路15を設けた実施形態を一例とし
て開示しているが、本発明はこれに限らず、例えば所望
のゲート幅を有するフラッシュメモリセルトランジスタ
を更に細分化して設けたり、同じゲート幅を有するフラ
ッシュメモリセルトランジスタを複数個設けて、それぞ
れのフラッシュメモリセルトランジスタを組み合わせる
ことで、所望の書き込み電流を発生させるような構成と
しても良い。
ュメモリセルトランジスタに各選択トランジスタ17、
18を介して対応する、それぞれ所望のゲート幅を有す
る複数のフラッシュメモリセルトランジスタ(各フラッ
シュメモリセルトランジスタ19と22、20と23、
21と24は、それぞれ第1、第2のフラッシュメモリ
セルトランジスタに書き込み電流150nA、150n
A、600nAを発生させる役割を果たす。)から成る
書き込み電流制御回路15を設けた実施形態を一例とし
て開示しているが、本発明はこれに限らず、例えば所望
のゲート幅を有するフラッシュメモリセルトランジスタ
を更に細分化して設けたり、同じゲート幅を有するフラ
ッシュメモリセルトランジスタを複数個設けて、それぞ
れのフラッシュメモリセルトランジスタを組み合わせる
ことで、所望の書き込み電流を発生させるような構成と
しても良い。
【0025】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、各フラッシュメモリセルトランジスタに各選択トラ
ンジスタを介して対応する所望のゲート幅を有する複数
個のフラッシュメモリセルトランジスタを並列接続して
成る書き込み電流制御回路を設けたことで、フローティ
ングゲートを加工する工程のマスクに対してコントロー
ルゲートを加工する工程のマスクが合わせズレを起こす
ことで発生していた、ソース領域を挟んで隣り合うフラ
ッシュメモリセルトランジスタの各フローティングゲー
トに電荷(電子)を書き込む際の書き込み時間のバラツ
キを抑制して書き込み特性を改善することができる。
ば、各フラッシュメモリセルトランジスタに各選択トラ
ンジスタを介して対応する所望のゲート幅を有する複数
個のフラッシュメモリセルトランジスタを並列接続して
成る書き込み電流制御回路を設けたことで、フローティ
ングゲートを加工する工程のマスクに対してコントロー
ルゲートを加工する工程のマスクが合わせズレを起こす
ことで発生していた、ソース領域を挟んで隣り合うフラ
ッシュメモリセルトランジスタの各フローティングゲー
トに電荷(電子)を書き込む際の書き込み時間のバラツ
キを抑制して書き込み特性を改善することができる。
【図1】本発明の一実施形態の不揮発性半導体記憶装置
を説明するための回路図である。
を説明するための回路図である。
【図2】本発明の一実施形態の不揮発性半導体記憶装置
の書き込み特性の改善例を説明するための特性図であ
る。
の書き込み特性の改善例を説明するための特性図であ
る。
【図3】従来の不揮発性半導体記憶装置を説明するため
の平面図である。
の平面図である。
【図4】図3のX−X線断面図である。
【図5】従来の不揮発性半導体記憶装置を説明するため
の回路図である。
の回路図である。
【図6】従来の不揮発性半導体記憶装置の課題を説明す
るための回路図である。
るための回路図である。
【図7】第1のメモリセルトランジスタの書き込み特性
を説明するための特性図である。
を説明するための特性図である。
【図8】第2のメモリセルトランジスタの書き込み特性
を説明するための特性図である。
を説明するための特性図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/792
Claims (3)
- 【請求項1】 フローティングゲートとコントロールゲ
ートと第1、第2の不純物拡散領域とチャネルとから成
る複数のフラッシュメモリセルトランジスタを配置した
メモリセルアレイを具備して前記フローティングゲート
へホットエレクトロンにより電荷(電子)を書き込む不
揮発性半導体記憶装置において、 前記第1の不純物拡散領域に接続されたビット線とグラ
ンド間に各フラッシュメモリセルトランジスタの書き込
み電流を制御する書き込み電流制御回路を挿入したこと
を特徴とする不揮発性半導体記憶装置。 - 【請求項2】 フローティングゲートとコントロールゲ
ートと第1、第2の不純物拡散領域とチャネルとから成
る複数のフラッシュメモリセルトランジスタを配置した
メモリセルアレイを具備して前記フローティングゲート
へホットエレクトロンにより電荷(電子)を書き込む不
揮発性半導体記憶装置において、 前記第1の不純物拡散領域に接続されたビット線とグラ
ンド間に各フラッシュメモリセルトランジスタ毎に所望
の書き込み電流を設定可能な複数個のフラッシュメモリ
セルトランジスタを並列接続して成る書き込み電流制御
回路を挿入したことを特徴とする不揮発性半導体記憶装
置。 - 【請求項3】 フローティングゲートとコントロールゲ
ートと第1、第2の不純物拡散領域とチャネルとから成
る複数のフラッシュメモリセルトランジスタを配置した
メモリセルアレイを具備して前記フローティングゲート
へホットエレクトロンにより電荷(電子)を書き込む不
揮発性半導体記憶装置において、 前記第1の不純物拡散領域に接続されたビット線にノー
ドを介して各フラッシュメモリセルトランジスタに対応
する各選択トランジスタの各ドレインが接続され、該各
選択トランジスタの各ソースとグランド間にそれぞれ所
望のゲート幅を有する複数個のフラッシュメモリセルト
ランジスタが並列接続されて成る書き込み電流制御回路
を挿入したことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32455397A JPH11162186A (ja) | 1997-11-26 | 1997-11-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32455397A JPH11162186A (ja) | 1997-11-26 | 1997-11-26 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11162186A true JPH11162186A (ja) | 1999-06-18 |
Family
ID=18167106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32455397A Pending JPH11162186A (ja) | 1997-11-26 | 1997-11-26 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11162186A (ja) |
-
1997
- 1997-11-26 JP JP32455397A patent/JPH11162186A/ja active Pending
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