JPH11162186A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 フローティングゲートを加工する工程のマス
クに対してコントロールゲートを加工する工程のマスク
が合わせズレを起こすことで発生していた、ソース領域
を挟んで隣り合うフラッシュメモリセルトランジスタの
各フローティングゲートに電荷（電子）を書き込む際の
書き込み時間のバラツキを抑制して書き込み特性を改善
する。 【解決手段】 ドレイン領域７に接続されたビット線Ｂ
Ｌとグランド間に各フラッシュメモリセルトランジスタ
毎に所望の書き込み電流を設定可能な複数個のフラッシ
ュメモリセルトランジスタ１９、２０及び２１と２２、
２３及び２４をそれぞれ並列接続して成る書き込み電流
制御回路１５を挿入したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、詳しくはフローティングゲートと該フロ
ーティングゲートの上部から側部に跨る形でコントロー
ルゲートが形成され、フローティングゲートとコントロ
ールゲートに隣接するように基板表層にソース・ドレイ
ン領域とを有し、ソース・ドレイン領域間に発生させた
ホットエレクトロンをフローティングゲート内に蓄積さ
せることで、データの書き込みを行う、いわゆるスプリ
ットゲート型のフラッシュメモリセルトランジスタと称
す不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM、フラッシュメモリとも称す。)に
おいては、フローティングゲートとコントロールゲート
とを有する２重ゲート構造のトランジスタによって各フ
ラッシュメモリセルトランジスタが形成される。このよ
うな２重ゲート構造のフラッシュメモリセルトランジス
タの場合、フローティングゲートのドレイン領域側で発
生したホットエレクトロンを加速してフローティングゲ
ートに注入することでデータの書き込みが行われる。そ
して、Ｆ−Ｎ伝導(Fowler-Nordheim tunnelling)によっ
てフローティングゲートからコントロールゲートへ電荷
（電子）を引き抜くことでデータの消去が行われる。

【０００３】図３は、フローティングゲートを有するフ
ラッシュメモリセルトランジスタの平面図で、図４は、
そのＸ−Ｘ線の断面図である。この図においては、コン
トロールゲート６が絶縁膜を介してフローティングゲー
ト４の上部から側部に跨る形で配置されるスプリットゲ
ート構造を示している。Ｐ型のシリコン基板１の表面領
域に、選択的に厚く形成される酸化膜(LOCOS)よりなる
複数の分離領域２が短冊状に形成され、素子領域が区画
される。シリコン基板１上に、酸化膜３を介し、隣り合
う分離領域２の間に跨るようにしてフローティングゲー
ト４が配置される。このフローティングゲート４は、１
つのフラッシュメモリセルトランジスタ毎に独立して配
置される。また、フローティングゲート４上の選択酸化
膜５は、選択酸化法によりフローティングゲート４の中
央部で厚く形成され、フローティングゲート４の端部を
鋭角にしている。これにより、データの消去動作時にフ
ローティングゲート４の端部で電界集中が生じ易いよう
にしている。

【０００４】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応してコントロールゲート６が配置される。この
コントロールゲート６は、一部がフローティングゲート
４上に重なり、残りの部分が酸化膜３を介してシリコン
基板１に接するように配置される。また、これらのフロ
ーティングゲート４及びコントロールゲート６は、それ
ぞれ隣り合う列が互いに面対称となるように配置され
る。

【０００５】前記コントロールゲート６側の基板領域及
びフローティングゲート４側の基板領域に、Ｎ型のドレ
イン領域７及びソース領域８が形成される。ドレイン領
域７は、コントロールゲート６の間で分離領域２に囲ま
れてそれぞれが独立し、ソース領域８は、コントロール
ゲート６の延在する方向に連続する。これらのフローテ
ィングゲート４、コントロールゲート６、ドレイン領域
７及びソース領域８によりフローティングゲート・トラ
ンジスタとコントロールゲート・トランジスタとから成
るフラッシュメモリセルトランジスタが構成される。

【０００６】そして、前記コントロールゲート６上に、
酸化膜９を介してアルミニウム配線１０がコントロール
ゲート６と交差する方向に配置される。このアルミニウ
ム配線１０は、コンタクトホール１１を通して、ドレイ
ン領域７に接続される。そして、図５に示すように各コ
ントロールゲート６は、ワード線ＷＬとなり、コントロ
ールゲート６と平行に延在するソース領域８は、ソース
線ＳＬとなる。また、ドレイン領域７に接続されるアル
ミニウム配線１０はビット線ＢＬとなり、該ビット線Ｂ
Ｌは、データの読み出し時に用いるセンスアンプ（不図
示）及びＭＯＳトランジスタ１３を介してグランドに接
続されている。尚、前記ＭＯＳトランジスタ１３は、各
フラッシュメモリセルトランジスタの書き込み電流をあ
る値に設定するための役割を果たし、ここではおよそ１
５０ｎＡに設定してある。

【０００７】このような２重ゲート構造のフラッシュメ
モリセルトランジスタの場合、フローティングゲート４
に注入される電荷の量によってソース、ドレイン間のオ
ン抵抗値が変動する。そこで、フローティングゲート４
に選択的に電荷を注入することにより、特定のフラッシ
ュメモリセルトランジスタのオン抵抗値を変動させ、こ
れによって生じる各フラッシュメモリセルトランジスタ
の動作特性の差を記憶するデータに対応づけるようにし
ている。

【０００８】以上のフラッシュメモリセルトランジスタ
におけるデータの書き込み、消去及び読み出しの各動作
は、例えば、以下のようにして行われる。先ず、書き込
み動作において、選択したコントロールゲート６の電位
を２Ｖ、ドレイン領域７の電位を書き込み電流（Ｉcel
l）が１５０ｎＡとなる値、ソース領域８の電位を９Ｖ
とする。これにより、ドレイン領域７付近で発生するホ
ットエレクトロンがフローティングゲート４側へ加速さ
れ、酸化膜３を通してフローティングゲート４に注入さ
れてデータの書き込みが行われる。

【０００９】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート６内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ伝導によって
前記トンネル酸化膜を突き抜けてコントロールゲート６
に放出されてデータが消去される。

【００１０】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。そこ
で、ドレイン領域７から流れ出す電流をセンスアンプに
より検出することでフラッシュメモリセルトランジスタ
のオン／オフの判定、即ち、書き込まれたデータの判定
が行える。

【００１１】

【発明が解決しようとする課題】前記したフラッシュメ
モリセルトランジスタでは、フローティングゲート４の
上部から側部に跨る形で形成されるコントロールゲート
６は、フローティングゲート４上を被覆するように導電
膜を形成し、該導電膜を専用マスクを用いてパターニン
グすることで形成しており、すなわち、フローティング
ゲート４とコントロールゲート６とが自己整合形成され
ていないため、前記フローティングゲート４を加工する
工程のマスクに対してコントロールゲート６を加工する
工程のマスクが合わせズレを起こすと、前記ソース領域
８を挟んで隣り合うフラッシュメモリセルトランジスタ
同士のコントロールゲート・トランジスタのゲート長
（図６のＬ１、Ｌ２参照）が変わり、書き込み時にホッ
トエレクトロンを発生させる電界が変化したり、また、
フローティングゲート４とコントロールゲート６の重な
りの度合いが変わることにより、フローティングゲート
４とコントロールゲート６間の容量とフローティングゲ
ート４とソース領域８間の容量との容量比が変化する。

【００１２】それによって、各フラッシュメモリセルト
ランジスタの書き込み特性が非対象になってしまう。こ
こで、図７及び図８はそれぞれのフラッシュメモリセル
トランジスタの書き込み特性を示す特性図であり、前述
した書き込み動作時において、選択したコントロールゲ
ート６の電位を２Ｖ、ドレイン領域７の電位を書き込み
電流（Ｉcell）が１５０ｎＡとなる値、ソース領域８の
電位を各種（８Ｖ、９Ｖ、１０Ｖ、１１Ｖ）設定して、
ドレイン領域７付近で発生したホットエレクトロンがフ
ローティングゲート４側へ加速され、酸化膜３を通して
フローティングゲート４に所定量の電荷（電子）の書き
込みが行われるまでの書き込み時間（Program Time）を
示している。例えば、前述したようにソース領域８の電
位を９Ｖとして書き込みを行った場合に、第１のフラッ
シュメモリセルトランジスタ（以下、図６に示すワード
線ＷＬ１が接続されているフラッシュメモリセルトラン
ジスタのことを指す。）の読み出し電流（Cell Curren
t）Ｉｒが０．１μＡとなる書き込み時間はおよそ１８
μｓｅｃ（図７に二点鎖線で示すＡ点）で、第２のフラ
ッシュメモリセルトランジスタ（以下、図６に示すワー
ド線ＷＬ２が接続されているフラッシュメモリセルトラ
ンジスタのことを指す。）の読み出し電流Ｉｒが０．１
μＡとなる書き込み時間はおよそ３０μｓｅｃ（図８に
二点鎖線で示すＢ点）ほどかかっている。

【００１３】すなわち、両方のフラッシュメモリセルト
ランジスタ共に、その読み出し電流Ｉｒが０．１μＡと
なるためには、書き込み特性の劣る方のフラッシュメモ
リセルトランジスタ（ここでは、第２のフラッシュメモ
リセルトランジスタ）に対応した書き込み時間（例え
ば、およそ３０μｓｅｃ）を必要としていたため、両フ
ラッシュメモリセルトランジスタにおける書き込み特性
のバラツキを改善したいという要望があった。

【００１４】従って、本発明はフローティングゲートを
加工する工程のマスクに対してコントロールゲートを加
工する工程のマスクが合わせズレを起こすことで発生し
ていた、ソース領域を挟んで隣り合うフラッシュメモリ
セルトランジスタの各フローティングゲートに電荷（電
子）を書き込む際の書き込み時間のバラツキを抑制して
書き込み特性を改善した不揮発性半導体記憶装置を提供
するものである。

【００１５】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、ドレイン領域７に接続されたビット線ＢＬ
とグランド間に各フラッシュメモリセルトランジスタの
書き込み電流を制御する書き込み電流制御回路１５を挿
入したものである。また、前記ドレイン領域７に接続さ
れたビット線ＢＬとグランド間に各フラッシュメモリセ
ルトランジスタ毎に所望の書き込み電流を設定可能な複
数個のフラッシュメモリセルトランジスタ１９、２０及
び２１と２２、２３及び２４をそれぞれ並列接続して成
る書き込み電流制御回路１５を挿入したものである。

【００１６】更に、前記ドレイン領域７に接続されたビ
ット線ＢＬにノード１６を介して各フラッシュメモリセ
ルトランジスタに対応する各選択トランジスタ１７、１
８の各ドレインＤ１、Ｄ２が接続され、該各選択トラン
ジスタ１７、１８の各ソースＳ１、Ｓ２とグランド間に
それぞれ所望のゲート幅を有する複数個のフラッシュメ
モリセルトランジスタ１９、２０及び２１と２２、２３
及び２４をそれぞれ並列接続して成る書き込み電流制御
回路１５を挿入したものである。

【００１７】

【発明の実施の形態】以下に、本発明を具体化した一実
施形態を図面に従って説明する。本発明の不揮発性半導
体記憶装置の平面及び断面構造は、図３及び図４に示す
構造と同等であり、説明を省略する。本発明の特徴は、
図１に示すようにソース領域８を挟んで隣り合うフラッ
シュメモリセルトランジスタ（ワード線ＷＬ１に接続さ
れている第１のフラッシュメモリセルトランジスタ、ワ
ード線ＷＬ２に接続されている第２のフラッシュメモリ
セルトランジスタ）を有するメモリセルアレイにおい
て、グランドに接続されるビット線ＢＬに第１、第２の
フラッシュメモリセルトランジスタ毎に各フラッシュメ
モリセルトランジスタの書き込み電流を制御する書き込
み電流制御回路１５を設けた点である。

【００１８】前記書き込み電流制御回路１５は、前記ビ
ット線ＢＬにノード１６を介して各メモリセルトランジ
スタに対応する選択トランジスタ１７、１８の各ドレイ
ンＤ１、Ｄ２が接続され、該選択トランジスタ１７のソ
ースＳ１とグランド間にそれぞれ所望のゲート幅を有す
る複数個の不揮発性半導体記憶装置から成るフラッシュ
メモリセルトランジスタ１９、２０及び２１が並列接続
され、選択トランジスタ１８のソースＳ２とグランド間
に同じく所望のゲート幅を有する複数個の不揮発性半導
体記憶装置から成るフラッシュメモリセルトランジスタ
２２、２３及び２４が並列接続されている。尚、本実施
形態では第１、第２のフラッシュメモリセルトランジス
タに各選択トランジスタ１７、１８を介して対応する、
それぞれ所望のゲート幅を有する複数のフラッシュメモ
リセルトランジスタ（各フラッシュメモリセルトランジ
スタ１９と２２、２０と２３、２１と２４は、それぞれ
前記第１、第２のフラッシュメモリセルトランジスタに
書き込み電流１５０ｎＡ、１５０ｎＡ、６００ｎＡを発
生させる役割を果たす。）から成る書き込み電流制御回
路１５を設けている。

【００１９】以上説明した構成から成る書き込み電流制
御回路１５により、本発明の不揮発性半導体記憶装置の
書き込み電流制御方法について説明する。先ず、ＴＥＧ
のフラッシュメモリセルトランジスタまたはＬＳＩ内の
フラッシュメモリセルトランジスタで前述した第１、第
２のフラッシュメモリセルトランジスタの各書き込み特
性を測定し、その測定した際の書き込み特性に対応して
ビット線ＢＬとグランド間に挿入させた所望のフラッシ
ュメモリセルトランジスタ１９、２０及び２１と２２、
２３及び２４を消去、書き込み処理することで、第１の
フラッシュメモリセルトランジスタまたは第２のフラッ
シュメモリセルトランジスタの書き込み電流を調整す
る。

【００２０】すなわち、第１のフラッシュメモリセルト
ランジスタ及び第２のフラッシュメモリセルトランジス
タの各書き込み特性を測定した後、書き込み時間の長い
方のフラッシュメモリセルトランジスタ（例えば、第２
のフラッシュメモリセルトランジスタ）の書き込み時間
（従来とマスク合わせズレ量が同じであるとすれば、お
よそ３０μｓｅｃ）を書き込み時間の短い方のフラッシ
ュメモリセルトランジスタ（例えば、第１のフラッシュ
メモリセルトランジスタ）の書き込み時間（従来とマス
ク合わせズレ量が同じであるとすれば、およそ１８μｓ
ｅｃ）とほぼ同等となるように、図２に示すように第２
のフラッシュメモリセルトランジスタの書き込み電流Ｉ
cellを１５０ｎＡ（前述した書き込み時間の測定データ
取得に用いた書き込み電流）から６００ｎＡに変更する
ことで、第２のフラッシュメモリセルトランジスタの書
き込み時間をおよそ３０μｓｅｃ（図２に点線で示すＢ
点）から１８μｓｅｃ（図２に一点鎖線で示すＡ点）に
設定することができる。

【００２１】従って、予め第２のフラッシュメモリセル
トランジスタの書き込み電流を６００ｎＡに設定可能な
チャネル幅を有するフラッシュメモリセルトランジスタ
２４以外のフラッシュメモリセルトランジスタ２２、２
３に電荷（電子）を書き込んでおくことで、当該第２の
フラッシュメモリセルトランジスタの読み出し時に第２
のフラッシュメモリセルトランジスタを選択する選択ト
ランジスタ１８をＯＮさせることで、前述したフラッシ
ュメモリセルトランジスタ２４のみが導通して、第２の
フラッシュメモリセルトランジスタの書き込み電流が６
００ｎＡに設定される。これにより、前述した図２に示
すように第２のフラッシュメモリセルトランジスタの書
き込み時間が、第１のフラッシュメモリセルトランジス
タの書き込み時間とほぼ同等となり、書き込み特性の改
善が図れる。

【００２２】以上の説明では、第２のフラッシュメモリ
セルトランジスタの書き込み特性が第１のフラッシュメ
モリセルトランジスタの書き込み特性より劣るとして本
発明を説明したが、第１のフラッシュメモリセルトラン
ジスタの書き込み特性が第２のフラッシュメモリセルト
ランジスタの書き込み特性より劣る場合も同様であり、
前もって測定した書き込み特性データに基づいて第１の
フラッシュメモリセルトランジスタ側のフラッシュメモ
リセルトランジスタ１９、２０、２１の内の所望のフラ
ッシュメモリセルトランジスタへの電荷（電子）の書き
込み、消去を行っておくことで、第１のフラッシュメモ
リセルトランジスタの読み出し時に第１のフラッシュメ
モリセルトランジスタを選択する選択トランジスタ１７
をＯＮさせることで、前述した所望のフラッシュメモリ
セルトランジスタが導通して、第１のフラッシュメモリ
セルトランジスタの書き込み電流が所望の書き込み電流
に設定される。これにより、第１のフラッシュメモリセ
ルトランジスタの書き込み時間が、第２のフラッシュメ
モリセルトランジスタの書き込み時間とほぼ同等とな
り、書き込み特性の改善が図れる。

【００２３】また、例えば３００ｎＡの書き込み電流を
発生させたい場合には、フラッシュメモリセルトランジ
スタ１９と２０あるいはフラッシュメモリセルトランジ
スタ２２と２３を消去状態とし、フラッシュメモリセル
トランジスタ２１あるいはフラッシュメモリセルトラン
ジスタ２４を書き込み状態とすることで、３００ｎＡの
書き込み電流を発生させることができ、９００ｎＡの書
き込み電流を発生させたい場合には、フラッシュメモリ
セルトランジスタ１９と２０と２１あるいはフラッシュ
メモリセルトランジスタ２２と２３と２４を消去状態と
しておくことで対応できる。

【００２４】尚、本実施形態では第１、第２のフラッシ
ュメモリセルトランジスタに各選択トランジスタ１７、
１８を介して対応する、それぞれ所望のゲート幅を有す
る複数のフラッシュメモリセルトランジスタ（各フラッ
シュメモリセルトランジスタ１９と２２、２０と２３、
２１と２４は、それぞれ第１、第２のフラッシュメモリ
セルトランジスタに書き込み電流１５０ｎＡ、１５０ｎ
Ａ、６００ｎＡを発生させる役割を果たす。）から成る
書き込み電流制御回路１５を設けた実施形態を一例とし
て開示しているが、本発明はこれに限らず、例えば所望
のゲート幅を有するフラッシュメモリセルトランジスタ
を更に細分化して設けたり、同じゲート幅を有するフラ
ッシュメモリセルトランジスタを複数個設けて、それぞ
れのフラッシュメモリセルトランジスタを組み合わせる
ことで、所望の書き込み電流を発生させるような構成と
しても良い。

【００２５】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、各フラッシュメモリセルトランジスタに各選択トラ
ンジスタを介して対応する所望のゲート幅を有する複数
個のフラッシュメモリセルトランジスタを並列接続して
成る書き込み電流制御回路を設けたことで、フローティ
ングゲートを加工する工程のマスクに対してコントロー
ルゲートを加工する工程のマスクが合わせズレを起こす
ことで発生していた、ソース領域を挟んで隣り合うフラ
ッシュメモリセルトランジスタの各フローティングゲー
トに電荷（電子）を書き込む際の書き込み時間のバラツ
キを抑制して書き込み特性を改善することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の不揮発性半導体記憶装置
を説明するための回路図である。

【図２】本発明の一実施形態の不揮発性半導体記憶装置
の書き込み特性の改善例を説明するための特性図であ
る。

【図３】従来の不揮発性半導体記憶装置を説明するため
の平面図である。

【図４】図３のＸ−Ｘ線断面図である。

【図５】従来の不揮発性半導体記憶装置を説明するため
の回路図である。

【図６】従来の不揮発性半導体記憶装置の課題を説明す
るための回路図である。

【図７】第１のメモリセルトランジスタの書き込み特性
を説明するための特性図である。

【図８】第２のメモリセルトランジスタの書き込み特性
を説明するための特性図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートとコントロールゲ
   ートと第１、第２の不純物拡散領域とチャネルとから成
   る複数のフラッシュメモリセルトランジスタを配置した
   メモリセルアレイを具備して前記フローティングゲート
   へホットエレクトロンにより電荷（電子）を書き込む不
   揮発性半導体記憶装置において、 前記第１の不純物拡散領域に接続されたビット線とグラ
   ンド間に各フラッシュメモリセルトランジスタの書き込
   み電流を制御する書き込み電流制御回路を挿入したこと
   を特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 フローティングゲートとコントロールゲ
   ートと第１、第２の不純物拡散領域とチャネルとから成
   る複数のフラッシュメモリセルトランジスタを配置した
   メモリセルアレイを具備して前記フローティングゲート
   へホットエレクトロンにより電荷（電子）を書き込む不
   揮発性半導体記憶装置において、 前記第１の不純物拡散領域に接続されたビット線とグラ
   ンド間に各フラッシュメモリセルトランジスタ毎に所望
   の書き込み電流を設定可能な複数個のフラッシュメモリ
   セルトランジスタを並列接続して成る書き込み電流制御
   回路を挿入したことを特徴とする不揮発性半導体記憶装
   置。
3. 【請求項３】 フローティングゲートとコントロールゲ
   ートと第１、第２の不純物拡散領域とチャネルとから成
   る複数のフラッシュメモリセルトランジスタを配置した
   メモリセルアレイを具備して前記フローティングゲート
   へホットエレクトロンにより電荷（電子）を書き込む不
   揮発性半導体記憶装置において、 前記第１の不純物拡散領域に接続されたビット線にノー
   ドを介して各フラッシュメモリセルトランジスタに対応
   する各選択トランジスタの各ドレインが接続され、該各
   選択トランジスタの各ソースとグランド間にそれぞれ所
   望のゲート幅を有する複数個のフラッシュメモリセルト
   ランジスタが並列接続されて成る書き込み電流制御回路
   を挿入したことを特徴とする不揮発性半導体記憶装置。