JPH0878551A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

Info

Publication number
JPH0878551A
JPH0878551A JP27747094A JP27747094A JPH0878551A JP H0878551 A JPH0878551 A JP H0878551A JP 27747094 A JP27747094 A JP 27747094A JP 27747094 A JP27747094 A JP 27747094A JP H0878551 A JPH0878551 A JP H0878551A
Authority
JP
Japan
Prior art keywords
gate electrode
insulating film
region
floating gate
control gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP27747094A
Other languages
English (en)
Other versions
JP3450467B2 (ja
Inventor
Hitoshi Araki
仁 荒木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP27747094A priority Critical patent/JP3450467B2/ja
Priority to US08/359,660 priority patent/US5589699A/en
Priority to EP94120282A priority patent/EP0663695A3/en
Priority to KR1019940035880A priority patent/KR0169280B1/ko
Priority to CN94119911A priority patent/CN1055568C/zh
Publication of JPH0878551A publication Critical patent/JPH0878551A/ja
Priority to CNB971103437A priority patent/CN1156000C/zh
Application granted granted Critical
Publication of JP3450467B2 publication Critical patent/JP3450467B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【目的】高抵抗の第１のポリシリコンにコンタクトホー
ルを開孔する必要がなく、コンタクトホール数が少ない
選択トランジスタを実現させ、高集積化を図る。 【構成】積層型のメモリセル208 と同様の浮遊ゲートを
有する構造の選択トランジスタ209 を配している。高抵
抗の第１のポリシリコン204 にコンタクトホールを開孔
しないので、選択トランジスタのゲート配線においてセ
ルアレイ途中でのコンタクトホール形成の必要がない。
選択トランジスタ209 のしきい値が正になるようにその
浮遊ゲート204 に予め電荷を注入する構成、あるいは選
択トランジスタ209 のチャネル領域に不純物313 を導入
して、紫外線照射による中性しきい値が正になるように
制御される構成である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は選択トランジスタを有す
る電気的書き込み消去可能な不揮発性半導体記憶装置及
びその製造方法に関する。
【０００２】
【従来の技術】電気的書き込み消去可能な不揮発性半導
体記憶装置には、選択トランジスタを有するＮＡＮＤ型
ＥＥＰＲＯＭ、ＦＬＯＴＯＸ（floating gate tunnel o
xide）型ＥＥＰＲＯＭ等と、選択トランジスタのないＮ
ＯＲ型ＥＥＰＲＯＭとがある。選択トランジスタを有す
るＥＥＰＲＯＭは、メモリセルの状態を正のしきい値と
負のしきい値で区別するため、選択トランジスタがなけ
れば、負のしきい値のメモリセルを非選択とした場合、
非選択セルにセル電流が流れ込み誤動作してしまう。そ
のため、選択トランジスタをメモリセルと直列接続し誤
動作を防止している。
【０００３】図３０は従来のＮＡＮＤ型ＥＥＰＲＯＭの
メモリセルを一部抜き出して示す回路図である。制御ゲ
ートＣＧ（図３０ではＣＧ1 〜ＣＧ8 ）で制御される積
層型のメモリセル191 （以下、セルとも称する）が複数
個直列接続され、この直列接続端部、すなわちドレイン
Ｄ側（ビット線ＢＬ方向；図３０ではＢＬ1 ，ＢＬ2）
とソースＳ側にそれぞれ選択トランジスタ192 を配し選
択ゲートＳＧ1 ，ＳＧ2 で制御する構成となっている。
図３１はこのメモリセルにおける消去、書き込み及び読
み出し動作時に各所に印加される電圧例を示す図であ
る。
【０００４】データの消去は、ビット線ＢＬ、ソースＳ
をオープン、制御ゲートＣＧ、選択ゲートＳＧを全部０
Ｖにバイアスし、基板Ｗに消去電圧ＶEE、例えば２０Ｖ
を印加することにより、酸化膜のトンネル現象を利用
し、すべての浮遊ゲート内の電子を引き抜く。これによ
り、すべてのセルのしきい値は０Ｖ以下、すなわち、ノ
ーマリオン化（デプレッション型化、データ“１”化）
される。
【０００５】データの書き込みは、制御ゲートＣＧのう
ち、選択されたセルの制御ゲートには書き込み電圧Ｖpp
例えば２０Ｖを、非選択セルの制御ゲートにはＶppと０
Ｖの中間電位Ｖm 、例えば１０Ｖが印加される。この状
態でビット線ＢＬのうち、データ“０”を書き込むセル
のビット線には０Ｖ、データ“１”のままのセルのビッ
ト線にはＶm が印加される。
【０００６】このような電位関係において、選択セルの
制御ゲート電極がＶppでビット線が０Ｖの選択セルで
は、浮遊ゲート電極と半導体基板間の静電容量（Cs1 ）
と浮遊ゲート電極と制御ゲート電極間の静電容量（Cs2
）との比（Cs2/(Cs1+Cs2) ）（以下カップリング比と
呼ぶ）によりＶpp電位が分割され、例えば、Cs2/(Cs1+
Cs2)=0.5の場合、浮遊ゲート電極と半導体基板間の電位
差は１０Ｖとなる。
【０００７】このとき浮遊ゲート電極と半導体基板間の
ゲート酸化膜（以下トンネル酸化膜と呼ぶ）の電界はト
ンネル酸化膜厚が１０ｎｍであれば１０ＭＶ／ｃｍとな
り、Fowler-Nordhim電流（以下トンネル電流と呼ぶ）が
トンネル酸化膜を介して流れ、電子が浮遊ゲートに注入
され、そのセルのしきい値が正となり、選択セルに書き
込み（“０”書き込み）が行われる。
【０００８】上記“０”書き込みを行うセル（例えばFI
G.１中のＢＬ1 とＣＧ4 で選択されるセル）が属するＮ
ＡＮＤ（ＳＧ1 からＳＧ2 まで直列接続されたメモリセ
ルユニットをＮＡＮＤと呼ぶことにする）及びそれ以外
のビット線ＢＬ1 につながるＮＡＮＤ中の非選択セルの
制御ゲート電極にはＶm の電位が印加されている。これ
は、非選択セルトランジスタをオンさせておき、ビット
線電位０Ｖを選択セルのチャネルに転送し、選択セルの
書き込み特性を十分にとるためである。このとき非選択
セルのトンネル酸化膜に印加される電界は５ＭＶ／ｃｍ
程度であるので書き込みは起こらない。一方、上記選択
セルと同一の制御ゲート上にあるセルに“１”書き込み
を行う場合（例えばＢＬ2 とＣＧ4 で選択されるセ
ル）、ＢＬ2のビット線電位はＶm にする。このような
電位であれば、ＢＬ2 とＣＧ4 で選択されるセルのチャ
ネルにはほぼＶm が転送されるので書き込みは行われず
“１”状態を保つことができる。上記書き込みセルのし
きい値は０Ｖ以上Ｖcc（例えば５Ｖ）以下にする。
【０００９】データの読み出しは、選択されたセルの属
するビット線はＶcc、例えば５Ｖにプリチャージされ、
非選択のビット線には０Ｖにされる。そして選択された
セルの制御ゲートに０Ｖ、それ以外の非選択セルの制御
ゲートにはＶcc、が印加され選択ゲートを開いてビット
線から電流が流れ込むか否かによってデータ“０”／
“１”を判定する。すなわち、セルがデプレッション化
していれば電流は流れるが、しきい値が正になっていれ
ば電流は流れない。しきい値Ｖthが０Ｖより大きいセル
と小さいセルの静特性を図３２に示す。ＶCGは制御ゲー
トへの電圧、Ｉdはドレイン電流である。
【００１０】このような構成によれば、通常メモリセル
には書き込みあるいは消去を行うためトンネル電流を流
すのに十分な薄さの酸化膜（通常１０ｎｍ程度）を半導
体基板と電荷蓄積領域の間に設ける。選択トランジスタ
のゲート酸化膜は通常のトランジスタ動作を行うのでト
ンネル現象の起こらない、つまりトンネル電流が流れな
い程度の厚い酸化膜が必要である。例えば、書き込み動
作時の選択トランジスタのゲート電圧が１０Ｖとすれば
選択トランジスタ（ＳＧ）のゲート酸化膜厚は３０ｎｍ
程度必要である。
【００１１】このように、メモリセルと選択トランジス
タのゲート酸化膜厚が異なる場合についてその製造工程
を以下に説明する。図３３は従来のＮＡＮＤ型ＥＥＰＲ
ＯＭのメモリセルアレイの一部分を示す平面図である。
図３４〜図４５はそれぞれ、図３３の要所の断面位置
（（Ａ−Ａ），（Ｂ−Ｂ），（Ｃ−Ｃ），（Ｄ−Ｄ））
を用いて製造工程を順次説明する断面図である。
【００１２】図３４に示すように半導体基板101 上に選
択的に素子分離領域102 を形成する（図３４（Ｂ−
Ｂ））。次に、図３５に示すように半導体基板101 上に
熱酸化により第１のゲート酸化膜103 を２５ｎｍ程度形
成する。次に、図３６に示すようにフォトリソグラフィ
とウェットエッチング（例えばＮＨ4 Ｆ）を用いてメモ
リセル領域104 の第１のゲート酸化膜を除去する。次
に、図３７に示すように熱酸化により１０ｎｍの第２の
ゲート酸化膜105 を形成する。
【００１３】一般的にフォトリソグラフィに用いる感光
材（レジスト）中には金属不純物が含有されており、こ
の金属不純物がそれぞれのゲート酸化膜の膜質の劣化を
引き起こしてしまう。ゲート酸化膜質を劣化させずに２
種類の膜厚のゲート酸化膜を形成しようとする場合、製
造工程はこれより長くて複雑な工程となってしまう。製
造工程を続いて説明する。
【００１４】図３８に示すように、ゲート酸化膜103 、
105 上に第１のポリシリコン106 を２００ｎｍ堆積し、
ＰあるいはＡｓを１×１０20ｃｍ-3ドーピングする。こ
こで不純物濃度が比較的小さいのは、後の熱工程におけ
るドーパントの拡散によるゲート酸化膜 105の耐圧劣化
を極力防止するためである。
【００１５】次に、図３９に示すように、フォトリソグ
ラフィと異方性エッチングを用いてポリシリコン106 を
加工し、フローティングゲートが形成される。この結
果、フローティングゲート分離領域107 が形成される
（図３９（Ｂ−Ｂ））。
【００１６】次に、図４０に示すように、第１のポリシ
リコン106 とフローティングゲート分離領域107 上に、
シリコン酸化膜あるいはシリコン酸化膜とシリコン窒化
膜の積層膜（ＯＮＯ膜）でなる絶縁膜108 をシリコン酸
化膜換算で例えば２５ｎｍ形成する。
【００１７】次に、図４１に示すように、上記第１のポ
リシリコン上の絶縁膜108 上に第２のポリシリコン109
を、例えば、４００ｎｍ堆積しＰあるいはＡｓを５×１
０20ｃｍ-3ドーピングする。次に、図４２に示すよう
に、フォトリソグラフィと異方性エッチングを用いて選
択トランジスタ110 の部分とメモリセル111 の部分を同
時に加工する（図４２（Ａ−Ａ））。
【００１８】次に、図４３に示すように、選択トランジ
スタのゲート電極の一部112 に対しフォトリソグラフィ
と異方性エッチングを用いて第２のポリシリコン109 を
除去する。すなわち、Ｃ−Ｃ線断面の図４３（Ｃ−Ｃ）
はビット線複数本おきに設けられる選択ゲートの信号伝
播促進用のコンタクト部分を形成するための途中のプロ
セスであり、Ｄ−Ｄ線断面の図４３（Ｄ−Ｄ）はデコー
ダと繋がるコンタクト部分を形成するための途中のプロ
セスである。
【００１９】次に、図４４に示すように、ＢＰＳＧ（Bo
ron Phospho-Silicate Glass）などの層間絶縁膜113 を
堆積する。116 は後酸化膜である。次に図４５に示すよ
うに、フォトリソグラフィと異方性エッチングを用いて
選択トランジスタの第１、第２のポリシリコン106 ，10
9 上、（図示しないがメモリセル上、ドレイン、ソース
領域上にも）コンタクトホール114 を開孔する。その
後、選択トランジスタの第１のポリシリコン106 と第２
のポリシリコン109 を接続するようにアルミニウム配線
115 （ビット線ＢＩＴも同じ）を形成する。
【００２０】上記構成のように、選択トランジスタの第
１のポリシリコン106 と第２のポリシリコン109 を接続
するのは次の理由からである。第１のポリシリコン106
はゲート電極として作用するが、高抵抗ポリシリコンで
ある。このため、第２のポリシリコン109 を配線として
用いなければならない。
【００２１】このように選択トランジスタの第１のポリ
シリコン106 と第２のポリシリコン109 にコンタクトホ
ールを開孔するため、コンタクトホール数が多くなる。
コンタクトホールに対する合わせ余裕の関係からフリン
ジが必要であり、コンタクトホール数が多いほど高集積
化は損なわれる。選択ゲートには図３３に示すコンタク
ト領域121 がビット線複数本（例えば１２８本あるいは
２５６本）おきに必要であり、これが高集積化の大きな
妨げとなる。
【００２２】また、図３８（Ａ−Ａ）に示すように、メ
モリセル領域104 には書き込みあるいは消去を行うため
のトンネル電流を流すのに十分な薄さの第２のゲート酸
化膜105 を形成する。これに対し、選択トランジスタの
ゲート酸化膜は通常のトランジスタ動作を行うのでトン
ネル現象の起こらない、つまりトンネル電流が流れない
程度の厚い第１のゲート酸化膜103 を必要とする。この
ような２種類の酸化膜を作るため、フォトリソグラフィ
工程における合わせ余裕、すなわち選択トランジスタの
ゲート酸化膜とトンネル酸化膜の境界と、メモリセルの
ゲート電極端、あるいは選択トランジスタのゲート電極
端との合わせ余裕が必要である。この合わせ余裕が選択
トランジスタとそれに隣接するメモリセルとの間の集積
度を低下させる。
【００２３】
【発明が解決しようとする課題】このように従来では、
ゲート酸化膜を選択トランジスタ用とそれより薄いトン
ネル酸化膜用とに作り分ける必要がある。特にトンネル
酸化膜の耐圧劣化の防止のため、これと接触する第１の
ポリシリコンには多くの不純物を導入することはでき
ず、高抵抗となる。従って配線としては不適当になるの
で、上層の低抵抗の第２のポリシリコンを配線として用
い、コンタクトホールを介して各所で第１、第２のポリ
シリコンを接続していた。このため、コンタクトホール
数が多くなり集積度の妨げになる欠点がある。
【００２４】この発明は上記事情を考慮してなされたも
のであり、その目的は第１のポリシリコンにコンタクト
ホールを開孔する必要がなく、すなわちコンタクトホー
ル数が少なくコンタクトフリンジの必要のない選択トラ
ンジスタを有すると共に、製造工程を複雑化することな
くトンネル酸化膜の信頼性を向上させ、かつ集積化に優
れた不揮発性半導体記憶装置及びその製造方法を提供す
ることにある。
【００２５】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、半導体基板表面のソース領域及びドレイ
ン領域と、前記基板上に形成された第１の制御ゲート電
極と、この制御ゲート電極と前記半導体基板との間に第
１の電荷蓄積領域を有し、書き込み時にはゲートと基
板、ドレイン、ソース間の電位差により前記第１の電荷
蓄積領域に電荷を注入し、読み出し時のゲート電圧より
高いしきい値に設定し、消去時には書き込み時と逆の電
位差により前記第１の電荷蓄積領域から電荷を放出さ
せ、読み出しゲート電圧より低いしきい値に設定するこ
とによりデータを記憶するメモリセルと、前記メモリセ
ル複数で直列接続を成しその端部に設けられる、第２の
制御ゲート電極、及びこの制御ゲート電極と前記半導体
基板との間に第１の電荷蓄積領域と同様の第２の電荷蓄
積領域を有する選択トランジスタと、少なくとも前記メ
モリセルに対する読み出し、書き込み動作時に前記選択
トランジスタに予め正のしきい値を持たせる第２の電荷
蓄積領域に電荷を注入する手段とを具備したことを特徴
とする。
【００２６】また、前記選択トランジスタは、第２の制
御ゲート電極と半導体基板との間に、前記第１の電荷蓄
積領域と同様形状の前記第２の電荷蓄積領域としての電
極領域を有して構成され、この電極領域下の前記半導体
基板に設けられる、前記選択トランジスタを正のしきい
値に制御するための不純物が導入されたチャネル領域を
具備することを特徴とする。
【００２７】さらに、この発明の不揮発性半導体記憶装
置の製造方法として、前記チャネル領域を有する選択ト
ランジスタには紫外線照射を行う工程が設けられ、その
中性しきい値が正のしきい値になるように構成されるこ
とを特徴とする。
【００２８】
【作用】選択トランジスタもメモリセルと同様なゲート
電極構造を有する。このため、低抵抗の制御ゲート電極
を選択ゲートの制御配線としてそのまま使用できるので
高集積化の妨げとなるコンタクトホールを設ける必要が
ない。また、メモリセルと選択トランジスタに対するゲ
ート絶縁膜は作り分ける必要がない。よって、ゲート絶
縁膜の汚染の原因となる工程が省かれる。
【００２９】
【実施例】図１はこの発明の第１実施例に係るＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイの一部分を示す平面
図である。図１１（Ａ−Ａ），（Ｂ−Ｂ），（Ｃ−Ｃ）
はそれぞれ図１におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線
に沿う断面図であり、図２〜図１０はそれぞれ図１にお
ける断面位置を要所に用いてこの発明に係る製造方法を
工程順に示す断面図である。
【００３０】図２に示すように、半導体基板201 上に選
択的に素子分離膜202 を形成する。素子分離膜202 は例
えば、膜厚８００ｎｍの酸化膜である（図２（Ｂ−
Ｂ））。次に、図３に示すように、素子領域表面上に例
えば８００℃のドライ酸化条件で１０ｎｍのゲート酸化
膜203 を形成する。次に、図４に示すように、ゲート酸
化膜203 、素子分離領域202 上に減圧ＣＶＤ法により例
えば２００ｎｍの膜厚のポリシリコン204 を堆積する。
【００３１】次に、図５に示すように、イオン注入法あ
るいは気相拡散により、ＰあるいはＡｓを５×１０19〜
２×１０20cm-3の濃度でポリシリコン204 中に導入す
る。この不純物濃度は後の熱工程におけるドーパントの
拡散によるゲート酸化膜203 の耐圧劣化を防止するため
比較的低い濃度で高抵抗となる。次に、リソグラフィと
異方性エッチングを用いて素子分離領域202 上のポリシ
リコン204 を素子分離領域からはみでない幅で除去し浮
遊ゲート分離領域205 とする（図５（Ｂ−Ｂ））。
【００３２】次に、図６に示すように、ポリシリコン20
4 と浮遊ゲート分離領域205 上に、９００℃から１００
０℃の温度範囲でドライ酸化して例えば１５ｎｍの膜厚
の酸化膜を形成し、その上にＬＰＣＶＤ法によりシリコ
ン窒化膜を例えば１５ｎｍの膜厚で堆積し、その上に９
００℃から１０００℃の温度範囲でウェット酸化により
例えば５ｎｍの膜厚の酸化膜を形成する。これにより、
シリコン酸化膜とシリコン窒化膜の積層絶縁膜（ＯＮＯ
膜）206 を形成する。
【００３３】次に、図７に示すように、ＯＮＯ膜206 上
にＬＰＣＶＤ法により例えば４００ｎｍの膜厚のポリシ
リコン207 を堆積する。次にイオン注入法あるいは気相
拡散によりＰあるいはＡｓを３×１０20〜５×１０20cm
-3の濃度でポリシリコン207中に導入する。
【００３４】次に、図８に示すように、リソグラフィと
異方性エッチングを用いてポリシリコン207 とＯＮＯ膜
206 とポリシリコン204 を順にエッチングして、メモリ
セル208 と選択トランジスタ209 のゲート部を同時に形
成する（図８（Ａ−Ａ））。
【００３５】次に、図９に示すように、ＰあるいはＡｓ
をイオン注入し、ソース／ドレイン領域となる拡散層21
0 を形成する。次に、８００℃から１０００℃の温度範
囲でドライ酸化によりポリシリコン204 ，207 表面と拡
散層210 上に酸化膜211 を形成する。
【００３６】次に、図１０に示すように、酸化膜211 上
にＢＰＳＧ膜212 を例えば１０００ｎｍの膜厚で堆積す
る。次に、図１１に示すように、リソグラフィと異方性
エッチングを用いて拡散層210 一部表面（図示しないビ
ット線コンタクト部）と、メモリセル208 及び選択トラ
ンジスタ209 におけるポリシリコン207 の一部表面が露
出するコンタクトホール213 を開孔する。その後、スパ
ッタ法あるいはＣＶＤ法により、アルミニウムを例え
ば、８００ｎｍの膜厚で堆積する。次にリソグラフィと
異方性エッチングを用いてこのアルミニウムを選択的に
エッチングし配線214 （ビット線も同じ）を形成する。
【００３７】図１１（Ｃ−Ｃ）はデコーダ（図示せず）
側に接続されるためのコンタクト領域の断面であり、素
子分離領域202 上にポリシリコン（204 ，207 ）の電極
が形成されている。選択トランジスタ209 の配線はメモ
リセルと同様の低抵抗のポリシリコン207 （ゲート配
線）にコンタクトをとっている。
【００３８】このような構成によれば、高抵抗の第１の
ポリシリコン204 にコンタクトホールを開孔しないの
で、選択トランジスタのゲート配線においてセルアレイ
途中でのコンタクトホール形成の必要がなくなる。すな
わち、前記図３３の121 の領域が必要なくなるので、コ
ンタクトホール数は必要最小限となり、高集積化に寄与
する。
【００３９】また、メモリセルと選択トランジスタに対
するゲート絶縁膜は作り分ける必要がない。従って、メ
モリセルと選択トランジスタに対するゲート絶縁膜は同
一工程となり、従来のようにリソグラフィ工程での合わ
せ余裕を必要としない。この結果、ゲート絶縁膜の汚染
の原因となる工程が省かれメモリセルの信頼性が向上さ
れると共に集積度向上に寄与する。
【００４０】図１２は図１の構成によるこの発明のＮＡ
ＮＤ型ＥＥＰＲＯＭのメモリセルを一部抜き出して示す
回路図である。図１〜図１１中の対応する箇所は同一の
符号を付している。
【００４１】制御ゲートＣＧ（図１２中ＣＧ1 〜ＣＧ8
）で制御される積層型のメモリセル208 （以下、セル
とも称する）が複数個直列接続され、この直列接続端
部、すなわちドレインＤ側（ビット線ＢＬ（ＢＬ1 ，Ｂ
Ｌ2 ））とソースＳ側にそれぞれ選択トランジスタ209
を配し、選択ゲートＳＧ（ＳＧ1 ，ＳＧ2 ）で制御する
構成となっている。この選択トランジスタ209 はメモリ
セル208 と同様の浮遊ゲートを有している。
【００４２】すなわち、上記浮遊ゲートは例えば前述の
図１１で示した第１のポリシリコン204 であり、選択ゲ
ートＳＧ1 ，ＳＧ2 や制御ゲートＣＧは図１１で示した
第２のポリシリコン207 である。
【００４３】選択トランジスタ209 は書き込み、読み出
し時には選択されたもの以外は非導通状態としなければ
ならない。そこでまず、選択トランジスタのしきい値が
正になるようにその浮遊ゲートに予め電荷を注入させて
おくＳＧ書き込み手段が必要になってくる。
【００４４】図１３はこの発明に係る選択トランジスタ
209 のしきい値制御を行うためのデコード系の回路例を
示している。すなわち、制御ゲートＣＧのデコーダ内に
選択ゲートＳＧのデコード動作が行えるよう組み込まれ
ている。ロウメインデコーダ301 、ロウサブデコーダ30
2 からなり、ロウメインデコーダ301 の回路は図１４の
ように構成され、ロウサブデコーダ302 は図１５のよう
に構成されている。
【００４５】図１４に示すロウメインデコーダは、ＮＡ
ＮＤ束からなるメモリセルブロックのうちの１つを選択
する回路である。外部から入力されるアドレスは、図示
しないアドレスラッチ回路によって内部ロウアドレスに
変換され、この内部ロウアドレスによってメモリセルブ
ロックのうちの一つを選択するため、ノードＮ1 から図
１５に示すようなロウサブデコーダに信号を供給する。
選択されたロウサブデコーダ302 の入力ノードＮ1 の電
位は５Ｖ（Ｖcc）、また非選択のロウサブデコーダ302
の入力ノードＮ1 の電位は０Ｖとなる。
【００４６】図１５に示すロウサブデコーダは、入力信
号Ａ，Ｂ，Ｃ，Ｄ，Ｅ、電源ＶA ，ＶB ，ＶC にはそれ
ぞれ読み出し時、書き込み時、選択ゲートＳＧの書き込
み時、消去時の各モードにおいて、図１６に示す電位が
供給される。Ｖccは通常の電源で例えば５Ｖ、Ｖppは書
き込み消去系高電圧、例えば２０Ｖ、Ｖm はＶppの中間
電位で例えば１０Ｖ、ＧＮＤは０Ｖとして考える。
【００４７】この発明における選択ゲートＳＧの書き込
みについて、図１５、図１６を参照して説明する。選択
トランジスタ書き込み（ＳＧ書き込み）のモードになる
と、ロウサブデコーダ302 の入力ノードＮ1 の電位は５
Ｖ（Ｖcc）となり、信号Ａの電位が０Ｖ、信号Ｂの電位
が５Ｖとなるよう制御されるため、ＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタとからなる
スイッチ401 が非導通状態、スイッチ402 が導通状態と
なる。このためノードＮ2 の電位はノードＮ1と反対の
電位（０Ｖ）となる。
【００４８】電源ＶA の電位はＶpp（２０Ｖ）となって
いるから、ロウサブデコーダ部のノードＮ3 の電位は０
Ｖとなり、ノードＮ4 の電位は２０Ｖとなる。これによ
り、ロウサブデコーダの出力ゲート410 は非導通状態、
放電用Ｎチャネルトランジスタアレイ411 は導通状態と
なる。従って、制御ゲートＣＧは全部０Ｖに設定され
る。
【００４９】一方、ドレイン側のセレクト線（ＳＧ1 ）
の端部においてノードＮ4 の電位と同じ２０Ｖがゲート
に印加されるＱ122 ，Ｑ131 に対し、その両電源側に接
続されたＰチャネルＭＯＳトランジスタＱ121 ，Ｑ132
のゲートは共に０Ｖにされる。これにより、このドレイ
ン側セレクト線の端部は遮断状態になる。また、ソース
側のセレクト線（ＳＧ2 ）の端部ではＱ134 ，Ｑ135 ，
Ｑ136 が非導通状態である。よって、ノードＮ3 の電位
と同じノードＮ5 の０Ｖは、ＳＧ書き込み用トランジス
タＱ141 ，Ｑ142 を導通させ、電源ＶD からの高電圧Ｖ
ppにより、選択ゲートＳＧに２０Ｖが印加されるように
構成されている。
【００５０】上記のようなデコーダの構成により、図１
２に示す選択トランジスタ209 のしきい値設定は実際以
下のシーケンスで達成される。まず、制御ゲートＣＧ及
び選択ゲートＳＧを全部０Ｖ、ビット線、ソースをオー
プン、基板をＶppにする事により、ＣＧ，ＳＧの浮遊ゲ
ート電極から、基板へトンネル電流を流し、すべての浮
遊ゲート内の電子を引き抜き消去状態とする。
【００５１】次に、選択トランジスタ209 のしきい値を
０Ｖ以上にするため、ＳＧにＶpp、例えば２０Ｖを印加
し、その他を０Ｖとする。これにより選択トランジスタ
209のフローティングゲートに電子が注入された状態に
なり、しきい値は０Ｖ以上になる。このしきい値は、書
き込み時におけるビット線電位（中間電位Ｖm 、例えば
１０Ｖ）を転送するため余り高くしてはならず、例えば
１Ｖ程度に設定する。
【００５２】次に、上記実施例構成においてメモリセル
における消去、書き込み及び読み出し動作について説明
する。まず、データの消去は図１７に示すように、全部
のＣＧを０Ｖ、ビット線ＢＬ、ソースＳをオープン、基
板ＷをＶEE、例えば２０Ｖにすることにより、酸化膜の
トンネル現象を利用し、すべての浮遊ゲート内の電子を
引き抜く。これにより、すべてのセルのしきい値は０Ｖ
以下、すなわち、ノーマリオン化（デプレッション型
化、データ“１”化）される。このときＳＧにはＶpp
（例えば２０Ｖ）あるいはＶm （例えば１０Ｖ）を印加
し、選択トランジスタの浮遊ゲート電極中の電荷抜けを
防止する。このとき消去セルのしきい値は０Ｖ以下（負
のしきい値）にされる。
【００５３】データ書き込みは、従来と同様で、制御ゲ
ートＣＧのうち、選択されたセルの制御ゲートには書き
込み電圧Ｖpp、例えば２０Ｖを、非選択セルの制御ゲー
トにはＶppと０Ｖの中間の電位Ｖm 、例えば１０Ｖが印
加される。この状態でビット線ＢＬのうち、データ
“０”を書き込むセルのビット線には０Ｖ、データ
“１”のままのセルのビット線にはＶm が印加される。
【００５４】すなわち、図１８に示すように、制御ゲー
トＣＧ4 に繋がる所定のメモリセルCELL1 に選択的に書
き込みを行うとすると、ＣＧ4 にＶpp（２０Ｖ）を印加
し、それ以外のＣＧと選択ゲートＳＧ1 、ビット線ＢＬ
2 にはＶm （１０Ｖ）、ビット線ＢＬ1 、ＳＧ2 には接
地電位ＧＮＤを与える。これにより、CELL1 だけにはト
ンネル電流が流れるに十分な電界がかかり、しきい値が
正となり、選択セルに書き込み（“０”書き込み）が行
われる。他のセルにはチャネル側にＶm が印加されるの
で、トンネル酸化膜にかかる電界が緩和（５ＭＶ／ｃ
ｍ）されトンネル電流は流れない。また、書き込みセル
のしきい値は０Ｖ以上Ｖcc（例えば５Ｖ）以下にする。
【００５５】データの読み出しも、従来と同様で、選択
されたセルの属するビット線はＶcc、例えば５Ｖにプリ
チャージされ、非選択のビット線には０Ｖにされる。そ
して選択されたセルの制御ゲートに０Ｖ、それ以外の非
選択セルの制御ゲートにはＶcc、が印加され選択ゲート
を開いてビット線から電流が流れ込むか否かによってデ
ータ“０”／“１”を判定する。すなわち、セルがデプ
レッション化していれば電流は流れるが、しきい値が正
になっていれば電流は流れない。図１９はCELL1 を読み
出すときの電圧印加状態を示している。また、図２０に
上記実施例のメモリセルにおける消去、書き込み及び読
み出し動作時に各所に印加される電圧例を示す。
【００５６】上記実施例における選択トランジスタの浮
遊ゲート電極への電荷注入はユーザの使用状態におい
て、例えば、以下のシーケンスのように自動的に行える
ようにしておけばよい。 （１）選択トランジスタ、メモリセル一括消去 （２）選択トランジスタ書き込み（しきい値制御のため
Verifyを行ってもよい） （３）メモリセル選択書き込み なお、データの書き換え時にも上記（１）〜（３）の動
作を行う。
【００５７】しかし、上記のようなシテスムにした場
合、第１に、選択トランジスタにも書き込み消去ストレ
スが加わるため、選択トランジスタが不良になる可能性
が高くなる。第２に、データ書き換え時に、選択トラン
ジスタの書き込みを行わなければならないため、トータ
ルの書き込み時間が長くなる、等の問題がある。
【００５８】そこで、選択トランジスタの浮遊ゲート電
極への電荷注入は工場出荷時に製造者が行う。ユーザ側
でデータの書き換えを行う場合には、上述のように消去
時に選択トランジスタにＶppあるいはＶm を印加し、選
択トランジスタの電荷が消去されないようにする回路構
成とすればよい。
【００５９】また、選択トランジスタへの書き込みにお
いて上述のように、しきい値を例えば１Ｖ程度に制御す
る必要がある。ここで、選択トランジスタとメモリセル
とが前述したカップリング比（Cs2/(Cs1+Cs2) ）が同じ
とすると、同じＶpp電圧を与えた場合、メモリセルより
短い書き込み時間で選択トランジスタの書き込みを行わ
なければならず、しきい値制御がむずかしい。また、選
択トランジスタ書き込み時のＶppを低くする方法もある
が、回路が複雑になるという難点がある。
【００６０】上記問題は選択トランジスタのカップリン
グ比（Cs2/(Cs1+Cs2) ）をメモリセルのそれより小さく
すれば容易に解決できる。例えば、ワード線方向への浮
遊ゲート電極長Ｆd1（図１に図示）をメモリセルの浮遊
ゲート電極長Ｆd2より小さくすることにより、選択トラ
ンジスタの浮遊ゲート電極と前記制御ゲート電極間の静
電容量Cs2 が小さくなりカップリング比が小さくなる。
選択トランジスタのカップリング比を小さくすることに
より、消去時、あるいは選択書き込み時の選択トランジ
スタの誤消去、誤差書き込みを防止できる。
【００６１】図２１はこの発明の第２実施例に係るＮＡ
ＮＤ型ＥＥＰＲＯＭのメモリセルアレイの一部分を示す
平面図である。図２２（Ａ−Ａ），（Ｂ−Ｂ），（Ｃ−
Ｃ）（Ｄ−Ｄ）はそれぞれ図２１におけるＡ−Ａ線、Ｂ
−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿う断面図である。上述
の選択トランジスタのカップリング比をメモリセルのそ
れより小さくする構成の他の例で、図１との相違点は図
２２（Ｂ−Ｂ）に示すように選択トランジスタにおいて
浮遊ゲート分離領域205 を設けずに、浮遊ゲート（ポリ
シリコン204 ）を連続させた構成となっていることであ
る。従ってこの実施例では、図示しないが製造方法に関
する前記図５から図１０の各（Ｂ−Ｂ）断面図のポリシ
リコン204 は図４のポリシリコン204 のごとく、浮遊ゲ
ート分離領域205 を設けない構造となる。
【００６２】この実施例を適用する場合次の条件が必要
である。図２２（Ｄ−Ｄ）に示すように、メモリセルの
浮遊ゲート分離領域205 において、幅Ｌとポリシリコン
204の膜厚Ｔとの関係、２Ｔ＞Ｌを満足すれば、選択ト
ランジスタの容量のカップリング比がメモリセルのそれ
より小さくなる。
【００６３】上記構成によれば、選択トランジスタは浮
遊ゲート分離領域205 を持たないので選択トランジスタ
全体の共通の浮遊ゲートとして存在することになる。よ
って選択トランジスタそれぞれのカップリング比のばら
つきは皆無になる。個々の選択トランジスタのしきい値
の均一化が容易になる。その他の構成は図１と同様であ
り、コンタクトホール数は必要最小限となり、高集積化
に寄与する。
【００６４】次に、この発明の第３実施例を以下に説明
する。上記２つの実施例によれば、選択トランジスタ20
9 は書き込み、読み出し時には選択されたもの以外は非
導通状態としなければならない。すなわち、選択トラン
ジスタはエンハンスメント型トランジスタでなければな
らない。また、上記のように、書き込み時において選択
されるメモリセルと制御ゲートを共通に接続するメモリ
セルには制御ゲートにＶppが印加されるため、誤書き込
みを防止するためのＶm （例えば１０Ｖ）をチャネルに
供給する必要がある（図２０における“１”書き込
み）。
【００６５】このような条件を保ちつつ、選択トランジ
スタの浮遊ゲート電極への電荷注入の工程、すなわち選
択トランジスタの書き込み工程なしに選択トランジスタ
に所望のしきい値を持たせる構成を以下説明する。この
実施例の特徴は、紫外線照射により全部のメモリセルを
消去状態にし、このとき、選択トランジスタも紫外線照
射されその中性しきい値が正の値を保つようにする選択
トランジスタを構成することである。
【００６６】トランジスタのソース，ドレイン間電圧は
ゲート電圧とそのトランジスタのしきい値の差で決ま
る。トンネル酸化膜をトンネル電流（Ｆ−Ｎ電流）が流
れ始めるために必要なトンネル酸化膜にかかる電界は約
６ＭＶ／ｃｍであるから、 （Ｖpp−（ＶSG1 −ＶthSG））×ＣＲcell／Ｔtunnel＜６ＭＶ／ｃｍ …(1) ただし、ＶthSGは選択トランジスタの紫外線照射後の中
性しきい値、ＣＲcellはメモリセルのカップリング比、
Ｔtunnelはトンネル酸化膜の膜厚を意味する。
【００６７】また、メモリセルのカップリング比は制御
ゲートと浮遊ゲートの間の絶縁膜の膜厚をＴinter-pol
y、面積をＳinter-poly、トンネル酸化膜と浮遊ゲート
電極の作る面積をＳtunnelとすると、次式で定義され
る。 ＣＲcell＝ (Ｓinter-poly／Ｔinter-poly) ／((Ｓinter-poly／Ｔinter-poly) ＋ (Ｓtunnel／Ｔtunnel)) …(2) また、書き込み時に選択トランジスタの制御ゲートにＶ
SG1 （図２０に図示の１０Ｖ）を印加したとき、選択ト
ランジスタの浮遊ゲートに書き込みがおこってはならな
い。なぜなら、(1) 式に示すＶthSGが大きくなるため、
“１”書き込みセルに誤書き込みが起こってしまうから
である。また、選択トランジスタは常にエンハンスメン
ト型でなければならないので、消去時に選択トランジス
タが消去状態になってはならない。従って選択トランジ
スタのカップリング比をＣＲSG1とすると、次式が成立
しなければならない。 ＶSG1 ×ＣＲSG1 ／Ｔtunnel＜６ＭＶ／ｃｍ …(3) （Ｖwell−ＶSG1 ）×ＣＲSG1 ／Ｔtunnel＜６ＭＶ／ｃｍ …(4) さらに、選択トランジスタの紫外線照射後の中性しきい
値ＶthSGが大きい場合、上述と同様誤書き込みが起こっ
てしまうので、選択トランジスタに関してはチャネルイ
オン注入等でしきい値を調整しておく必要がある。
【００６８】例えば、上記ＣＲcell、ＣＲSG1 とも０．
５としたとき、図２０に示す電圧例は上記(1) から(4)
式を満足する。また、そのときの選択トランジスタの紫
外線照射後の中性しきい値ＶthSGは１Ｖ程度でよい。た
だし、中性しきい値ＶthSGは各電位関係によって決定さ
れるものなので１Ｖに限るものではない。
【００６９】図２３，図２４は上記第３実施例に関する
選択トランジスタのイオン注入の工程を含んだ製造方法
を前記第１実施例に適用した場合を示す断面図である。
すなわち、前記図２から図３に移る工程の間において、
図２３に示されるように、選択トランジスタのチャネル
領域となる部分以外をレジストで覆って選択トランジス
タのチャネル領域に不純物をイオン注入する工程を追加
する。第２実施例への適用も同様であるので、第２実施
例に関する説明は省略する。
【００７０】図２３の工程は例えば次のような製造方法
による。前記図２の構成の後、基板201 の素子領域表面
上に例えば２０ｎｍの酸化膜311 を形成し、フォトリソ
グラフィ技術により、選択トランジスタのチャネル形成
領域以外をレジスト312 で被覆する。その後、イオン注
入法により、選択トランジスタのチャネル形成領域に不
純物313 を注入する。この不純物313 は例えばボロンで
あり、３０ｋｅＶの加速電圧で、ドーズ量は１×１０13
ｃｍ-2程度注入される。次に、２０ｎｍの酸化膜311 を
ウェットエッチングにより除去する。
【００７１】上記イオン注入工程が追加されると、前記
図３以降の製造工程を示す断面図において、図示しない
が、選択トランジスタのチャネル領域には不純物（ボロ
ン）313 が導入された状態となる。従って、前記図１１
の各断面に対応する構成として図２４に示されるよう
に、図２４（Ａ−Ａ）及び（Ｂ−Ｂ）の選択トランジス
タ209 のチャネル領域は不純物（ボロン）313 が導入さ
れた状態となっている。この点のみが前記図１１と相違
している。平面図に関しては図１と同様の構成である。
【００７２】選択トランジスタの領域にイオン注入する
イオン種はＢ（ボロン）に限るものではなく、ＢＦ2 で
もよい。また、ドーズ量についても１×１０13ｃｍ-2に
限るものではなく、所望のしきい値が得られるドーズ量
でよい。加速電圧についても同様所望の特性が得られれ
ば、３０ｋｅＶに限るものではない。また、良く知られ
ているトランジスタのナローチャネル効果によるしきい
値上昇を抑制する必要がある場合には、Ｐ（リン）ある
いはＡｓ（ヒ素）をイオン注入しても良い。また、選択
トランジスタの浮遊ゲート電極は浮遊ゲート分離領域を
有していなくてもよく、上記式 (3)，(4) を満足してい
れば良い。
【００７３】上記第３実施例の構成によれば、選択トラ
ンジスタは書き込み工程なしに所望のしきい値を持たせ
ることができる。すなわち、アセンブリ（製品組み立
て）工程の前に紫外線照射による消去工程を経て、選択
トランジスタとして所望のしきい値を確定させればよ
い。紫外線照射は、例えば波長λ＝２５３７オングスト
ロームで３ｍＷ／ｃｍ2 、１０分以上行う。その後、ユ
ーザ側でデータの書き換えを行う場合には、前述のよう
に消去時に選択トランジスタにＶppあるいはＶm を印加
し、選択トランジスタの電荷が消去されないようにする
回路構成とすればよい。
【００７４】この場合、選択トランジスタへの書き込み
手段は必要ないから、図１５に対応するロウサブデコー
ダは図２５のように一般的な構成となる。図２６は図２
５の回路動作を決定する各部の電圧例を示している。
【００７５】以上、３つの実施例を用いてこの発明を説
明したが、上記各実施例に限るものではなく、その主旨
を逸脱しない範囲で種々の応用が可能である。例えばこ
の発明は、ＮＡＮＤ型ＥＥＰＲＯＭを一例として説明し
たが、ＦＬＯＴＯＸ型ＥＥＰＲＯＭについても同様に、
選択トランジスタを浮遊ゲート電極をもつ構造にして、
ゲート酸化膜をトンネル酸化膜としても同様の効果、す
なわちトランジスタ構造の共通化による製造工程の簡素
化に伴う汚染原因となる工程の削除、コンタクト数の削
減による集積度向上が達成される。
【００７６】また、半導体基板上に薄いゲート酸化膜と
シリコン窒化膜の積層絶縁膜構造上にゲート電極を形成
するＭＮＯＳ構造、あるいは半導体基板上に薄いゲート
酸化膜とシリコン窒化膜と薄い酸化膜の積層絶縁膜構造
上にゲート電極を形成するＭＯＮＯＳ構造のメモリセル
は、シリコン窒化膜中のトラップに電荷を注入あるいは
放出することによりデータプログラムを行う。このよう
なＭＮＯＳ、ＭＯＮＯＳ構造のＥＥＰＲＯＭについても
選択トランジスタをもつ構造であれば、選択トランジス
タをＭＮＯＳあるいはＭＯＮＯＳ構造にすることによ
り、上記各実施例と同様の効果が得られる。
【００７７】第１実施例における副次的な効果を説明す
る。図２７（ａ），（ｂ）の平面図は共に、選択トラン
ジスタの浮遊ゲートポリシリコン204S、メモリセルの浮
遊ゲートポリシリコン204M、ソース／ドレイン領域の拡
散層210 、ビット線コンタクトＢＣ、レジスト膜の開口
部ＲＯを示している。
【００７８】微細加工では、フォトリソグラフィ技術に
伴う解像度の限界により、エッチング用のマスクとなる
レジスト膜の角が丸みを帯びてしまう。浮遊ゲート分離
領域205 をメモリセル部分にのみに設ける構造では、図
２７（ａ）に示すように、選択トランジスタに隣接する
メモリセル部の浮遊ゲート分離領域205 はこの丸みを帯
びたレジスト端部の影響で変形する恐れがある。これに
より、選択トランジスタに隣接するメモリセルのカップ
リング比がばらつく。
【００７９】これに対して第１実施例における構成で
は、図２７（ｂ）に示すように選択トランジスタ部にも
続いて分離領域205 が形成されるので、選択トランジス
タに隣接するメモリセル部の浮遊ゲート分離領域205
が、レジスト膜の形状の影響で変形する心配はほとんど
ない。従って、メモリセルのカップリング比のばらつき
抑制に寄与する。
【００８０】図２８は図１におけるビット線としての配
線214 がボンディングパッドに導かれる例を示す断面図
である。上記図２７に示したビット線コンタクトＢＣが
示されている。半導体基板201 上に素子分離膜202 、ゲ
ート酸化膜203 、浮遊ゲート電極であるポリシリコン20
4 、その上に絶縁膜（例えばＯＮＯ膜206 ）を介して制
御ゲート電極となるポリシリコン207 が形成される。層
間絶縁膜217 を介するコンタクトホール216 により拡散
層210 と第１層目の配線214 （ビット線）が接続され
る。
【００８１】半導体基板201 上のゲート絶縁膜223 、そ
の上のゲート電極215 、ゲート電極215 の両側の半導体
基板201 表面の拡散層2101，2102により、周辺回路のト
ランジスタが形成されている。この拡散層2101と上記配
線214 がコンタクトホールを介した第２層目の配線2191
により接続される。さらに、拡散層2102は第２層目の配
線2192と接続され、この配線2192はコンタクトホールを
介して第３層目の配線221 と接続される。この第３層目
の配線221 は層間絶縁膜217 の所定領域にボンディング
用の開孔部222 として露出している。
【００８２】このように、配線は複数層の金属電極と絶
縁膜の積層構造であり、この金属電極間を接続するコン
タクトホールの形成工程を伴う。この図２８では３層構
造の配線を示したが、これに限らず、これより多層、少
ない層の構造、もしくは単層構造も考えられる。
【００８３】図２９はこの発明の応用例であり、本願の
ＮＡＮＤ型ＥＥＰＲＯＭのセンス系回路として、強制反
転型のベリファイ機能を有するセンス回路を適用した回
路図である。説明の都合上ビット線３本分を取り出して
示す。図１２の構成のメモリセルからなるメモリセルア
レイ11、強制反転型のセンス回路及び書き込みデータラ
ッチ12、ベリファイ検出回路13、カラムゲート14、制御
回路15を示す。
【００８４】図２９によると、１ビット線分の回路は次
のように構成される。ビット線ＢＬ（図ではＢＬx ；x
は1 〜3 ）には、図１２に示されるようなＮＡＮＤ型メ
モリセル2 （図では2-x ；x は1 〜3 ）が複数接続され
ている。ＰチャネルトランジスタＱ1 はビット線ＢＬを
充電するために設けられている。書き込みデータを一時
的に保持するフリップフロップ回路1 （図では1-x ；x
は1 〜3 ）は、ノードＮ（図ではＮx ；x は1 〜3 ）と
ノードＢＮ（図ではＢＮx ；x は1 〜3 ）を持ってお
り、フリップフロップ回路1 のノードＮとビット線ＢＬ
間はＮチャネルトランジスタＱ2 により導通制御され
る。フリップフロップ回路1 のノードＢＮと０Ｖの接地
電位との間にＮチャネルトランジスタＱ3 、Ｑ4 が直列
に接続されている。このトランジスタＱ3 のゲートはビ
ット線ＢＬに接続されている。これらトランジスタＱ3
とＱ4 は強制反転手段（データ設定回路）を構成する。
【００８５】リセット機能として、ノードＮと０Ｖの接
地電位との間にＮチャネルトランジスタＱ5 が設けられ
る。ノードＢＮにそのゲートが接続されているＮチャネ
ルトランジスタＱ6 （図ではＱ6-x ；x は1 〜3 ）はベ
リファイ動作終了を検出する機能を持つ。このトランジ
スタＱ6 のソースは接地され、ドレインは共通ベリファ
イ線ＶＬに接続されている。このベリファイ線ＶＬと電
源との間にはベリファイ線ＶＬを充電するためのＰチャ
ネルトランジスタＱ7 が接続されている。このベリファ
イ線ＶＬからインバータ3 を介してベリファイ検知信号
ＶＦＹが出力される。フリップフロップ回路1 における
各端子はカラムゲート4 を介してI/O 線、 BI/O 線（I/
O の反転信号線）に接続されている。
【００８６】すべてのトランジスタＱ1 のゲートにはφ
1 信号線が接続され、また、すべてのトランジスタＱ2
のゲートにはφ2 信号線が、Ｑ3 のゲートにはφ3 信号
線が接続される。リセット用のトランジスタＱ5 のゲー
トにはφR 信号線が接続され、トランジスタＱ7 のゲー
トにはφ4 信号線が接続される。クロック発生回路5は
クロックφ1 ，φ2 ，φ3 ，φ4 ，φR の各信号を所定
のタイミングで駆動制御する。トランジスタＱ1 のソー
スは書き込み動作時は１０Ｖ、それ以外の時は電源電圧
５Ｖとなる電源に接続されている。また、フリップフロ
ップ回路の電源も書き込み動作時は１０Ｖ、それ以外の
時は５Ｖである。
【００８７】上記構成のセンス系回路の動作を説明す
る。ビット線電位を読み込む前に信号φR によりトラン
ジスタＱ5 をオンさせてフリップフロップ回路1 を初期
化（ノードＮを“Ｌ”レベル）しておき、その後、信号
φ1 によりビット線ＢＬをプリチャージする。信号φ2
によりトランジスタＱ2 をオンさせ、ビット線をフリー
ランニング状態におく。ある時間経過後、信号φ3 によ
りトランジスタＱ4 をオン状態にする。このとき、ビッ
ト線電位が“Ｌ”レベルになっていればフリップフロッ
プ回路1 の状態は初期値と同一であるが、“Ｈ”レベル
になっていればフリップフロップ回路1 の状態が反転
し、ノードＢＮ1 を“Ｈ”から“Ｌ”に設定しなおす。
【００８８】上述の具体的動作を（Ａ）ノードＮが
“Ｌ”にセットされ選択したセルに“０”データを書き
込む動作をさせた場合、（Ｂ）ノードＮが“Ｈ”にセッ
トされメモリセルに“１”データを書き込む動作、つま
り消去状態のままに保つ動作をさせた場合に別けて説明
する。
【００８９】まず、（Ａ）の書き込み条件の場合、次の
ベリファイ時の読み出し動作において、トランジスタＱ
2 オフ、トランジスタＱ1 オンによるビット線のプリチ
ャージから一定時間（フリーランニング期間）を経ると
次のようなセルの状態が考えられる。 (i) 確実に“０”データとしてのしきい値を得たセルは
ビット線のプリチャージ電位を保つ。 (ii)まだ、しきい値の設定が十分でない、つまり電子が
必要量注入されていないセルはオン状態に近く、ビット
線のプリチャージ電位を放電させてしまう。
【００９０】上記フリーランニング期間後、信号φ3 に
よりトランジスタＱ4 をオン状態にする。(i) の状態に
なっていればフリップフロップ回路1 のノードＢＮは
“Ｌ”となりラッチデータは反転する。これにより、こ
のビット線につながる選択セルは次の再書き込み動作か
ら除外される。なぜなら、次の再書き込み動作時にはノ
ードＮは“Ｈ”であり、ビット線に書き込みが禁止され
る中間電圧（Ｖm ＝１０Ｖ）が印加されることになるか
らである。
【００９１】(ii)の状態になっていれば、トランジスタ
Ｑ3 はオンせず、ノードＮは“Ｌ”のままであるから次
の再書き込み動作が行われる。この再書き込み動作は、
ベリファイ時において、上記(i) の状態を得るまで繰り
返される。
【００９２】一方、（Ｂ）の書き込み条件ではビット線
は必然的に放電状態になるから、トランジスタＱ3 はオ
ンせず、ノードＮは“Ｈ”のままであり、次の再書き込
み時には書き込み当初と同様にビット線に書き込み禁止
の中間電圧が印加される。すなわち、フリップフロップ
回路1 のノードＮが“Ｈ”に接続されたビット線は書き
込みは起こらない。
【００９３】所定時間のベリファイ動作終了後、信号φ
4 を立ち下げ、共通ベリファイ線ＶＬを５Ｖにプリチャ
ージする。ここで、トランジスタＱ6-1 ，Ｑ6-2 ，Ｑ6-
3 のうち一つでもオンして導通すれば、共通ベリファイ
線ＶＬが放電される。また、トランジスタＱ6-1 からト
ランジスタＱ6-2 のすべてがオフし、非導通であれば、
共通ベリファイ線ＶＬは５Ｖのままである。
【００９４】この結果、ノードＮ1 〜Ｎ3 のうち、一つ
でも０Ｖの電位のビット線があれば（すなわち書き込み
がまだ完了していないビット線があれば）共通ベリファ
イ線ＶＬは放電し、出力ＶＦＹは５Ｖとなる。また、ベ
リファイ後のノードＮ1 からノードＮ3 のすべてが５Ｖ
となれば（すなわち全ビットに対して書き込みが終了し
てしれば）共通ベリファイ線ＶＬは５Ｖのままであり、
出力ＶＦＹは０Ｖとなる。
【００９５】このように、一括ベリファイ回路を設ける
と、全ビットの書き込みが終了しているか否かを一括し
て検出できる。この結果、書き込み動作及びベリファイ
動作のサイクルをいつ停止すべきかを判定できる。信号
φ４により共通ベリファイ線ＶＬを充電するタイミング
はベリファイ読み出し中もしくはそれ以前に設定するこ
とができ、一括ベリファイ時間、書き込み時間の短縮に
寄与する。このようなベリファイ手段を設けたセンス系
回路は第１、第２実施例における選択トランジスタの書
き込み後のベリファイにも利用できる。
【００９６】この発明の実施例で示した製造方法は、一
代表例であり、本発明の効果を損ねるものでなければ、
種々の応用が可能である。例えば、上記実施例ではトン
ネル酸化膜を１０ｎｍとしているが、トンネル酸化膜の
厚さは制御ゲート電極にＶppを印加したときに浮遊ゲー
ト上下の静電容量による電位分割によりトンネル酸化膜
にかかる電界が決定されるため。Ｖppやカップリング比
により膜厚の適正値は異なり１０ｎｍに限るものではな
い。
【００９７】また、各実施例では半導体基板について規
定していないが、Ｐ型シリコン基板でもＮ型基板でもよ
い。また、Ｎ型ＭＯＳでメモリセルを形成する場合は、
Ｐ型基板あるいはＮ型基板にＰウェルを形成しメモリセ
ル形成領域の基板表面をＰ型にしておく。逆に、Ｐ型Ｍ
ＯＳでメモリセルを形成する場合は、Ｎ型基板あるいは
Ｐ型基板にＮウェルを形成しメモリセル形成領域の基板
表面をＮ型にしておく。
【００９８】また、トンネル酸化膜に熱酸化膜を用いた
が、その形成条件は上記以外でもよく、また窒化酸化膜
のような絶縁膜を使用してもよい。また、浮遊ゲート電
極上の絶縁膜は上記実施例においてはＯＮＯを用いてい
るが、酸化膜単層でもかまわない。また、それらの形成
条件も熱酸化ではなくＣＶＤ法による形成でもよい。ま
た、制御ゲート電極にポリシリコンを用いたが、ポリシ
リコンとシリサイドの積層膜を用いても良いし、シリサ
イド単層でもよい。実施例では金属配線層にアルミニウ
ム合金を用いているが、ＷＳｉのようなシリサイドやポ
リシリコンとシリサイドの積層膜を用いてもよい。
【００９９】さらに、実施例では、コンタクトホール開
孔後、アルミニウム合金を堆積しているが、アルミニウ
ム合金堆積前に他の金属でバリアメタル層を形成しても
良く、また、コンタクトホールは、シリコンや金属で埋
め込んでも良い。
【０１００】
【発明の効果】以上説明したように本発明によれば、電
気的書き込み消去型不揮発性半導体記憶装置において、
第一のポリシリコンにコンタクトホールを開孔する必要
がなく、即ちコンタクトホール数が少なくコンタクトフ
リンジの必要のない選択トランジスタを有すると共に、
製造工程を複雑化することなくトンネル酸化膜の信頼性
を向上させる不揮発性半導体記憶装置及びその製造方法
を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例に係るＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルアレイの一部分を示す平面図。
【図２】図１で示す各断面位置における第１の工程断面
図。
【図３】図１で示す各断面位置における第２の工程断面
図。
【図４】図１で示す各断面位置における第３の工程断面
図。
【図５】図１で示す各断面位置における第４の工程断面
図。
【図６】図１で示す各断面位置における第５の工程断面
図。
【図７】図１で示す各断面位置における第６の工程断面
図。
【図８】図１で示す各断面位置における第７の工程断面
図。
【図９】図１で示す各断面位置における第８の工程断面
図。
【図１０】図１で示す各断面位置における第９の工程断
面図。
【図１１】図１で示す各断面位置における第１０の工程
断面図。
【図１２】図１の構成によるこの発明のＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルを一部抜き出して示す回路図。
【図１３】この発明に係る選択トランジスタのしきい値
制御を行うためのデコーダ系の要部を示す回路図。
【図１４】図１３のロウメインデコーダ部分の具体的な
回路図。
【図１５】図１３のロウサブデコーダ部分の具体的な回
路図。
【図１６】図１５の回路動作を決定する各部の電圧例を
示す図。
【図１７】この発明に係るメモリのデータ消去に関する
動作を説明する回路図。
【図１８】この発明に係るメモリのデータ書き込みに関
する動作を説明する回路図。
【図１９】この発明に係るメモリのデータ読み出しに関
する動作を説明する回路図。
【図２０】この発明に係るメモリセルにおける消去、書
き込み及び読み出し動作時に各所に印加される電圧例を
示す図。
【図２１】この発明の第２実施例に係るＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルアレイの一部分を示す平面図。
【図２２】図２１で示す各断面位置における工程断面
図。
【図２３】この発明の第３実施例に係る構成の製造工程
を一部抜き出して示す断面図。
【図２４】この発明の第３実施例に係る構成を図１で示
す各断面位置に対応させた断面図。
【図２５】この発明の第３実施例に対応させた図１３の
ロウサブデコーダ部分の具体的な回路図。
【図２６】図２５の回路動作を決定する各部の電圧例を
示す図。
【図２７】第１実施例の副次的な効果を説明するための
平面図。
【図２８】図１におけるビット線としての配線がボンデ
ィングパッドに導かれる例を示す断面図。
【図２９】この発明の応用例の構成を示す回路図。
【図３０】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
を一部抜き出して示す回路図。
【図３１】図３１のメモリセルにおける消去、書き込み
及び読み出し動作時に各所に印加される電圧例を示す
図。
【図３２】図３１のメモリセルにおけるしきい値制御の
特性図。
【図３３】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイの一部分を示す平面図。
【図３４】図３３で示す各断面位置における第１の工程
断面図。
【図３５】図３３で示す各断面位置における第２の工程
断面図。
【図３６】図３３で示す各断面位置における第３の工程
断面図。
【図３７】図３３で示す各断面位置における第４の工程
断面図。
【図３８】図３３で示す各断面位置における第５の工程
断面図。
【図３９】図３３で示す各断面位置における第６の工程
断面図。
【図４０】図３３で示す各断面位置における第７の工程
断面図。
【図４１】図３３で示す各断面位置における第８の工程
断面図。
【図４２】図３３で示す各断面位置における第９の工程
断面図。
【図４３】図３３で示す各断面位置における第１０の工
程断面図。
【図４４】図３３で示す各断面位置における第１１の工
程断面図。
【図４５】図３３で示す各断面位置における第１２の工
程断面図。
【符号の説明】
201 …半導体基板、202 …素子分離領域、203 …ゲート
酸化膜、204 ，207 …ポリシリコン、205 …浮遊ゲート
分離領域、206 …積層絶縁膜、208 …メモリセル、209
…選択トランジスタ、210 …拡散層、211 …酸化膜、21
2 …ＢＰＳＧ膜、213 …コンタクトホール、214 …配
線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02 16/04 16/06 Ｈ０１Ｌ 27/115 Ｇ１１Ｃ 17/00 ５１０ Ａ Ｈ０１Ｌ 27/10 ４３４

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板表面のソース領域及びドレイ
    ン領域と、前記基板上に形成された第１の制御ゲート電
    極と、この制御ゲート電極と前記半導体基板との間に第
    １の電荷蓄積領域を有し、書き込み時にはゲートと基
    板、ドレイン、ソース間の電位差により前記第１の電荷
    蓄積領域に電荷を注入し、読み出し時のゲート電圧より
    高いしきい値に設定し、消去時には書き込み時と逆の電
    位差により前記第１の電荷蓄積領域から電荷を放出さ
    せ、読み出しゲート電圧より低いしきい値に設定するこ
    とによりデータを記憶するメモリセルと、 前記メモリセル複数で直列接続を成しその端部に設けら
    れる、第２の制御ゲート電極、及びこの制御ゲート電極
    と前記半導体基板との間に前記第１の電荷蓄積領域と同
    様の第２の電荷蓄積領域を有する選択トランジスタと、 少なくとも前記メモリセルに対する読み出し、書き込み
    動作時に前記選択トランジスタに予め正のしきい値を持
    たせる第２の電荷蓄積領域に電荷を注入する手段とを具
    備したことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記選択トランジスタの第２の電荷蓄積
    領域と半導体基板との間、及び前記メモリセルの第１の
    電荷蓄積領域と半導体基板との間にそれぞれ実質的に同
    一膜厚のゲート絶縁膜を具備したことを特徴とする請求
    項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記メモリセルに対する消去動作時、前
    記選択トランジスタの第２の電荷蓄積領域と基板間には
    前記正のしきい値を保持できる程度の電界しかかからな
    いようにする手段を具備したことを特徴とする請求項１
    記載の不揮発性半導体記憶装置。
  4. 【請求項４】 半導体基板表面のソース領域及びドレイ
    ン領域、このソース領域及びドレイン領域の間の基板上
    に形成された第１の絶縁膜、この第１の絶縁膜上に形成
    された第１の浮遊ゲート電極、この浮遊ゲート電極上に
    形成された第２の絶縁膜、この第２の絶縁膜上に形成さ
    れた第１の制御ゲート電極を備えたメモリセルと、 前記ソース領域及びドレイン領域が連なって前記メモリ
    セル複数が直列接続されその端部に設けられる、前記ソ
    ース領域及びドレイン領域の間の基板上に形成された第
    ３の絶縁膜、この第３の絶縁膜上に形成された第２の浮
    遊ゲート電極、この浮遊ゲート電極上に形成された第４
    の絶縁膜、この第４の絶縁膜上に形成された第２の制御
    ゲート電極を備えた選択トランジスタと、 少なくとも前記メモリセルに対する読み出し、書き込み
    動作時において前記選択トランジスタに予め正のしきい
    値を持たせるための前記第２の浮遊ゲート電極への電荷
    注入手段とを具備したことを特徴とする不揮発性半導体
    記憶装置。
  5. 【請求項５】 前記第１の絶縁膜と前記第３の絶縁膜は
    実質同一の膜厚であることを特徴とする請求項４記載の
    不揮発性半導体記憶装置。
  6. 【請求項６】 半導体基板表面のソース領域及びドレイ
    ン領域と、このソース領域、ドレイン領域間の基板上に
    形成された第１の制御ゲート電極と、この制御ゲート電
    極と前記半導体基板との間に第１の電荷蓄積領域を有
    し、書き込み時にはゲートと基板、ドレイン、ソース間
    の電位差により前記第１の電荷蓄積領域に電荷を注入
    し、読み出し時のゲート電圧より高いしきい値に設定
    し、消去時には書き込み時と逆の電位差により前記第１
    の電荷蓄積領域から電荷を放出させ、読み出しゲート電
    圧より低いしきい値に設定することによりデータを記憶
    するメモリセルと、 前記ソース領域及びドレイン領域の連なりによって前記
    メモリセル複数が直列接続を成す配列と、 前記配列の端部における前記ソース領域、ドレイン領域
    間の基板上に設けられる、前記第１の制御ゲート電極と
    同様形状の第２の制御ゲート電極、及びこの制御ゲート
    電極と前記半導体基板との間に第１の電荷蓄積領域と同
    様形状の電極領域を有する選択トランジスタと、 前記電極領域下の前記半導体基板に設けられる、前記選
    択トランジスタを正のしきい値に制御するための不純物
    が導入されたチャネル領域とを具備したことを特徴とす
    る不揮発性半導体記憶装置。
  7. 【請求項７】 前記選択トランジスタは紫外線照射によ
    り得られる中性しきい値が正のしきい値になるように構
    成されていることを特徴とした請求項６記載の不揮発性
    半導体記憶装置。
  8. 【請求項８】 前記選択トランジスタの電極領域と半導
    体基板の間、及び前記メモリセルの電荷蓄積領域と半導
    体基板の間にそれぞれ実質的に同一膜厚のゲート絶縁膜
    を具備したことを特徴とする請求項６記載の電気的書込
    み消去型不揮発性半導体記憶装置。
  9. 【請求項９】 半導体基板表面のソース領域及びドレイ
    ン領域、このソース領域及びドレイン領域の間の基板上
    に形成された第１の絶縁膜、この第１の絶縁膜上に形成
    された第１の浮遊ゲート電極、この浮遊ゲート電極上に
    形成された第２の絶縁膜、この第２の絶縁膜上に形成さ
    れた第１の制御ゲート電極を備えたメモリセルと、 前記ソース領域及びドレイン領域の連なりによって前記
    メモリセル複数が直列接続を成す配列と、 前記配列の端部における前記ソース電極、ドレイン領域
    間の基板上に形成された第３の絶縁膜、この第３の絶縁
    膜上に形成された第２の浮遊ゲート電極、この浮遊ゲー
    ト電極上に形成された第４の絶縁膜、この第４の絶縁膜
    上に形成された第２の制御ゲート電極を備え、紫外線照
    射により得られる中性しきい値が正のしきい値となって
    いる選択トランジスタとを具備したことを特徴とする不
    揮発性半導体記憶装置。
  10. 【請求項１０】 前記第２の浮遊ゲート電極下の前記半
    導体基板に設けられる、前記選択トランジスタを正のし
    きい値に制御するための不純物が導入されたチャネル領
    域とを具備したことを特徴とする請求項９記載の不揮発
    性半導体記憶装置。
  11. 【請求項１１】 前記第１の絶縁膜と前記第３の絶縁膜
    は実質同一の膜厚であることを特徴とする請求項９記載
    の不揮発性半導体記憶装置。
  12. 【請求項１２】 前記選択トランジスタに関する、前記
    第２の浮遊ゲート電極と前記半導体基板間静電容量(Cs
    1) と前記第２の浮遊ゲート電極と前記第２の制御ゲー
    ト電極間の静電容量(Cs2) との比(Cs2/(Cs1+Cs2)) は、
    前記メモリセルに関する、前記第１の浮遊ゲート電極と
    前記半導体基板間の静電容量(Cc1) と前記第１の浮遊ゲ
    ート電極と前記第１の制御ゲート電極間の静電容量(Cc
    2) との比(Cc2/(Cc1+Cc2)) より小さいことを特徴とす
    る請求項４または９いずれかに記載の不揮発性半導体記
    憶装置。
  13. 【請求項１３】 前記第２の浮遊ゲート電極は前記第２
    の制御ゲート電極方向で隣接する前記選択トランジスタ
    どうし互いに連続していることを特徴とする請求項４ま
    たは９記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 前記第２の浮遊ゲート電極は前記第２
    の制御ゲート電極方向で隣接する前記選択トランジスタ
    どうし互いに連続しており、前記第１の浮遊ゲート電極
    は前記第１の制御ゲート電極方向で隣接する前記メモリ
    セル間で所定間隔を有して区切られており、その所定間
    隔は前記第１の浮遊ゲート電極の厚さの２倍よりも小さ
    いことを特徴とする請求項１２記載の不揮発性半導体記
    憶装置。
  15. 【請求項１５】 前記第２の制御ゲート電極方向におけ
    る前記第２の浮遊ゲート電極の長さは前記第１の制御ゲ
    ート電極方向における第１の浮遊ゲート電極の長さに比
    べて小さいことを特徴とする請求項１２記載の不揮発性
    半導体記憶装置。
  16. 【請求項１６】 前記メモリセルの前記ソース及びドレ
    イン領域が複数直列することにより前記メモリセルのチ
    ャネル領域が直列接続されこの直列接続の両端部に前記
    選択トランジスタが設けられた構成を１ユニットとし、
    このユニット構成が反復して配列される毎に前記選択ト
    ランジスタの所定の一方と接続されるビット線を具備す
    ることを特徴とする請求項１ないし１５いずれか記載の
    不揮発性半導体記憶装置。
  17. 【請求項１７】 前記ユニット構成はマトリクス状に設
    けられ、データの書き込み状態に関わる前記メモリセル
    のしきい電圧を補正するベリファイ手段を具備すること
    を特徴とする請求項１６記載の不揮発性半導体記憶装
    置。
  18. 【請求項１８】 前記ベリファイ手段は、 前記メモリセルからの読み出しもしくはメモリセルへの
    書き込みのデータを第１の状態及び第２の状態のうちの
    いずれか一方の状態として所定の保持ノードに保持する
    フリップフロップ回路と、 前記メモリセルのベリファイ動作時に前記ビット線をプ
    リチャージする充電手段と、 前記メモリセルのベリファイ動作時には前記ビット線と
    前記フリップフロップ回路とを電気的に遮断する期間を
    有する前記フリップフロップ回路と前記ビット線を結合
    する結合手段と、 前記ベリファイ動作時において導通する第１のベリファ
    イ用トランジスタ及び前記ビット線の信号に対応してゲ
    ート制御される第２のベリファイ用トランジスタと、 ベリファイ終了時に前記第１、第２のベリファイ用トラ
    ンジスタが前記フリップフロップ回路の有する所定の保
    持ノードのデータを反転させる電流経路を構成する回路
    手段とを具備することを特徴とする請求項１７記載の不
    揮発性半導体記憶装置。
  19. 【請求項１９】 前記フリップフロップ回路はリセット
    手段を含むことを特徴とすることを特徴とする請求項１
    ８記載の不揮発性半導体記憶装置。
  20. 【請求項２０】 前記ベリファイ動作が終了したことを
    検出するベリファイ検出手段をさらに具備することを特
    徴とする請求項１８，１９いずれか記載の不揮発性半導
    体記憶装置。
  21. 【請求項２１】 前記ベリファイ検出手段は複数の前記
    フリップフロップ回路それぞれの前記所定の保持ノード
    すべてに対しそれぞれ電位が一致したときにのみ検出信
    号を得る共通ベリファイ線を有することを特徴とする請
    求項２０記載の不揮発性半導体記憶装置。
  22. 【請求項２２】 第１導電型の半導体基板上に選択的に
    素子分離領域を形成する工程と、 前記半導体基板上の前記素子分離領域以外の領域に第１
    のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に浮遊ゲート電極となる第１
    のポリシリコン膜を形成する工程と、 前記第１のポリシリコン膜を選択的にエッチングして浮
    遊ゲート分離領域を形成する工程と、 前記第１のポリシリコン膜上及び浮遊ゲート分離領域上
    に第２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に制御ゲート電極となる第２
    のポリシリコン膜を形成する工程と、 前記第１のポリシリコン膜と前記第２のゲート絶縁膜と
    前記第２のポリシリコン膜を自己整合的に選択的にエッ
    チングし浮遊ゲート電極と制御ゲート電極の積層構造を
    形成する工程と、 前記素子分離領域以外かつ前記浮遊ゲート電極及び制御
    ゲート電極の領域以外の前記半導体基板表面に第２導電
    型の不純物拡散層を形成する工程と、 前記半導体基板上と前記素子分離領域上と前記制御ゲー
    ト電極上に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜を介して前記制御ゲート電極と前記不
    純物拡散層にコンタクトホールを開孔する工程と、 前記制御ゲート電極と前記不純物拡散層それぞれに接続
    される金属電極を前記コンタクトホール内及び前記第３
    の絶縁膜上に形成する工程と、 前記第３の絶縁膜と前記金属電極上に第４の絶縁膜を形
    成する工程と、 前記第４の絶縁膜内に前記金属電極と電気的に結合され
    る金属配線を形成し、この金属配線上にボンディング用
    の開孔部を形成する配線工程を具備し、 前記自己整合的に形成された浮遊ゲート電極及び制御ゲ
    ート電極の積層構造は前記不純物拡散層を隔てて複数個
    直列に配置され、その直列接続された一方端部の不純物
    拡散層がドレインコンタクト、他方端部の不純物拡散層
    がソースコンタクトとなり、上記直列接続された複数個
    の積層構造のうち両端の制御ゲート電極は選択トランジ
    スタのゲート電極とすることを特徴とする不揮発性半導
    体記憶装置の製造方法。
  23. 【請求項２３】 前記配線工程は、複数層の金属層と絶
    縁層の積層構成と、この金属層間を接続するＶＩＡホー
    ルを形成する工程を含み、前記制御ゲート電極上に設け
    られたコンタクトホールと前記不純物拡散層上に設けら
    れたコンタクトホールには前記複数層の金属層のうちの
    いずれかの金属層が形成され電気的接続をなし、前記ボ
    ンディング用の開孔部を設ける金属配線は前記複数層の
    金属層のうちの最上層の金属層であることを特徴とする
    請求項２２記載の不揮発性半導体記憶装置の製造方法。
  24. 【請求項２４】 前記配線工程の後に紫外線照射する工
    程を有することを特徴とする請求項２２または２３いず
    れか記載の不揮発性半導体記憶装置の製造方法。
  25. 【請求項２５】 前記半導体基板の少なくとも前記選択
    トランジスタのチャネル領域となる部分に不純物を導入
    し、前記紫外線照射後の選択トランジスタの中性しきい
    値を正のしきい値とすることを特徴とする請求項２４記
    載の不揮発性半導体記憶装置の製造方法。
JP27747094A 1993-12-27 1994-11-11 不揮発性半導体記憶装置及びその製造方法 Expired - Lifetime JP3450467B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP27747094A JP3450467B2 (ja) 1993-12-27 1994-11-11 不揮発性半導体記憶装置及びその製造方法
US08/359,660 US5589699A (en) 1993-12-27 1994-12-20 Electrically erasable programmable non-volatile semiconductor memory device having select gates and small number of contact holes
EP94120282A EP0663695A3 (en) 1993-12-27 1994-12-21 Electrically erasable, non-volatile, programmable semiconductor memory with select gates and a low number of contact holes and manufacturing method.
KR1019940035880A KR0169280B1 (ko) 1993-12-27 1994-12-22 불휘발성 반도체 기억장치 및 그 제조방법
CN94119911A CN1055568C (zh) 1993-12-27 1994-12-27 非易失性半导体存储器件
CNB971103437A CN1156000C (zh) 1993-12-27 1997-04-08 非易失性半导体存储装置及其制造方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP34851293 1993-12-27
JP15024294 1994-06-30
JP6-150242 1994-06-30
JP5-348512 1994-06-30
JP27747094A JP3450467B2 (ja) 1993-12-27 1994-11-11 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH0878551A true JPH0878551A (ja) 1996-03-22
JP3450467B2 JP3450467B2 (ja) 2003-09-22

Family

ID=27319890

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27747094A Expired - Lifetime JP3450467B2 (ja) 1993-12-27 1994-11-11 不揮発性半導体記憶装置及びその製造方法

Country Status (5)

Country Link
US (1) US5589699A (ja)
EP (1) EP0663695A3 (ja)
JP (1) JP3450467B2 (ja)
KR (1) KR0169280B1 (ja)
CN (2) CN1055568C (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002512450A (ja) * 1998-04-16 2002-04-23 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ポリキャップの除去により容易なポリ１コンタクトが得られるｎａｎｄ型フラッシュメモリ装置の製造方法
JP2002532878A (ja) * 1998-12-04 2002-10-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｎａｎｄフラッシュ・メモリ装置の半導体製造方法
KR100475092B1 (ko) * 2002-09-10 2005-03-10 삼성전자주식회사 제조 공정이 간단한 이이피롬(ｅｅｐｒｏｍ) 소자 및 그제조 방법
US7429765B2 (en) * 2003-09-30 2008-09-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP2008311679A (ja) * 2008-08-27 2008-12-25 Toshiba Corp 半導体メモリの閾値設定方法
JP2009026458A (ja) * 2008-10-20 2009-02-05 Toshiba Corp 半導体記憶装置
JP2009117874A (ja) * 2001-06-28 2009-05-28 Samsung Electronics Co Ltd 浮遊トラップ型不揮発性メモリ素子
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US7759723B2 (en) 2001-06-28 2010-07-20 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US8253183B2 (en) 2001-06-28 2012-08-28 Samsung Electronics Co., Ltd. Charge trapping nonvolatile memory devices with a high-K blocking insulation layer
US9761314B2 (en) 2001-06-28 2017-09-12 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2973876B2 (ja) * 1995-07-07 1999-11-08 日本電気株式会社 化合物半導体メモリ
JPH0982921A (ja) * 1995-09-11 1997-03-28 Rohm Co Ltd 半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法
EP0768672B1 (en) * 1995-09-29 2001-04-04 STMicroelectronics S.r.l. Hierarchic memory device
JP3171122B2 (ja) * 1995-11-27 2001-05-28 ソニー株式会社 半導体記憶装置および半導体記憶装置の情報読出方法
KR0170707B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 그 구동 방법
KR100189997B1 (ko) * 1995-12-27 1999-06-01 윤종용 불휘발성 메모리 장치
US5815438A (en) * 1997-02-28 1998-09-29 Advanced Micro Devices, Inc. Optimized biasing scheme for NAND read and hot-carrier write operations
US5949075A (en) * 1997-08-26 1999-09-07 Citizen Watch Co., Ltd. Radiation dosimeter
TW411624B (en) 1998-03-21 2000-11-11 Shiu Ching Shiang Structure, operation and manufacturing method of flash memory cell through channel writing and erasing
US6353242B1 (en) 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US8350309B2 (en) 1998-03-30 2013-01-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP2000068484A (ja) 1998-08-19 2000-03-03 Nec Corp 不揮発性半導体記憶装置及びその製造方法並びに不揮発 性半導体記憶装置を内蔵したマイクロコンピュータ及び その製造方法
JP3540640B2 (ja) 1998-12-22 2004-07-07 株式会社東芝 不揮発性半導体記憶装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2000311992A (ja) 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR100301932B1 (ko) * 1999-04-27 2001-10-29 윤종용 불 휘발성 반도체 메모리 장치
US6235586B1 (en) 1999-07-13 2001-05-22 Advanced Micro Devices, Inc. Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications
JP2001044395A (ja) * 1999-08-04 2001-02-16 Nec Corp 不揮発性半導体記憶装置およびその製造方法
US6218689B1 (en) 1999-08-06 2001-04-17 Advanced Micro Devices, Inc. Method for providing a dopant level for polysilicon for flash memory devices
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6534867B1 (en) * 1999-09-27 2003-03-18 Kabushiki Kaisha Toshiba Semiconductor device, semiconductor element and method for producing same
US7085146B2 (en) * 1999-12-20 2006-08-01 Synqor, Inc. Flanged terminal pins for DC/DC converters
KR100317492B1 (ko) * 1999-12-28 2001-12-24 박종섭 플래쉬 메모리 소자의 코드저장 셀
FR2803096B1 (fr) 1999-12-28 2002-04-12 St Microelectronics Sa Circuit integre comprenant des transistors haute tension et logiques et des cellules eprom
DE10201303A1 (de) * 2002-01-15 2003-07-31 Infineon Technologies Ag Nichtflüchtige Zweitransistor-Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren
KR100476928B1 (ko) * 2002-08-14 2005-03-16 삼성전자주식회사 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이
JP4537680B2 (ja) * 2003-08-04 2010-09-01 株式会社東芝 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム
KR100555534B1 (ko) * 2003-12-03 2006-03-03 삼성전자주식회사 인액티브 위크 프리차아징 및 이퀄라이징 스킴을 채용한프리차아지 회로, 이를 포함하는 메모리 장치 및 그프리차아지 방법
KR100540478B1 (ko) 2004-03-22 2006-01-11 주식회사 하이닉스반도체 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법
WO2006087796A1 (ja) * 2005-02-18 2006-08-24 Fujitsu Limited 不揮発性半導体記憶装置
KR100754894B1 (ko) * 2005-04-20 2007-09-04 삼성전자주식회사 더미 메모리 셀을 가지는 낸드 플래시 메모리 장치
JP4284300B2 (ja) * 2005-05-02 2009-06-24 株式会社東芝 半導体記憶装置
TWI429028B (zh) * 2006-03-31 2014-03-01 Semiconductor Energy Lab 非揮發性半導體記憶體裝置及其製造方法
US7692973B2 (en) * 2006-03-31 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US7906804B2 (en) * 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
US7468920B2 (en) 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
US7583535B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
US7525843B2 (en) * 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
US7554853B2 (en) * 2006-12-30 2009-06-30 Sandisk Corporation Non-volatile storage with bias based on selective word line
US7583539B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
JP4907563B2 (ja) * 2008-01-16 2012-03-28 パナソニック株式会社 半導体記憶装置
CN101740639B (zh) * 2008-11-24 2012-02-29 上海华虹Nec电子有限公司 多晶硅电阻的制作方法
CN102742160B (zh) * 2010-05-11 2014-12-17 松下电器产业株式会社 驱动非易失性逻辑电路的方法
KR101605911B1 (ko) * 2010-07-09 2016-03-23 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 소거방법
US8611158B2 (en) * 2011-08-30 2013-12-17 Elpida Memory, Inc. Systems and methods for erasing charge-trap flash memory
US8792283B2 (en) 2012-06-21 2014-07-29 Intel Corporation Extended select gate lifetime
JP2015050332A (ja) * 2013-09-02 2015-03-16 株式会社東芝 不揮発性半導体記憶装置
KR102415409B1 (ko) * 2015-09-09 2022-07-04 에스케이하이닉스 주식회사 이피롬 셀 및 그 제조방법과, 이피롬 셀 어레이
JP5951097B1 (ja) * 2015-10-28 2016-07-13 株式会社フローディア 不揮発性半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4233526A (en) * 1977-04-08 1980-11-11 Nippon Electric Co., Ltd. Semiconductor memory device having multi-gate transistors
JPS5693363A (en) * 1979-12-04 1981-07-28 Fujitsu Ltd Semiconductor memory
JPS5771587A (en) * 1980-10-22 1982-05-04 Toshiba Corp Semiconductor storing device
DE3174417D1 (en) * 1980-12-08 1986-05-22 Toshiba Kk Semiconductor memory device
JPS60182162A (ja) * 1984-02-28 1985-09-17 Nec Corp 不揮発性半導体メモリ
EP0160720B1 (de) * 1984-05-07 1988-01-07 Deutsche ITT Industries GmbH Halbleiterspeicherzelle mit einem potentialmässig schwebenden Speichergate
JPS61113272A (ja) * 1984-11-08 1986-05-31 Mitsubishi Electric Corp 紫外線消去型半導体記憶装置
US4933904A (en) * 1985-11-29 1990-06-12 General Electric Company Dense EPROM having serially coupled floating gate transistors
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
WO1990004855A1 (fr) * 1988-10-21 1990-05-03 Kabushiki Kaisha Toshiba Memoire a semi-conducteurs remanente et procede de production
EP0508552B1 (en) * 1988-10-24 1997-12-10 Kabushiki Kaisha Toshiba Programmable semiconductor memory
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
US5172198A (en) * 1989-02-22 1992-12-15 Kabushiki Kaisha Toshiba MOS type semiconductor device
US5179427A (en) * 1989-06-13 1993-01-12 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with voltage stabilizing electrode
JP2862584B2 (ja) * 1989-08-31 1999-03-03 株式会社東芝 不揮発性半導体メモリ装置
US5319593A (en) * 1992-12-21 1994-06-07 National Semiconductor Corp. Memory array with field oxide islands eliminated and method
JP2644426B2 (ja) * 1993-04-12 1997-08-25 株式会社東芝 不揮発性半導体記憶装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002512450A (ja) * 1998-04-16 2002-04-23 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ポリキャップの除去により容易なポリ１コンタクトが得られるｎａｎｄ型フラッシュメモリ装置の製造方法
JP2002532878A (ja) * 1998-12-04 2002-10-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｎａｎｄフラッシュ・メモリ装置の半導体製造方法
JP4896292B2 (ja) * 1998-12-04 2012-03-14 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｎａｎｄフラッシュ・メモリ装置の半導体製造方法
US7804120B2 (en) 2001-06-28 2010-09-28 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
JP2009117874A (ja) * 2001-06-28 2009-05-28 Samsung Electronics Co Ltd 浮遊トラップ型不揮発性メモリ素子
US7759723B2 (en) 2001-06-28 2010-07-20 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US7968931B2 (en) 2001-06-28 2011-06-28 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US8253183B2 (en) 2001-06-28 2012-08-28 Samsung Electronics Co., Ltd. Charge trapping nonvolatile memory devices with a high-K blocking insulation layer
US9761314B2 (en) 2001-06-28 2017-09-12 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
KR100475092B1 (ko) * 2002-09-10 2005-03-10 삼성전자주식회사 제조 공정이 간단한 이이피롬(ｅｅｐｒｏｍ) 소자 및 그제조 방법
US7429765B2 (en) * 2003-09-30 2008-09-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP2008311679A (ja) * 2008-08-27 2008-12-25 Toshiba Corp 半導体メモリの閾値設定方法
JP2009026458A (ja) * 2008-10-20 2009-02-05 Toshiba Corp 半導体記憶装置
JP2010118580A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US5589699A (en) 1996-12-31
KR0169280B1 (ko) 1999-01-15
CN1055568C (zh) 2000-08-16
JP3450467B2 (ja) 2003-09-22
CN1156000C (zh) 2004-06-30
CN1111825A (zh) 1995-11-15
CN1182960A (zh) 1998-05-27
EP0663695A2 (en) 1995-07-19
KR950021688A (ko) 1995-07-26
EP0663695A3 (en) 1995-12-20

Similar Documents

Publication Publication Date Title
JP3450467B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US5568421A (en) Semiconductor memory device on which selective transistors are connected to a plurality of respective memory cell units
US8169824B2 (en) Semiconductor device including contact plug having an elliptical sectional shape
US6151249A (en) NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors
JP2663863B2 (ja) 不揮発性半導体記憶装置
US20060104116A1 (en) Method of operating a flash memory device
JPH11163306A (ja) 不揮発性半導体メモリ、及びこの不揮発性半導体メモリのプログラム方法、並びに不揮発性半導体メモリの製造方法
US6765825B1 (en) Differential nor memory cell having two floating gate transistors
US5576993A (en) Flash memory array with self-limiting erase
KR100379553B1 (ko) 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법
KR100460020B1 (ko) 트랜지스터,트랜지스터어레이및불휘발성반도체메모리
JP3107442B2 (ja) 不揮発性メモリ、その使用方法及びその製造方法
JP3251699B2 (ja) 不揮発性記憶装置
JP2724150B2 (ja) 不揮発性半導体メモリ装置
JP4034594B2 (ja) 不揮発性半導体メモリ
KR100482714B1 (ko) 트랜지스터,트랜지스터어레이,반도체메모리및트랜지스터어레이의제조방법
JPH04278297A (ja) 不揮発性半導体記憶装置
JPH06325582A (ja) 不揮発性記憶装置
JPH1056091A (ja) 不揮発性半導体記憶装置
JPH1131393A (ja) 不揮発性半導体記憶装置
JPH065873A (ja) 不揮発性半導体記憶装置
JP2667444B2 (ja) 不揮発性半導体記憶装置
JPH11162181A (ja) 不揮発性半導体記憶装置
JPH05259413A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2786629B2 (ja) 不揮発性半導体メモリ装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080711

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090711

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090711

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100711

Year of fee payment: 7