JP2009117874A - 浮遊トラップ型不揮発性メモリ素子 - Google Patents

浮遊トラップ型不揮発性メモリ素子 Download PDF

Info

Publication number
JP2009117874A
JP2009117874A JP2009039605A JP2009039605A JP2009117874A JP 2009117874 A JP2009117874 A JP 2009117874A JP 2009039605 A JP2009039605 A JP 2009039605A JP 2009039605 A JP2009039605 A JP 2009039605A JP 2009117874 A JP2009117874 A JP 2009117874A
Authority
JP
Japan
Prior art keywords
film
insulating film
memory device
gate electrode
blocking insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009039605A
Other languages
English (en)
Other versions
JP5160470B2 (ja
Inventor
Chang-Hyun Lee
昌▲ひゅん▼ 李
Jung-Dal Choi
正達 崔
秉佑 ▲イェ▼
Byong-Wo Ye
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2009117874A publication Critical patent/JP2009117874A/ja
Application granted granted Critical
Publication of JP5160470B2 publication Critical patent/JP5160470B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40117Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234Gate electrodes for transistors with charge trapping gate insulator
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】浮遊トラップ型メモリ素子も於いて、データ保持機能を強化するためトンネリング絶縁膜を厚くしても、消去動作が正確に行われるようにする。
【解決手段】半導体基板10、基板上に形成されたゲート電極27、基板とゲート電極との間に積層されたトンネリング絶縁膜20、電荷貯蔵層22、ブロッキング絶縁膜とを含み、トンネリング絶縁膜に印加される電界の強度がブロッキング絶縁膜に印加される電界の強度より高いことを特徴とする。
【選択図】図4

Description

本発明は不揮発性半導体メモリ素子に関するものであって、より詳細には、電荷貯蔵層が備えられた浮遊トラップ型不揮発性メモリ素子に関するものである。
不揮発性半導体メモリ素子は、メモリセル構造により浮遊ゲート型メモリ素子と浮遊トラップ型メモリ素子に分けることができる。浮遊ゲート型メモリ素子は、メモリ素子で基板チャネルと調節ゲートとの間の絶縁膜により孤立された導電体である浮遊ゲートを形成し、浮遊ゲート内に自由電荷(free carriers)の形態で電荷を貯蔵する方法によりプログラミングを遂行する。浮遊トラップ型メモリ素子は、メモリ素子でゲート電極と半導体基板との間に設けられた非導電性電荷貯蔵層内に形成されるトラップに電荷を貯蔵する方法によりプログラミングを遂行することができる。
浮遊ゲート型メモリ素子は導電体浮遊ゲートを用いるので、浮遊ゲートと基板を離れるトンネリング絶縁膜の一部に欠陥が生じるようになれば、浮遊ゲートに貯蔵された全ての電荷を失うことができる。従って、浮遊ゲート型メモリ素子は信頼性を維持するために、メモリ素子に浮遊トラップ型に比べて相対的に厚いトンネリング絶縁膜が必要である。この場合、トンネリング絶縁膜の厚さを増加させることによって、高い動作電圧が要求されて複雑な周辺回路が必要になる。その結果、半導体装置で素子高集積化の限界を有し、高い消費電力の問題点を有する。
一方、浮遊トラップ型メモリ素子は、電荷が深いレベルのトラップ(deep level trap)に貯蔵されるので、浮遊ゲート型メモリ素子に比べて薄い厚さのトンネリング絶縁膜を用いることが可能である。従って、5V乃至10Vの低い動作電圧で運用されることができる。又、浮遊ゲート型に比べて簡単な素子構造を有するので、工程が単純であって、高い集積度の実現が容易である。
図1は従来の浮遊トラップ型メモリ素子のSONOS構成を示す断面図である。
図1を参照すると、浮遊トラップ型メモリ素子には、p−型半導体基板10の活性領域上に順次に積層されたトンネリング絶縁膜20、電荷貯蔵層22、ブロッキング絶縁膜24及びゲート電極27で構成されたゲートパターンが位置する。ゲートパターンの両側の活性領域にn+型不純物拡散層28が形成されている。一般的に前記トンネリング絶縁膜20は熱酸化膜で形成され、前記電荷貯蔵層22はシリコン窒化膜で形成される。
図2は図1のI−I'に沿って切断された浮遊トラップ型単位メモリ素子のバンドダイアグラムである。
図2を参照すると、半導体基板10、トンネリング絶縁膜20、電荷貯蔵層22、ブロッキング絶縁膜24及びゲート電極27に該当する物質は各々固有のエネルギーバンドギャップを有し、エネルギーバンドギャップの差により各々の界面に電位バリヤー(potential barrier)が存在する。従来の浮遊トラップ型メモリ素子で、電荷貯蔵層22に該当するシリコン窒化膜は約5eVのエネルギーバンドギャップを有し、トンネリング絶縁膜20としてシリコン酸化膜と電荷貯蔵層2との間の界面で伝導帯(conduction band)の電位バリヤーは約1ev、価電子帯(valance band)の電位バリヤーは約2eV程度である。
シリコン窒化膜は三つのトラップレベル(trap level)を有する。シリコン窒化膜のトラップセンターは三つの窒素原子と結合し、一つのダングリングボンド(dangling bond)を有するシリコン原子で構成される。前記ダングリングボンドに電子が結合されない時、即ち、正孔(hole)が結合されている状態は、第1トラップレベルEに位置する。前記ダングリングボンドに電子が一つ結合されている状態は前記第1トラップレベルEより高い第2トラップレベルEに位置し、電子が二つ結合されている状態は、前記第2トラップレベルEより高い第3トラップレベルEに位置する。
浮遊トラップ型不揮発性メモリ装置において、メモリ素子の基本的な動作はシリコン窒化膜のこれらトラップレベルを利用したことである。ゲート電極27にプラス電圧が印加されれば、トンネリング絶縁膜20を通じて電子がトンネリングされて電荷貯蔵層22内のトラップに捕獲される。単位メモリ素子は、電荷貯蔵層22内に電子が重なることによって、しきい電圧が上昇する。逆に、図3のように、ゲート電極27にマイナス電圧を印加すれば、電荷貯蔵層22内のトラップに捕獲されていた電子がトンネリング絶縁膜20を通じてトンネリングされて半導体基板10に抜き出る。これと同時に、半導体基板10から正孔がトンネリング絶縁膜20を通過してトンネリングされて電荷貯蔵層22の第1トラップレベルE1に捕獲される。これにより、素子のしきい電圧が低くなる
ところで、メモリ素子が正常的な動作を遂行するためには、チャネルから注入される電荷量がゲート電極から注入される電荷量に比べて相対的に多くする必要がある。例えば、ゲート電極にプラス電圧を印加する時、ゲート電極から浮遊トラップに供給される正孔の量とチャネルから浮遊トラップに供給される電子の量が同一であれば、マイナスとプラスの電荷が相殺されてしきい電圧の変化しない。従って、しきい電圧の変化を用いた素子動作は不可能になる。
トンネリング酸化膜の厚さが20Å以下である場合、直接トンネリングによる電流量が、F−Nトンネリングによる電流量を超過する。トンネリング酸化膜の厚さが20Å以下であれば、直接トンネリングにより電荷が移動し、50Å厚さ程度のブロッキング酸化膜F−Nトンネリングにより電荷が移動するので、チャネルから注入される電荷量がゲート電極から注入される電荷量に比べて相対的に多くすることができる。このように、トンネリング絶縁膜を形成する酸化膜の厚さを20Å以下とし、ブロッキング絶縁膜の厚さはさらに厚くすれば、浮遊トラップのプログラミングと消去動作時電荷の供給は、チャネル側により主に行われ、しきい電圧の調節及び素子の正常動作が容易く行われる。
しかし、トンネリング絶縁膜であるシリコン酸化膜の厚さを20Å以下に薄く形成すれば、浮遊トラップに貯蔵された電荷の漏出も容易く行われるので、不揮発性半導体装置の不揮発性の特性又はデータ維持機能が低下される。
一方、トンネリング絶縁膜であるシリコン酸化膜の厚さを20Å以上に厚くすれば、データ維持機能は強化されるが、電荷は主にF−Nトンネリングのみにより浮遊トラップに流入されたり、流出される。ところで、F−Nトンネリングは、電荷キャリアーの有効質量(effective mass)が小さく、電荷キャリアー経路上の電界の強度が大きいほど容易く生じる。このようなF−Nトンネリングの特性は、場合によって、素子の正常的な動作が不可能にすることができる。以下、素子動作の難点を説明するためにプログラミング動作時と消去動作時にメモリ素子で生じる現象をより詳細に説明する。
先ず、プログラミング動作を見ると、トンネリング絶縁膜とブロッキング絶縁膜は全ての酸化膜であるので、プログラミング初期の素子動作でゲート電極に電圧が印加される場合、次の数学式1のような同一の電界を有する。
Figure 2009117874
この際、添字ot、ob、SINは、各々トンネリング絶縁膜とブロッキング絶縁膜、シリコン窒化膜を意味し、Eは電界、Vgはゲート電極の電圧、Φms及びΦbは基板とゲート電極の仕事関数の差及び基板表面の電位、X酸化膜の厚さ、εは誘電率を意味する。
プログラミング動作初期において、ゲート電極にプラス電圧が印加されれば、ゲート電極から浮遊トラップへは正孔が移動し、チャネルから浮遊トラップへは電子が移動する。通常的に、電子の有効質量は正孔の有効質量に比べて小さい。従って、チャネルから供給される電子がゲート電極から供給される正孔に比べて多いので、しきい電圧は上昇する。
しかし、プログラミング動作時、電荷貯蔵層の浮遊トラップで継続的な電子捕獲が行われると、ブロッキング絶縁膜に印加される電界がトンネリング絶縁膜に印加される電界より強くなる。そうすると、電荷貯蔵層に捕獲された電子が再びブロッキング絶縁膜を通じて放出されたり、ゲート電極から正孔が注入されてプログラムによるしきい電圧の上昇幅が制限されるようになる。
一方、消去動作においては、ゲート電極にマイナス電圧が印加されれば、F−Nトンネリングによりゲート電極から浮遊トラップへは電子が移動し、チャネルから浮遊トラップへは正孔が移動する。有効質量(effective mass)では電子が正孔より小さいので、ゲート電極からの電子流入がさらに容易く行われることができる。消去動作初期に電荷貯蔵層であるシリコン窒化膜の浮遊トラップは電子により均一に満たされている状態を前提したら、Qは負の数であり、ブロッキング絶縁膜とトンネリング絶縁膜には次の数学式2及び数学式3のような電界を有する。
Figure 2009117874
Figure 2009117874
この際、添字ot、ob、nは各々トンネリング絶縁膜、ブロッキング絶縁膜、電子貯蔵層を意味し、Eは電界、Vgはゲート電極の電圧、Φms及びΦbは基板とゲート電極の仕事関数の差及び基板表面の電位、X酸化膜の厚さ、εは誘電率、Qはシリコン窒化膜に充電された電荷量を意味する。
結局、トンネリング絶縁膜の厚さが20Å以上の場合、トンネリング絶縁膜とブロッキング絶縁膜で同一なF−Nトンネリングにより電荷が移動するので、消去動作ではゲート電極から供給される電子がチャネルから供給される正孔に比べて多くなり、浮遊トラップは続けてマイナスに帯電されるので、しきい電圧の下落及びデータ消去はよく行われない。
特開平5−129625号公報 特開平11−186528号公報 特開平11−297867号公報 特開2000−349285号公報 特開平8−78551号公報
本発明は上述したように、従来の不揮発性半導体メモリ装置の浮遊トラップ型メモリ素子の問題点を解決するためのものであって、データ保有機能を強化するためにトンネリング絶縁膜を形成する酸化膜を20Å以上に設ける場合にも消去動作が正確に行われることができる不揮発性半導体メモリ装置の浮遊トラップ型メモリ素子を提供することを目的とする。
本発明は又、プログラミングと消去のスピードを向上させることができる浮遊トラップ型メモリ素子を提供することを目的とする。
前記目的を達成するための本発明の素子は、半導体基板、基板上に形成されたゲート電極、基板とゲート電極との間に順次に形成されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜、ゲート電極の両側の基板に形成された不純物ドーピング層を含む。ブロッキング絶縁膜の誘電率がトンネリング絶縁膜の誘電率に比べて大きいことを少なくとも一層含むことを特徴とする。トンネリング絶縁膜に印加される電界の強度がブロッキング絶縁膜に印加される電界の強度より高いことを特徴とする。
本発明において、トンネリング絶縁膜は通常シリコン熱酸化膜で形成する。ブロッキング絶縁膜は誘電率が高くて、絶縁性が優れた高誘電膜で形成することが望ましい。又、前記ブロッキング絶縁膜は高誘電膜単一層で形成すること以外に、高誘電膜とゲート電極との間にそして/又は高誘電膜とチャネルとの間に、漏洩電流を防止するためのシリコン酸化膜などの電荷バリヤー膜をさらに備えて形成することができる。
ブロッキング絶縁膜と酸化膜の誘電率は、消去時のブロッキング絶縁膜とトンネリング絶縁膜の電界の強度を考慮してブロッキング絶縁膜を通じた電子の注入による電荷量の変化よりトンネリング絶縁膜を通じた正孔の注入又は電子の放出による電荷量の変化がさらに大きい状態になるように決めることが望ましい。
本発明の一実施形態において、前記半導体素子はNAND型セルアレイの形態で配置されることができる。具体的に、本発明の一実施形態は半導体基板上に並んで配置された複数の活性領域を含む。前記活性領域の上部をストリング選択ゲート電極及び接地選択ゲート電極が並んで横切る。前記ストリング選択ゲート電極と前記接地選択ゲート電極との間で複数のメモリゲート電極が前記活性領域の上部を並んで横切る。前記各活性領域と前記各メモリゲート電極との間にトンネリング絶縁膜、電荷貯蔵層及びブロッキング絶縁膜が順次に積層される。前記ゲート電極の両側の活性領域内に不純物ドーピング層が形成される。本発明において、前記ブロッキング絶縁膜の誘電率は、トンネリング絶縁膜の誘電率に比べて大きいことを特徴とする。即ち、前記トンネリング絶縁膜はシリコン熱酸化膜で形成することができ、前記ブロッキング絶縁膜は誘電率が高くて、絶縁性が優れた高誘電膜で形成することができる。トンネリング絶縁膜に印加される電界の強度がブロッキング絶縁膜に印加される電界の強度より高いことを特徴とする。前記選択ゲート電極と前記活性領域との間には単一ゲート絶縁膜が介されたり、トンネリング絶縁膜、電荷貯蔵層及びブロッキング絶縁膜が順次に積層されて介されることができる。
本発明によると、浮遊トラップ型不揮発性半導体メモリ素子において、データ保有機能を強化するためトンネリング絶縁膜を形成する酸化膜を20Å以上に設けられてトンネリングがF−Nトンネリングにより主に行われる場合にも素子の各動作が誤謬なく実行されることができ、又は、プログラミングと消去のスピードを向上させて半導体メモリ装置の性能を全般的に向上させることができる。
従来の浮遊トラップ型単位メモリ素子の典型的なSONOS構成を示す断面図である。 図1のI−I'に沿って切断された浮遊トラップ型メモリ素子のエネルギーバンド図である。 図2の状態でゲート電極に相対的に低い電圧が印加される際のエネルギーバンド及びキャリアーフローを示す図面である。 本発明の一実施形態による浮遊トラップ型メモリ素子の基板からゲート電極への物質層によるエネルギーバンド図である。 本発明の他の実施形態において、浮遊トラップ型メモリ素子の基板からゲート電極への物質層によるエネルギーバンド図である。 本発明の他の実施形態において、浮遊トラップ型メモリ素子の基板からゲート電極への物質層によるエネルギーバンド図である。 本発明の他の実施形態において、浮遊トラップ型メモリ素子の基板からゲート電極への物質層によるエネルギーバンド図である。 本発明の一実施形態によるメモリ素子のセルアレイを示す平面図である。 図8のI−I'に沿って切断された半導体素子のセルアレイを示す断面図である。 図8のI−I'に沿って切断された半導体素子のセルアレイを示す断面図である
以下、添付した図面に基づいて本発明の望ましい実施形態を詳細に説明する。
図4は本発明の一実施形態による浮遊トラップ型メモリ素子の物質層によるエネルギーバンド図である。
図4を参照すると、図4の膜の配置は従来の浮遊トラップ型メモリ素子のSONOS構造と類似の構造を有するが、ブロッキング絶縁膜がトンネリング絶縁膜のような酸化膜ではなく、高誘電膜からなる。即ち、基板からゲート電極まで半導体基板10、トンネリング絶縁膜20、電荷貯蔵層22、高誘電膜34、ゲート電極27が順次に配置される。本発明の浮遊トラップ型不揮発性メモリ素子でのトンネリング絶縁膜とブロッキング絶縁膜の電界の強度を察すると、プログラミング動作初期で、次の数学式4及び5のようになる。
Figure 2009117874
Figure 2009117874
この際、添字ot、ob、nは各々トンネリング絶縁膜、高誘電膜であるブロッキング絶縁膜、電子貯蔵層を意味し、Eは電界、Vgはゲート電極の電圧、Φms及びΦbは基板とゲート電極の仕事関数の差及び基板表面の電位、X酸化膜の厚さ、εは誘電率を意味する。
ブロッキング絶縁膜の誘電率がトンネリング絶縁膜の誘電率に比べて高くなるように高誘電膜を用いるので、数学式5で示されたように、トンネリング絶縁膜の電界の強度がブロッキング絶縁膜の電界の強度に比べて誘電率比ほど強い。
従って、プログラミング動作時、トンネリング絶縁膜を通じた電子の注入はさらに容易く実施される。その結果、ゲート電極からのホールの流入に比べてチャネルからの電子流入がさらに多いので、プログラミング動作が容易く行われ、この際、しきい電圧の上昇スピードの増加効果が得られる。
一方、数学式1と数学式4を比較すれば、従来のSONOS構造浮遊トラップ型素子のトンネリング酸化膜に印加される電界に比べて本発明ではさらに高い電界が印加される。即ち、次の数学式6のように従来のトンネリング酸化膜に印加される電界から本発明の実施形態によってトンネリング酸化膜に印加される電界を引くと、従来に印加された電界がプラスであるという前提下に、常にプラスになることが分かる。
Figure 2009117874
この際、ε(ob)は高誘電膜を用いた場合のブロッキング絶縁膜の誘電率を意味する。
従って、同一なゲート電圧印加時、従来に比べてさらに速いプログラミング動作スピードが得られる。
一方、消去動作でのトンネリング絶縁膜とブロッキング絶縁膜での電界の強度は、次の数学式7及び8のようになる。
Figure 2009117874
Figure 2009117874
この際、Qはマイナス値なので、ブロッキング絶縁膜の誘電率ε(ob)をトンネリング絶縁膜の誘電率ε(ot)に比べて十分に大きくすると、トンネリング絶縁膜での電界をブロッキング絶縁膜の電界に比べて十分に高くすることができる。従って、電荷キャリアーである正孔と電子の有効質量の差にもかかわらず、トンネリング絶縁膜を通じた電荷キャリアーの移動、即ち、チャネル正孔の流入と電荷貯蔵層電子の流出による電荷量の変化がブロッキング絶縁膜を通じた電荷キャリアーの移動、即ち、ゲート電極電子流入による電荷量の変化より大きくすることできる。結局、マイナスに帯電された電荷貯蔵層で、チャネル正孔の流入によりしきい電圧が低くなる消去動作が容易く達成されることができる。
又は、数学式6の演算のような方法により、本発明と従来の消去動作時、トンネリング絶縁膜に印加される電界を比較すると、本発明の適用によるトンネリング絶縁膜での電界が常に高いことが分かる。従って、消去動作のスピードも増加し、全体半導体装置の動作スピードも増加される。
図5乃至図7は本発明の他の実施形態において、物質層によるエネルギーバンド図である。
図5を参照すると、基板からゲート電極まで半導体基板10、トンネリング絶縁膜20、電荷貯蔵層22、ブロッキング絶縁膜44、ゲート電極27が順次に配置される。電荷貯蔵層22とゲート電極27との間に高誘電膜34以外に、ゲート電極27の方にシリコン酸化膜36を追加させてブロッキング絶縁膜44を高誘電膜34とシリコン酸化膜36の二重膜で構成する。
図6を参照すると、基板からゲート電極まで半導体基板10、トンネリング絶縁膜20、電荷貯蔵層22、ブロッキング絶縁膜54、ゲート電極27が順次に配置される。電荷貯蔵層22と、ゲート電極27の下方の高誘電膜34との間にシリコン酸化膜38を追加させてブロッキング絶縁膜54を高誘電膜34とシリコン酸化膜38の二重膜で構成する。
又、図7を参照すると、基板からゲート電極まで半導体基板10、トンネリング絶縁膜20、電荷貯蔵層22、ブロッキング絶縁膜64、ゲート電極27が順次に配置される。高誘電膜34とゲート電極27との間及び高誘電膜34と電荷貯蔵層22との間に各々シリコン酸化膜36、38を追加させてブロッキング絶縁膜64をシリコン酸化膜38、高誘電膜34、シリコン酸化膜36の三重膜で構成する。
図5乃至図7に示された実施形態において、ブロッキング絶縁膜の誘電率εobは前記ブロッキング絶縁膜を構成する高誘電膜及び酸化膜の誘電率により決められる。これら実施形態でブロッキング絶縁膜が従来技術と同一の厚さを有したら、電界の変化は高誘電膜の誘電率及び厚さに依存する。従って、数学式4乃至数学式7は、図5乃至図7で説明された実施形態にも同一に適用することができる。ブロッキング絶縁膜を構成する前記酸化膜はブロッキング絶縁膜の降伏電圧を高めるため形成したり、前記高誘電膜とゲート電極、又は前記高誘電膜と電荷貯蔵層との間の接着性のために形成することができる。
本発明の実施形態において、前記高誘電膜は周期率表上のIII族元素又はVB族元素の金属酸化物にIV族元素がドーピングされた金属酸化物(metallic oxide)又は金属窒化酸化物(metallic oxynitride)であるとか、前記金属酸化物にIV族元素がドーピングされた金属酸化物又は金属窒化酸化物であり得る。この際、前記ドーピングされるIV元素は前記金属酸化物の0.1重%(weight percent)乃至30重%(weight percent)程度添加して漏洩電流と界面状態密度(interface state density)を減少させることができる。又、前記高誘電膜はHfO、Hf1−xAlO又はHfSi1−x、ハフニウムシリコンオキナイトライド(Hf−Si−oxynitride)、ZrO、ZrxSil−xO、ジルコニウムシリコンオキナイトライド(Zr−Si−oxynitride)で形成することもできる。
望ましくは、前記高誘電膜は誘電率が10であり、エネルギーバンドギャップが8.3eVであるAl膜、又は誘電率が25であり、バンドギャップが8.3eVであるZrP膜を用いることができる。前記高誘電膜としては、Al及びZrO以外にY、Ta、TiO、PZT[Pb(Zr、Ti)O]、PbTiO、PbZrO、ランタンがドーピングされたPZT[(Pb、La)(Zr、Ti)O]、PbO、SrTiO、BaTiO、V、BST[(Ba、Sr)TiO]、SBT(SrBiTa)、BiTi12のような物質膜を用いたり、各高誘電物質膜の組み合せからなる膜を用いることが望ましい。
又、電荷貯蔵層は典型的にシリコン窒化膜が用いられるが、その以外にも、シリコンオキナトライド、シリコンリッチなシリコン酸化膜、その他、強誘電膜(ferroeletric layer)を用いることができる。
図8は本発明の一実施形態によるメモリ素子のセルアレイを示す平面図である。
図9及び図10は図8のI−I'に沿って切断された半導体素子のセルアレイを示す断面図である。
図8乃至図10を参照すると、半導体基板10に複数の活性領域Actが配置される。前記活性領域Actは前記半導体基板に一方向に平行に配置される。前記活性領域Actの上部を横切って共通ソースラインCSLが配置され、前期共通ソースラインCSLから所定間隔離れて前記活性領域Actの各々にビットラインプラグDCが接続される。前記ビットラインプラグDCは前記共通ソースラインCSLと並ぶ方向に配列される。前記共通ソースラインCSL及び前記ビットラインプラグDCの間の前記活性領域Actの上部をストリング選択ゲート電極117s及び接地選択ゲート電極117gが並んで横切る。前記ストリング選択ゲート電極117sは前記ビットラインDCと隣り合い、前記接地選択ゲート電極117gは前記共通ソースラインCSLに隣接する。前記ストリング選択ゲート電極117s及び前記接地選択ゲート電極117gの間に複数のメモリゲート電極117mが配置されて前記活性領域Actの上部を並んで横切る。前記活性領域Actと前記メモリゲート電極117mとの間に順次に積層されたトンネリング絶縁膜110、電荷貯蔵層112及びブロッキング絶縁膜114が介される。この際、前記トンネリング絶縁膜110、前記電荷貯蔵層112及び前記ブロッキング絶縁膜114は本発明の実施形態で上述したことと同一な物質として形成する。前記ストリング選択ゲート電極117s、前記接地選択ゲート電極117g及び前記メモリゲート電極117mの両側に不純物ドーピング領域102が形成されている。前記共通ソースラインCSLは前記接地選択ゲート電極117gに隣接した不純物ドーピング領域(ソース領域102s)の各々に接続される。前記ゲート電極117g、117m、117s及び前記共通ソースラインCSLを有する半導体基板の全面に層間絶縁膜120により覆われる。前記ビットラインプラグDCは前記層間絶縁膜120を貫通して前記ストリング選択ゲート117sに隣接した不純物ドーピング領域(ドレイン領域102d)に各々接続される。前記層間絶縁膜120の上部で複数のビットラインBLが前記ゲート電極117g、117m、117sの上部を横切る。前記ビットラインBLは前記ビットラインプラグDCと電気的に接続される。
前記各メモリゲート電極117mと前記各活性領域Actが交差する領域にメモリセルが位置し、前記各選択ゲート117s、117gと前記各活性領域Actが交差する領域に選択トランジスタが位置する。
図9に示されたように、前記接地選択ゲート電極117g及び前記ストリング選択ゲート電極117sの各々と前記活性領域(図8のAct)の間には、トンネル絶縁膜110、電荷貯蔵層112及びブロッキング絶縁膜114が順次に積層されて介されることができる。この場合、メモリ素子の動作前に前記接地選択ゲート電極117g及び前記ストリング選択ゲート電極117sにマイナス電圧を印加して選択トランジスタのしきい電圧を低下させることができる。
これと異なり、図10に示されたように、前記接地選択ゲート電極117g及び前記ストリング選択ゲート電極117sの各々と前記活性領域(図8のAct)との間には単一層のゲート絶縁膜116が介されることもできる。前記ゲート絶縁膜116はシリコン酸化膜又はシリコンオキシナイトライドのうち一つであったり、これらの複合膜であり得る。
10 半導体基板
20 トンネリング絶縁膜
22 電荷貯蔵層
27 ゲート電極
34 高誘電膜
36,38 シリコン酸化膜
44,54,64,114 ブロッキング絶縁膜
102 不純物ドーピング領域
110 トンネリング絶縁膜
112 電荷貯蔵層
117s ストリング選択ゲート電極
117g 接地選択ゲート電極
117m メモリゲート電極
120 層間絶縁膜

Claims (24)

  1. 半導体基板と、
    前記基板に形成されたゲート電極と、
    前記半導体基板と前記ゲート電極との間に積層されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜とを含み、
    前記トンネリング絶縁膜に印加される電界の強度が前記ブロッキング絶縁膜に印加される電界の強度より高いことを特徴とする不揮発性半導体メモリ素子。
  2. 前記トンネリング絶縁膜はシリコン熱酸化膜で形成されることを特徴とする請求項1に記載の不揮発性半導体メモリ素子。
  3. 前記ブロッキング絶縁膜はメンデレーエフ周期率表のIII族又はVB族に位置する元素の金属酸化膜又は金属酸化窒化膜を少なくとも一層含むことを特徴とする請求項1に記載の不揮発性半導体メモリ素子。
  4. 前記ブロッキング絶縁膜はメンデレーエフ周期率表のIII族又はVB族に位置する元素の金属酸化物又は金属窒化酸化物にIV族元素がドーピンされた物質膜を少なくとも一つ含むことを特徴とする請求項1に記載の不揮発性メモリ素子。
  5. 前記IV族元素はZr、Si、Ti、Hfのうち一つであることを特徴とする請求項4に記載の不揮発性メモリ素子。
  6. 前記ブロッキング絶縁膜はHfO、Hf1−xAl及びHfSi1−x、ハフニウムシリコンオキシナイトライド、ZrO、ZrSil−x、ジルコニウムシリコンオキシナイトライドのうち選択された一つ又はこれらの組み合わせ膜を含むことを特徴とする請求項1に記載の不揮発性メモリ素子。
  7. 前記ブロッキング絶縁膜はAl膜、Ta膜、TiO膜、PZT[Pb(Zi、Ti)O]膜、PbTiO膜、PbZrO膜、ランタンがドーピンされたPZT[(Pb、La)(Zr、Ti)O]膜、PbO膜、SrTiO膜、BaTiO膜、BST[(Ba、Sr)TiO]膜、SBT(SrBiTa)膜、BiTi12膜のうち選択された一つ又はこれらの組み合わせ膜を少なくとも一つ含むことを特徴とする請求項1に記載の不揮発性メモリ素子。
  8. 前記ブロッキング絶縁膜は、
    前記電荷貯蔵層に隣接した高誘電膜及び前記ゲート電極に隣接したシリコン酸化膜を含むことを特徴とする請求項1に記載の不揮発性メモリ素子。
  9. 前記ブロッキング絶縁膜は、
    前記電荷貯蔵層に隣接したシリコン酸化膜及び前記ゲート電極に隣接した高誘電膜を含むことを特徴とする請求項1に記載の不揮発性半導体メモリ素子。
  10. 前記ブロッキング絶縁膜は、
    順次に積層された第1シリコン酸化膜、高誘電膜及び第2シリコン酸化膜を含むことを特徴とする請求項1に記載のメモリ素子。
  11. 前記電荷貯蔵層はSi、シリコンオキシナイトライド膜、シリコンリッチなシリコン酸化膜、強誘電体膜のうち一つの膜からなることを特徴とする請求項1に記載の不揮発性メモリ素子。
  12. 半導体基板に形成された複数の活性領域と、
    前記活性領域を横切るストリング選択ゲート電極及び接地選択ゲート電極と、
    前記ストリング選択ゲート電極及び前記接地選択ゲート電極の間に配置されて前記活性領域を横切る複数のメモリゲート電極と、
    前記各活性領域と前記各メモリゲート電極との間に積層されたトンネリング絶縁膜、電荷貯蔵層、ブロッキング絶縁膜とを含み、
    前記絶縁膜に印加される電界の強度が前記ブロッキング絶縁膜に印加される電界の強度より高いことを特徴とする不揮発性半導体メモリ素子。
  13. 前記トンネリング絶縁膜はシリコン熱酸化膜で形成されることを特徴とする請求項12に記載の不揮発性半導体メモリ素子。
  14. 前記ブロッキング絶縁膜はメンデレーエフ周期率表のIII族又はVB族に位置する元素の金属酸化膜又は金属酸化窒化膜を少なくとも一つ含むことを特徴とする請求項12に記載の不揮発性半導体メモリ素子。
  15. 前記ブロッキング絶縁膜はメンデレーエフ周期率表のIII族又はVB族に位置する元素の金属酸化物又は金属酸化窒化物にIV族元素がドーピンされた物質膜を少なくとも一つ含むことを特徴とする請求項12に記載の不揮発性メモリ素子。
  16. 前記IV族元素はZr、Si、Ti,Hfのうち一つであることを特徴とする請求項15に記載の不揮発性メモリ素子。
  17. 前記ブロッキング絶縁膜はHfO、Hf1−xAl及びHfSi1−x、ハフニウムシリコンオキシナイトライド、ZrO、ZrxSil−xO、ジルコニウムシリコンオキシナイトライドのうち選択された一つ又はこれらの組み合わせ膜を少なくとも一つ含むことを特徴とする請求項12に記載の不揮発性メモリ素子。
  18. 前記ブロッキング絶縁膜はAl膜、Ta膜、TiO膜、PZT[Pb(Zi、Ti)O]膜、PbTiO膜、PbZrO膜、ランタンがドーピングされたPZT[(Pb、La)(Zr、Ti)O]膜、PbO膜、SrTiO膜、BaTiO膜、BST[(Ba、Sr)TiO]膜、SBT(SrBiTa)膜、BiTi12膜のうち選択された一つ又はこれらの組み合わせ膜を少なくとも一つ含むことを特徴とする請求項12に記載の不揮発性半導体メモリ素子。
  19. 前記ブロッキング絶縁膜は、
    前記電荷貯蔵層に隣接した高誘電膜及び前記ゲート電極に隣接したシリコン酸化膜を含むことを特徴とする請求項12に記載の不揮発性半導体メモリ素子。
  20. 前記ブロッキング絶縁膜は、
    前記電荷貯蔵層に隣接したシリコン酸化膜及び前記ゲート電極に隣接した高誘電膜を含むことを特徴とする請求項12に記載の不揮発性半導体メモリ素子。
  21. 前記ブロッキング絶縁膜は、
    順次に積層された第1シリコン酸化膜、高誘電膜及び第2シリコン酸化膜を含むことを特徴とする請求項12に記載の不揮発性半導体メモリ素子。
  22. 前記電荷貯蔵層はシリコン窒化膜、シリコンオキシナイトライド膜、シリコンリッチなシリコン酸化膜、強誘電体膜のうち一つの膜からなることを特徴とする請求項12に記載の不揮発性半導体メモリ素子。
  23. 前記ストリング選択ゲート電極及び前記接地選択ゲート電極の各々と前記各活性領域の間に介されたゲート絶縁膜をさらに含むことを特徴とする請求項12に記載の不揮発性メモリ素子。
  24. 前記ストリング選択ゲート電極及び前記各活性領域の間と、前記接地選択ゲート電極及び前記各活性領域の間に順次に積層されたトンネリング絶縁膜、電荷貯蔵層及びブロッキング絶縁膜がさらに介されることを特徴とする請求項12に記載の不揮発性メモリ素子。
JP2009039605A 2001-06-28 2009-02-23 浮遊トラップ型不揮発性メモリ素子 Expired - Fee Related JP5160470B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR2001-037421 2001-06-28
KR20010037421 2001-06-28
KR2002-005622 2002-01-31
KR10-2002-0005622A KR100456580B1 (ko) 2001-06-28 2002-01-31 비휘발성 반도체 메모리 장치의 부유 트랩형 메모리 소자

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002188646A Division JP4901048B2 (ja) 2001-06-28 2002-06-27 浮遊トラップ型不揮発性メモリ素子

Publications (2)

Publication Number Publication Date
JP2009117874A true JP2009117874A (ja) 2009-05-28
JP5160470B2 JP5160470B2 (ja) 2013-03-13

Family

ID=27711744

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009039605A Expired - Fee Related JP5160470B2 (ja) 2001-06-28 2009-02-23 浮遊トラップ型不揮発性メモリ素子

Country Status (3)

Country Link
JP (1) JP5160470B2 (ja)
KR (1) KR100456580B1 (ja)
DE (1) DE10262346B4 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109256388A (zh) * 2017-07-14 2019-01-22 爱思开海力士有限公司 铁电存储器件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101159070B1 (ko) * 2003-03-11 2012-06-25 삼성전자주식회사 고유전율 산화막 형성방법, 이 방법으로 형성된 유전막이구비된 커패시터 및 그 제조방법
KR100973281B1 (ko) * 2003-06-10 2010-07-30 삼성전자주식회사 소노스 메모리 소자 및 그 제조 방법
KR100579844B1 (ko) 2003-11-05 2006-05-12 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100539213B1 (ko) 2004-07-10 2005-12-27 삼성전자주식회사 복합 유전막 형성 방법 및 이를 이용하는 반도체 장치의제조 방법
KR100744012B1 (ko) * 2005-05-10 2007-07-30 삼성전자주식회사 다치형 비휘발성 기억 장치
KR100689842B1 (ko) * 2006-01-06 2007-03-08 삼성전자주식회사 강유전체막을 정보저장요소로 채택하는 플래시 메모리소자들 및 그 제조방법들
KR101005638B1 (ko) * 2006-12-04 2011-01-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 제조방법
KR101177277B1 (ko) 2006-12-29 2012-08-24 삼성전자주식회사 금속-부도체 전이 물질을 이용한 비휘발성 메모리 소자
US7973357B2 (en) 2007-12-20 2011-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices
KR101356699B1 (ko) 2008-01-16 2014-01-29 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR101027350B1 (ko) 2008-04-30 2011-04-11 주식회사 하이닉스반도체 다층의 블록킹막을 구비하는 비휘발성메모리장치 및 그제조 방법
KR101022770B1 (ko) * 2010-05-17 2011-03-17 삼성전자주식회사 고유전율 산화막 형성방법, 이 방법으로 형성된 유전막이 구비된 커패시터 및 그 제조방법
KR20210073687A (ko) 2019-12-10 2021-06-21 삼성전자주식회사 반도체 소자

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124768A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 不揮発性半導体記憶装置の製造方法
JPS6233753B2 (ja) * 1978-08-28 1987-07-22 Nippon Electric Co
JPH02266570A (ja) * 1989-04-07 1990-10-31 Casio Comput Co Ltd メモリ用薄膜トランジスタ
JPH039571A (ja) * 1989-06-07 1991-01-17 Hitachi Ltd 半導体集積回路装置の製造方法およびそれによって得られる半導体集積回路装置
JPH05110114A (ja) * 1991-10-17 1993-04-30 Rohm Co Ltd 不揮発性半導体記憶素子
JPH05251669A (ja) * 1992-03-06 1993-09-28 Matsushita Electron Corp 半導体記憶装置およびその書き換え方法
JPH07326681A (ja) * 1994-05-30 1995-12-12 Nec Corp 半導体記憶装置及びその製造方法
JPH0878551A (ja) * 1993-12-27 1996-03-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2002203917A (ja) * 2000-10-26 2002-07-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP2002231834A (ja) * 2001-02-02 2002-08-16 Ricoh Co Ltd 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3032364C2 (de) * 1980-08-28 1987-11-12 Philips Patentverwaltung Gmbh, 2000 Hamburg Elektrisch programmierbarer Halbleiter-Festwertspeicher und Verfahren zu seiner Herstellung
JP2901493B2 (ja) * 1994-06-27 1999-06-07 日本電気株式会社 半導体記憶装置及びその製造方法
JPH118325A (ja) * 1997-04-25 1999-01-12 Nippon Steel Corp 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
KR100343210B1 (ko) * 1999-08-11 2002-07-10 윤종용 단일 전자 충전 mnos계 메모리 및 그 구동 방법
KR20010066386A (ko) * 1999-12-31 2001-07-11 박종섭 플래시 메모리의 게이트전극 제조방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6233753B2 (ja) * 1978-08-28 1987-07-22 Nippon Electric Co
JPS59124768A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 不揮発性半導体記憶装置の製造方法
JPH02266570A (ja) * 1989-04-07 1990-10-31 Casio Comput Co Ltd メモリ用薄膜トランジスタ
JPH039571A (ja) * 1989-06-07 1991-01-17 Hitachi Ltd 半導体集積回路装置の製造方法およびそれによって得られる半導体集積回路装置
JPH05110114A (ja) * 1991-10-17 1993-04-30 Rohm Co Ltd 不揮発性半導体記憶素子
JPH05251669A (ja) * 1992-03-06 1993-09-28 Matsushita Electron Corp 半導体記憶装置およびその書き換え方法
JPH0878551A (ja) * 1993-12-27 1996-03-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JPH07326681A (ja) * 1994-05-30 1995-12-12 Nec Corp 半導体記憶装置及びその製造方法
JP2002203917A (ja) * 2000-10-26 2002-07-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP2002231834A (ja) * 2001-02-02 2002-08-16 Ricoh Co Ltd 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109256388A (zh) * 2017-07-14 2019-01-22 爱思开海力士有限公司 铁电存储器件
CN109256388B (zh) * 2017-07-14 2023-05-30 爱思开海力士有限公司 铁电存储器件

Also Published As

Publication number Publication date
KR100456580B1 (ko) 2004-11-09
KR20030002298A (ko) 2003-01-08
DE10262346B4 (de) 2014-02-27
JP5160470B2 (ja) 2013-03-13

Similar Documents

Publication Publication Date Title
JP4901048B2 (ja) 浮遊トラップ型不揮発性メモリ素子
JP5160470B2 (ja) 浮遊トラップ型不揮発性メモリ素子
US7804120B2 (en) Non-volatile semiconductor memory devices
US9761314B2 (en) Non-volatile memory devices and methods of operating the same
KR100688575B1 (ko) 비휘발성 반도체 메모리 소자
KR100579844B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
KR100812933B1 (ko) Sonos 구조를 갖는 반도체 메모리 소자 및 그것의제조 방법
US20060202263A1 (en) Nonvolatile semiconductor memory device and method of fabricating the same
US8044454B2 (en) Non-volatile memory device
JP4485932B2 (ja) フラッシュメモリ素子そしてこれを用いたプログラミング及び消去方法
US7586137B2 (en) Non-volatile memory device and method of fabricating the same
US7473959B2 (en) Non-volatile semiconductor memory devices and methods of fabricating the same
JP5132330B2 (ja) 不揮発性半導体記憶装置およびその製造方法
KR100609067B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR101244842B1 (ko) 전하 트랩형 플래시 메모리 소자의 작동 방법
JP2012044059A (ja) 半導体記憶装置
TWM525526U (zh) 記憶體單元及記憶體單元陣列
KR100669647B1 (ko) 소노스 소자 제조 방법
KR100615098B1 (ko) 부유게이트형 비휘발성 메모리 셀
KR101305727B1 (ko) ETOX 셀을 갖는 SoC 소자 제조 방법
US9202933B2 (en) Flash memory using fringing effects and electrostatic shielding

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120223

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121023

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121212

R150 Certificate of patent or registration of utility model

Ref document number: 5160470

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151221

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees