JPH02266570A - メモリ用薄膜トランジスタ - Google Patents
メモリ用薄膜トランジスタInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジスタにメモリ機能をもたせたメ
モリ用薄膜トランジスタに関するものである。
モリ用薄膜トランジスタに関するものである。
従来、薄膜トランジスタとしては、次のような構造のも
のが知られている。
のが知られている。
第６図は従来の薄膜トランジスタを示したもので、ここ
では逆スタガー型のものを示している。
では逆スタガー型のものを示している。
図中１はガラス等からなる絶縁基板であり、この基板１
上にはクロム（Ｃ「）等からなるゲート電極２が形成さ
れている。３は前記ゲート電極２の上に基板１のほぼ全
面にわたって形成されたゲート絶縁膜である。このゲー
ト絶縁膜３は一般に、シリコン原子Ｓ１と窒素原子Ｎと
の組成比Ｓ１／Ｎが化学量論比（Ｓｌ／Ｎ−０，７５）
にほぼ等しい窒化シリコン（ＳｉｓＮ４）で形成されて
おり、このゲート絶縁膜３は、その耐圧性を確保するた
めに３０００人程度０膜厚に形成されている。
上にはクロム（Ｃ「）等からなるゲート電極２が形成さ
れている。３は前記ゲート電極２の上に基板１のほぼ全
面にわたって形成されたゲート絶縁膜である。このゲー
ト絶縁膜３は一般に、シリコン原子Ｓ１と窒素原子Ｎと
の組成比Ｓ１／Ｎが化学量論比（Ｓｌ／Ｎ−０，７５）
にほぼ等しい窒化シリコン（ＳｉｓＮ４）で形成されて
おり、このゲート絶縁膜３は、その耐圧性を確保するた
めに３０００人程度０膜厚に形成されている。
また、４は上記ゲート絶縁膜３の上に前記ゲート電極２
と対向させて形成されたｉ型アモルファス・シリコン（
Ｌ−ａ−５ｔ）からなるｉ型半導体層、５はこのｎ型半
導体層４の上に形成された燐（Ｐ）等のｎ型不純物をド
ープしたアモルファス・シリコン（ｎ” −ａ−ｓｉ
）からなるｎ型半導体層であり、このｎ型半導体層５は
チャンネル部において分離されている。そして、前記ｎ
型半導体層５の上にはクロム等からなるソース電極６と
ドレイン電極７が形成されている。
と対向させて形成されたｉ型アモルファス・シリコン（
Ｌ−ａ−５ｔ）からなるｉ型半導体層、５はこのｎ型半
導体層４の上に形成された燐（Ｐ）等のｎ型不純物をド
ープしたアモルファス・シリコン（ｎ” −ａ−ｓｉ
）からなるｎ型半導体層であり、このｎ型半導体層５は
チャンネル部において分離されている。そして、前記ｎ
型半導体層５の上にはクロム等からなるソース電極６と
ドレイン電極７が形成されている。
ところで、薄膜トランジスタは、主にスイッチング素子
として利用されているが、最近では、薄膜トランジスタ
をメモリ素子として利用できないかが検討されており、
薄膜トランジスタをメモリ素子として利用できれば、安
価な薄膜トランジスタによってメモリマトリックス等を
構成することができる。
として利用されているが、最近では、薄膜トランジスタ
をメモリ素子として利用できないかが検討されており、
薄膜トランジスタをメモリ素子として利用できれば、安
価な薄膜トランジスタによってメモリマトリックス等を
構成することができる。
しかしながら、上記従来の薄膜トランジスタは、メモリ
効果をほとんどもっていないために、メモリ素子として
使用することはできなかった。
効果をほとんどもっていないために、メモリ素子として
使用することはできなかった。
すなわち、第７図は上記従来の薄膜トランジスタのＶ。
−ＩＤ特性を示したもので、図において曲線ａはゲート
電圧ｖ６を一４０Ｖから＋４０Ｖにスィーブしたときの
ドレイン電流ＩＤの変化を示し、曲Ｂｂはゲート？１ｉ
圧Ｖ。を＋４０Ｖから一４０Ｖにスイープしたときのド
レイン電流ＩＯの変化を示しており、この薄膜トランジ
スタのＶ６−１．特性は、図のようにヒステリシス性の
小さい特性となっている。
電圧ｖ６を一４０Ｖから＋４０Ｖにスィーブしたときの
ドレイン電流ＩＤの変化を示し、曲Ｂｂはゲート？１ｉ
圧Ｖ。を＋４０Ｖから一４０Ｖにスイープしたときのド
レイン電流ＩＯの変化を示しており、この薄膜トランジ
スタのＶ６−１．特性は、図のようにヒステリシス性の
小さい特性となっている。
一方、メモリ素子は、ヒステリシス性を利用してメモリ
動作するものであるため、ヒステリシス性が大きいほど
メモリ効果が優れている。
動作するものであるため、ヒステリシス性が大きいほど
メモリ効果が優れている。
しかし、上記従来のメモリ用薄膜トランジスタは、その
ｖ６−ＩＤ特性が第７図に示したようなヒステリシス性
の小さい特性であるため、例えば１ｎＡのドレイン電流
ＩＤが流れるときのゲート電圧Ｖ。が、曲線ａにおいて
は約−３Ｖ、曲線すにおいては約＋ＩＶであり、したが
ってメモリとしての動作マージンΔｖｔｈは約４Ｖ（［
＋ＩＶ］［−３Ｖ］ ）Ｌかないから、上記従来のメモ
リ用薄膜トランジスタは、はとんどメモリ効果をもって
いない。
ｖ６−ＩＤ特性が第７図に示したようなヒステリシス性
の小さい特性であるため、例えば１ｎＡのドレイン電流
ＩＤが流れるときのゲート電圧Ｖ。が、曲線ａにおいて
は約−３Ｖ、曲線すにおいては約＋ＩＶであり、したが
ってメモリとしての動作マージンΔｖｔｈは約４Ｖ（［
＋ＩＶ］［−３Ｖ］ ）Ｌかないから、上記従来のメモ
リ用薄膜トランジスタは、はとんどメモリ効果をもって
いない。
なお、上記従来の薄膜トランジスタにおいても、ゲート
絶縁膜３の膜厚を薄くすれば、このゲート絶縁ａ３にか
かる電界強度が大きくなって電荷トラップ機能をもつよ
うになるから、第７図に示した曲線ａとｂとの偏差を大
きくしてメモリとしての動作マージンΔｖｔｈを大きく
とることができるが、このようにゲート絶縁膜３を薄く
すると、このゲート絶縁膜３の耐圧性が低下するために
、トランジスタが絶縁破壊してしまうことになる。
絶縁膜３の膜厚を薄くすれば、このゲート絶縁ａ３にか
かる電界強度が大きくなって電荷トラップ機能をもつよ
うになるから、第７図に示した曲線ａとｂとの偏差を大
きくしてメモリとしての動作マージンΔｖｔｈを大きく
とることができるが、このようにゲート絶縁膜３を薄く
すると、このゲート絶縁膜３の耐圧性が低下するために
、トランジスタが絶縁破壊してしまうことになる。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ゲート絶縁膜の耐圧
性を低下させることなくメモリとしての動作マージンを
大きくとった、優れたメモリ効果をもつメモリ用薄膜ト
ランジスタを提供することにある。
あって、その目的とするところは、ゲート絶縁膜の耐圧
性を低下させることなくメモリとしての動作マージンを
大きくとった、優れたメモリ効果をもつメモリ用薄膜ト
ランジスタを提供することにある。
本発明のメモリ用薄膜トランジスタは、上記目的を達成
するために、ゲート絶縁膜を、ゲート電極側に高誘電体
膜を形成し半導体層側に窒化シリコン膜を形成した二層
膜としたものである。
するために、ゲート絶縁膜を、ゲート電極側に高誘電体
膜を形成し半導体層側に窒化シリコン膜を形成した二層
膜としたものである。
上記ゲート絶縁膜の高誘電体膜の膜厚は１０００Å〜５
０００Å、その誘電率は１０以上であり、窒化シリコン
膜の膜厚は５０Å〜２０００人である。
０００Å、その誘電率は１０以上であり、窒化シリコン
膜の膜厚は５０Å〜２０００人である。
また、上記高誘電体膜としては、酸化タンタルが適して
いる。
いる。
すなわち、本発明のメモリ用薄膜トランジスタは、その
ゲート絶縁膜を上記のような二層膜とすることにより、
このゲート絶縁膜の半導体層側の窒化シリコン膜を薄く
してこの窒化シリコン膜に大きな電荷トラップ機能をも
たせるとともに、ゲート絶縁膜の耐圧性をゲート電極側
の高誘電体膜で確保するようにしたものであり、このよ
うにすれば、ゲート絶縁膜の耐圧性を低下させることな
くメモリとしての動作マージンを大きくとって、薄膜ト
ランジスタに優れたメモリ効果をもたせることができる
。
ゲート絶縁膜を上記のような二層膜とすることにより、
このゲート絶縁膜の半導体層側の窒化シリコン膜を薄く
してこの窒化シリコン膜に大きな電荷トラップ機能をも
たせるとともに、ゲート絶縁膜の耐圧性をゲート電極側
の高誘電体膜で確保するようにしたものであり、このよ
うにすれば、ゲート絶縁膜の耐圧性を低下させることな
くメモリとしての動作マージンを大きくとって、薄膜ト
ランジスタに優れたメモリ効果をもたせることができる
。
また、上記高誘電体膜の膜厚を１０００Å〜５０００Å
、その誘電率を１０以上とすれば、この高誘電体膜でゲ
ート絶縁膜の耐圧性を十分に確保することができるし、
また窒化シリコン膜の膜厚を５０Å〜２０００人とすれ
ば、この窒化シリコン膜にメモリ素子として十分な電荷
トラップ機能をもたせることができる。
、その誘電率を１０以上とすれば、この高誘電体膜でゲ
ート絶縁膜の耐圧性を十分に確保することができるし、
また窒化シリコン膜の膜厚を５０Å〜２０００人とすれ
ば、この窒化シリコン膜にメモリ素子として十分な電荷
トラップ機能をもたせることができる。
さらに、上記高誘電体膜としては酸化タンタルが適して
おり、酸化タンタルの誘電率は大きいから、ゲート絶縁
膜の耐圧性を十分に確保することができる。
おり、酸化タンタルの誘電率は大きいから、ゲート絶縁
膜の耐圧性を十分に確保することができる。
以下、本発明の一実施例を第１図および第２図を参照し
て説明する。
て説明する。
第１図は本実施例のメモリ用薄膜トランジスタの断面を
示したもので、このメモリ用薄膜トランジスタは逆スタ
ガー型のものである。図中１１はガラス等からなる絶縁
基板であり、この基板ｌｌ上にはクロム（Ｃ「）等から
なるゲート電極Ｉ２が形成されている。ｔ３は前記ゲー
ト電極１２の上に基板ＩＩのほぼ全面にわたって形成さ
れたゲート絶縁膜、１４はこのゲート絶縁膜１３の上に
前記ゲート電極１２と対向させて形成されたｉ型アモル
ファス・シリコン（ｉ−ａ−Ｓｉ）からなるｉ型半導体
層、１５はこのｉ型半導体層１４の上に形成された燐（
Ｐ）等のｎ型不純物をドープしたアモルファス・シリコ
ン（ｎ″＝ａ−３ｌ）からなるｎ型半導体層であり、こ
のｎ型半導体層１５はチャンネル部において分離されて
おり、このｎ型半導体層１５の上にはクロム等からなる
ソース電極１６とドレイン電極１７が形成されている。
示したもので、このメモリ用薄膜トランジスタは逆スタ
ガー型のものである。図中１１はガラス等からなる絶縁
基板であり、この基板ｌｌ上にはクロム（Ｃ「）等から
なるゲート電極Ｉ２が形成されている。ｔ３は前記ゲー
ト電極１２の上に基板ＩＩのほぼ全面にわたって形成さ
れたゲート絶縁膜、１４はこのゲート絶縁膜１３の上に
前記ゲート電極１２と対向させて形成されたｉ型アモル
ファス・シリコン（ｉ−ａ−Ｓｉ）からなるｉ型半導体
層、１５はこのｉ型半導体層１４の上に形成された燐（
Ｐ）等のｎ型不純物をドープしたアモルファス・シリコ
ン（ｎ″＝ａ−３ｌ）からなるｎ型半導体層であり、こ
のｎ型半導体層１５はチャンネル部において分離されて
おり、このｎ型半導体層１５の上にはクロム等からなる
ソース電極１６とドレイン電極１７が形成されている。
なお、ゲート電極１２とソース電極１６およびドレイン
電極１７はそれぞれ図示しない配線につながっている。
電極１７はそれぞれ図示しない配線につながっている。
また、上記ゲート絶縁膜１３は、ゲート電極１２側に高
誘電体膜１３ａを形成し、ｉ型半導体層１４側に窒化シ
リコン（ＳＩＮ）膜１３ｂを形成した二層膜とされてい
る。このゲート絶縁膜１３のゲートｍ極１２側の高誘電
体膜１３ａは、１０以上の誘電率をもつ銹電体、例えば
酸化タンタル（ＴａＯｘ）で形成されている。なお、こ
の実施例では、上記酸化タンタルとしてＴａ 、Ｏ，を
使用し、このＴａ２Ｏ，を３００θ人の膜厚に形成して
いる。このＴａ ２０．の誘電率は約２５である。また
、ｉ型半導体層１４側の窒化シリコン膜１３ｂは、シリ
コン原子Ｓ１と窒素原子Ｎとの組成比Ｓ１／Ｎが化学量
論比（Ｓ Ｉ ／Ｎ−０，７５）にほぼ等しい窒化シリ
コン（Ｓｉ 、Ｎ４＞で形成されており、この窒化シリ
コン膜１３ｂは２５０人の膜厚に形成されている。
誘電体膜１３ａを形成し、ｉ型半導体層１４側に窒化シ
リコン（ＳＩＮ）膜１３ｂを形成した二層膜とされてい
る。このゲート絶縁膜１３のゲートｍ極１２側の高誘電
体膜１３ａは、１０以上の誘電率をもつ銹電体、例えば
酸化タンタル（ＴａＯｘ）で形成されている。なお、こ
の実施例では、上記酸化タンタルとしてＴａ 、Ｏ，を
使用し、このＴａ２Ｏ，を３００θ人の膜厚に形成して
いる。このＴａ ２０．の誘電率は約２５である。また
、ｉ型半導体層１４側の窒化シリコン膜１３ｂは、シリ
コン原子Ｓ１と窒素原子Ｎとの組成比Ｓ１／Ｎが化学量
論比（Ｓ Ｉ ／Ｎ−０，７５）にほぼ等しい窒化シリ
コン（Ｓｉ 、Ｎ４＞で形成されており、この窒化シリ
コン膜１３ｂは２５０人の膜厚に形成されている。
この窒化シリコン膜１３ｂの誘電率は７．１である。
このメモリ用薄膜トランジスタは、ゲート絶縁膜１３の
ｉ型半導体層１４側の窒化シリコン膜１３ｂに電荷をト
ラップしてメモリ動作するもので、電荷は、窒化シリコ
ン膜１３ｂの膜中およびｉ型半導体層４との界面にトラ
ップされる。
ｉ型半導体層１４側の窒化シリコン膜１３ｂに電荷をト
ラップしてメモリ動作するもので、電荷は、窒化シリコ
ン膜１３ｂの膜中およびｉ型半導体層４との界面にトラ
ップされる。
しかして、上記メモリ用Ｒ膜トランジスタにおいては、
そのゲート絶縁膜１３を、ゲートｍ極１２側に高誘電体
膜（Ｔａ ２０３ ） １３ａを形成し２．を型半導体
層１４側に窒化シリコン膜（Ｓ１３Ｎ４）１３ｂを形成
した二層膜としているから、ゲート絶縁膜１３の耐圧性
を低下させることなくメモリとしての動作マージンを大
きくとって、薄膜トランジスタに優れたメモリ効果をも
たせることができる。
そのゲート絶縁膜１３を、ゲートｍ極１２側に高誘電体
膜（Ｔａ ２０３ ） １３ａを形成し２．を型半導体
層１４側に窒化シリコン膜（Ｓ１３Ｎ４）１３ｂを形成
した二層膜としているから、ゲート絶縁膜１３の耐圧性
を低下させることなくメモリとしての動作マージンを大
きくとって、薄膜トランジスタに優れたメモリ効果をも
たせることができる。
すなわち、ゲート絶縁膜を窒化シリコンのみからなる単
層膜としている従来の薄膜トランジスタでは、ゲート電
圧Ｖ６が４０Ｖのときのゲート絶縁膜にかかる電界強度
が１．３Ｍ Ｖ ／ ｃｍ （ゲート絶縁膜の膜厚が３
０００人の場合）であるが、上記実施例のメモリ用薄膜
トランジスタでは、ゲート電圧Ｖ６が４０Ｖのときのゲ
ート絶縁膜１３（窒化シリコン膜１３ｂ ）にかかる電
界強度は３．５ＭＶ／ｃＩｌである。
層膜としている従来の薄膜トランジスタでは、ゲート電
圧Ｖ６が４０Ｖのときのゲート絶縁膜にかかる電界強度
が１．３Ｍ Ｖ ／ ｃｍ （ゲート絶縁膜の膜厚が３
０００人の場合）であるが、上記実施例のメモリ用薄膜
トランジスタでは、ゲート電圧Ｖ６が４０Ｖのときのゲ
ート絶縁膜１３（窒化シリコン膜１３ｂ ）にかかる電
界強度は３．５ＭＶ／ｃＩｌである。
そして、薄膜トランジスタをメモリ素子として使用する
場合の動作マージンは、ゲート絶縁膜にかかる電界強度
を上げるほど大きくなるから、上記実施例のメモリ用薄
膜トランジスタによれば、ゲート電圧ｖＧを上げなくて
も、メモリとしての動作マージンを大きくすることがで
きる。
場合の動作マージンは、ゲート絶縁膜にかかる電界強度
を上げるほど大きくなるから、上記実施例のメモリ用薄
膜トランジスタによれば、ゲート電圧ｖＧを上げなくて
も、メモリとしての動作マージンを大きくすることがで
きる。
第２図は上記実施例のメモリ用薄膜トランジス９のＶａ
−ＩＤ特性を示したもので、図において曲線ａはゲート
電圧ｖＧを一４０Ｖから＋４０Ｖにスィーブしたときの
ドレイン電流ＩＤの変化を示し、曲線すはゲート電圧ｖ
Ｇを＋４０Ｖから一４０Ｖにスィーブしたときのドレイ
ン電流ＩＤの変化を示しており、このメモリ用薄膜トラ
ンジスタのＶＧ−ＩＯ特性は、図のようにヒステリシス
性の大きい特性となっている。
−ＩＤ特性を示したもので、図において曲線ａはゲート
電圧ｖＧを一４０Ｖから＋４０Ｖにスィーブしたときの
ドレイン電流ＩＤの変化を示し、曲線すはゲート電圧ｖ
Ｇを＋４０Ｖから一４０Ｖにスィーブしたときのドレイ
ン電流ＩＤの変化を示しており、このメモリ用薄膜トラ
ンジスタのＶＧ−ＩＯ特性は、図のようにヒステリシス
性の大きい特性となっている。
そして、このメモリ用薄膜トランジスタでは、例えば１
ｎＡのドレイン電流１．が流れるときのゲート電圧Ｖａ
が、第２図に示すように、曲線ａにおいては約−１９Ｖ
、曲線すにおいては約＋１４Ｖであり、したがってメモ
リとしての動作マージンａＶＬｈは約３３Ｖ （［＋１
４Ｖ］ −［−１９Ｖ］ ）と大きいから、優れたメモ
リ効果を示す。
ｎＡのドレイン電流１．が流れるときのゲート電圧Ｖａ
が、第２図に示すように、曲線ａにおいては約−１９Ｖ
、曲線すにおいては約＋１４Ｖであり、したがってメモ
リとしての動作マージンａＶＬｈは約３３Ｖ （［＋１
４Ｖ］ −［−１９Ｖ］ ）と大きいから、優れたメモ
リ効果を示す。
なお、上記実施例では、ゲート絶縁膜１３の高誘電体膜
（Ｔａ ２０３ ） １３ａを、３０００人の膜厚に形
成しているが、この高誘電体膜１３ａの膜厚をさらに薄
くすれば、窒化シリコン膜１３ｂにかかる電界強度をさ
らに上げることができる。ただし、高誘電体Ｍ１３ａを
薄くしすぎると、電界強度は上るが耐圧が低下する心配
があり、また高誘電体膜１３ａを厚くしすぎると電界強
度が低下するから、高誘電体膜１３ａの膜厚は、１００
０Å〜３０００人の範囲が望ましい。また、上記高誘電
体膜１３ａは、酸化タンタルに限らず、１０以上の誘電
率をもつ他の誘電体で形成してもよい。さらに、上記実
施例では、ゲート絶縁膜１３の窒化シリコン膜１３ｂの
膜厚を２５０人としているが、この窒化シリコン膜１３
ｂの膜厚は、５０Å〜２０００人（望ましくは５０Å〜
１０００人）の範囲であればよく、窒化シリコン膜１３
ｂの膜厚をこの範囲にすれば、この窒化シリコン膜１３
ｂにメモリ素子として十分な電荷トラップ機能をもたせ
ることができる。
（Ｔａ ２０３ ） １３ａを、３０００人の膜厚に形
成しているが、この高誘電体膜１３ａの膜厚をさらに薄
くすれば、窒化シリコン膜１３ｂにかかる電界強度をさ
らに上げることができる。ただし、高誘電体Ｍ１３ａを
薄くしすぎると、電界強度は上るが耐圧が低下する心配
があり、また高誘電体膜１３ａを厚くしすぎると電界強
度が低下するから、高誘電体膜１３ａの膜厚は、１００
０Å〜３０００人の範囲が望ましい。また、上記高誘電
体膜１３ａは、酸化タンタルに限らず、１０以上の誘電
率をもつ他の誘電体で形成してもよい。さらに、上記実
施例では、ゲート絶縁膜１３の窒化シリコン膜１３ｂの
膜厚を２５０人としているが、この窒化シリコン膜１３
ｂの膜厚は、５０Å〜２０００人（望ましくは５０Å〜
１０００人）の範囲であればよく、窒化シリコン膜１３
ｂの膜厚をこの範囲にすれば、この窒化シリコン膜１３
ｂにメモリ素子として十分な電荷トラップ機能をもたせ
ることができる。
また、上記実施例では、逆スタガー型の薄膜トランジス
タについて説明したが、本発明は、スタガー型、逆スタ
ガ−型、コブラナー型の薄膜トランジスタにも適用する
ことができ、その場合も、ゲート絶縁膜を、ゲート電極
側に高誘電体膜を形成し半導体層側に窒化シリコン膜を
形成した二層膜とすれば、ゲート絶縁膜の耐圧性を低下
させることなくメモリとしての動作マージンを大きくと
って、薄膜トランジスタに優れたメモリ効果をもたせる
ことができる。
タについて説明したが、本発明は、スタガー型、逆スタ
ガ−型、コブラナー型の薄膜トランジスタにも適用する
ことができ、その場合も、ゲート絶縁膜を、ゲート電極
側に高誘電体膜を形成し半導体層側に窒化シリコン膜を
形成した二層膜とすれば、ゲート絶縁膜の耐圧性を低下
させることなくメモリとしての動作マージンを大きくと
って、薄膜トランジスタに優れたメモリ効果をもたせる
ことができる。
第３図は本発明をスタガー型の薄膜トランジスタに適用
した実施例を示し、第４図は本発明を逆スタガ−型の薄
膜トランジスタに適用した実施例を示し、第５図は本発
明をコブラナー型の薄膜トランジスタに適用した実施例
を示している。なお、第３図〜第５図の各実施例のメモ
リ用薄膜トランジスタは、トランジスタを構成する各層
の積層構造が異なるだけで、基本的な構成は第１図に示
した逆スタガー型のメモリ用薄膜トランジスタと同じで
あるから、その説明は図に同符号を付して省略する。
した実施例を示し、第４図は本発明を逆スタガ−型の薄
膜トランジスタに適用した実施例を示し、第５図は本発
明をコブラナー型の薄膜トランジスタに適用した実施例
を示している。なお、第３図〜第５図の各実施例のメモ
リ用薄膜トランジスタは、トランジスタを構成する各層
の積層構造が異なるだけで、基本的な構成は第１図に示
した逆スタガー型のメモリ用薄膜トランジスタと同じで
あるから、その説明は図に同符号を付して省略する。
本発明のメモリ用薄膜トランジスタは、ゲート絶縁膜を
、ゲート電極側に高誘電体膜を形成し半導体層側に窒化
シリコン膜を形成した二層膜し、窒化シリコン膜を薄く
してこの窒化シリコン膜に大きな電荷トラップ機能をも
たせるとともに、ゲート絶縁膜の耐圧性をゲート電極側
の高誘電体膜で確保するようにしたものであるから、ゲ
ート絶縁膜の耐圧性を低下させることなくメモリとして
の動作マージンを大きくとって、薄膜トランジスタに優
れたメモリ効果をもたせることができる。
、ゲート電極側に高誘電体膜を形成し半導体層側に窒化
シリコン膜を形成した二層膜し、窒化シリコン膜を薄く
してこの窒化シリコン膜に大きな電荷トラップ機能をも
たせるとともに、ゲート絶縁膜の耐圧性をゲート電極側
の高誘電体膜で確保するようにしたものであるから、ゲ
ート絶縁膜の耐圧性を低下させることなくメモリとして
の動作マージンを大きくとって、薄膜トランジスタに優
れたメモリ効果をもたせることができる。
また、上記高誘電体膜の膜ｌｖを１０００Å〜５０００
Å、その誘電率を１０以上とすれば、この高誘電体膜で
ゲート絶縁膜の耐圧性を十分に確保することができるし
、また窒化シリコン膜の膜厚を５０Å〜２０００人とす
れば、この窒化シリコン膜にメモリ素子として十分な電
荷トラップ機能をもたせることができる。
Å、その誘電率を１０以上とすれば、この高誘電体膜で
ゲート絶縁膜の耐圧性を十分に確保することができるし
、また窒化シリコン膜の膜厚を５０Å〜２０００人とす
れば、この窒化シリコン膜にメモリ素子として十分な電
荷トラップ機能をもたせることができる。
さらに、上記高誘電体膜として酸化タンタルを使用すれ
ば、酸化タンタルの誘？！ｉ率は大きいから、ゲート絶
縁膜の耐圧性を十分に確保することができる。
ば、酸化タンタルの誘？！ｉ率は大きいから、ゲート絶
縁膜の耐圧性を十分に確保することができる。
第１図および第２図は本発明の一実施例を示すメモリ用
薄膜トランジスタの断面図およびそのＶＣ−ＩＤ特性図
、第３図〜第５図はそれぞれ本発明の他の実施例を示す
メモリ用薄膜トランジスタの断面図、第６図および第７
図は従来の薄膜トランジスタの断面図およびそのＶＧ
ｒｏ特性図である。 １１・・・基板、 １２・・・ゲート電極、 １３・・・ゲート絶縁膜、 ３ａ ・・・高誘電体膜、 ３ｂ ・・・窒化シリ コン膜、 １４・・・ 型半導体層、 １５・・・ ｎ型半導体層、 Ｉ６・・・ソース 電極、 １７・・・ドレイ ン電極。
薄膜トランジスタの断面図およびそのＶＣ−ＩＤ特性図
、第３図〜第５図はそれぞれ本発明の他の実施例を示す
メモリ用薄膜トランジスタの断面図、第６図および第７
図は従来の薄膜トランジスタの断面図およびそのＶＧ
ｒｏ特性図である。 １１・・・基板、 １２・・・ゲート電極、 １３・・・ゲート絶縁膜、 ３ａ ・・・高誘電体膜、 ３ｂ ・・・窒化シリ コン膜、 １４・・・ 型半導体層、 １５・・・ ｎ型半導体層、 Ｉ６・・・ソース 電極、 １７・・・ドレイ ン電極。
Claims (3)
- （１）ゲート電極とゲート絶縁膜と半導体層とソース、
ドレイン電極とを積層した薄膜トランジスタにおいて、
前記ゲート絶縁膜を、ゲート電極側に高誘電体膜を形成
し半導体層側に窒化シリコン膜を形成した二層膜とした
ことを特徴とするメモリ用薄膜トランジスタ。 - （２）高誘電体膜の膜厚は１０００Å〜５０００Å、そ
の誘電率は１０以上であり、窒化シリコン膜の膜厚は５
０Å〜２０００Åであることを特徴とする請求項１に記
載のメモリ用薄膜トランジスタ。 - （３）高誘電体膜は酸化タンタルであることを特徴とす
る請求項１に記載のメモリ用薄膜トランジスタ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087009A JPH02266570A (ja) | 1989-04-07 | 1989-04-07 | メモリ用薄膜トランジスタ |
| EP89120014A EP0366146B1 (en) | 1988-10-28 | 1989-10-27 | Thin film transistor having memory function and method for using thin film transistor as memory element |
| CA002001682A CA2001682C (en) | 1988-10-28 | 1989-10-27 | Thin film transistor having memory function and method for using thin film transistor as memory element |
| DE89120014T DE68912071T2 (de) | 1988-10-28 | 1989-10-27 | Dünnfilm-Transistor mit einer Speicherfunktion und Verfahren zur Verwendung eines Dünnfilmtransistors als Speicherelement. |
| KR1019890015604A KR930003556B1 (ko) | 1988-10-28 | 1989-10-28 | 메모리 트랜지스터 시스템 |
| US07/668,741 US5196912A (en) | 1988-10-28 | 1991-03-13 | Thin film transistor having memory function and method for using thin film transistor as memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087009A JPH02266570A (ja) | 1989-04-07 | 1989-04-07 | メモリ用薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266570A true JPH02266570A (ja) | 1990-10-31 |
Family
ID=13902958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087009A Pending JPH02266570A (ja) | 1988-10-28 | 1989-04-07 | メモリ用薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02266570A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322483A (ja) * | 1989-06-19 | 1991-01-30 | Fujitsu Ltd | 薄膜トランジスタ装置 |
| JP2005537662A (ja) * | 2002-08-29 | 2005-12-08 | フリースケール セミコンダクター インコーポレイテッド | 高誘電率の上部誘電体を有する誘電体蓄積メモリセル（ｍｏｎｏｓ）およびそのための方法 |
| JP2009117874A (ja) * | 2001-06-28 | 2009-05-28 | Samsung Electronics Co Ltd | 浮遊トラップ型不揮発性メモリ素子 |
| US8198671B2 (en) | 2009-04-22 | 2012-06-12 | Applied Materials, Inc. | Modification of charge trap silicon nitride with oxygen plasma |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
-
1989
- 1989-04-07 JP JP1087009A patent/JPH02266570A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322483A (ja) * | 1989-06-19 | 1991-01-30 | Fujitsu Ltd | 薄膜トランジスタ装置 |
| JP2009117874A (ja) * | 2001-06-28 | 2009-05-28 | Samsung Electronics Co Ltd | 浮遊トラップ型不揮発性メモリ素子 |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US9761314B2 (en) | 2001-06-28 | 2017-09-12 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| JP2005537662A (ja) * | 2002-08-29 | 2005-12-08 | フリースケール セミコンダクター インコーポレイテッド | 高誘電率の上部誘電体を有する誘電体蓄積メモリセル（ｍｏｎｏｓ）およびそのための方法 |
| US8198671B2 (en) | 2009-04-22 | 2012-06-12 | Applied Materials, Inc. | Modification of charge trap silicon nitride with oxygen plasma |
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