JP2934874B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2934874B2 JP2934874B2 JP12931990A JP12931990A JP2934874B2 JP 2934874 B2 JP2934874 B2 JP 2934874B2 JP 12931990 A JP12931990 A JP 12931990A JP 12931990 A JP12931990 A JP 12931990A JP 2934874 B2 JP2934874 B2 JP 2934874B2
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- film transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタの製造方法に関するもので
ある。
ある。
薄膜トランジスタは、ゲート電極と、ゲート絶縁膜
と、半導体層と、ｎ型半導体からなるオーミックコンタ
クト層と、ソース，ドレイン電極とを程層したもので、
この薄膜トランジスタとしては、従来第４図に示す構造
のものが知られている。
と、半導体層と、ｎ型半導体からなるオーミックコンタ
クト層と、ソース，ドレイン電極とを程層したもので、
この薄膜トランジスタとしては、従来第４図に示す構造
のものが知られている。
この薄膜トランジスタは、ガラス等からなる基板１の
上にゲート電極２を形成し、このゲート電極２の上に、
窒化シリコン（SiN）からなるゲート絶縁膜３と、半導
体層４と、オーミックコンタクト層５と、ソース，ドレ
イン電極6,7とを積層して構成されている。なお、前記
半導体層４は、ｉ型半導体、例えばｉ型のアモルファス
・シリコンまたはポリ・シリコン（ｉ−Si）からなって
おり、またオーミックコンタクト層５は、ｎ型半導体、
例えば燐（Ｐ）等のｎ型不純物をドープしたｎ型のアモ
ルファス・シリコンまたはポリ・シリコン（n+−Si）か
らなっている。
上にゲート電極２を形成し、このゲート電極２の上に、
窒化シリコン（SiN）からなるゲート絶縁膜３と、半導
体層４と、オーミックコンタクト層５と、ソース，ドレ
イン電極6,7とを積層して構成されている。なお、前記
半導体層４は、ｉ型半導体、例えばｉ型のアモルファス
・シリコンまたはポリ・シリコン（ｉ−Si）からなって
おり、またオーミックコンタクト層５は、ｎ型半導体、
例えば燐（Ｐ）等のｎ型不純物をドープしたｎ型のアモ
ルファス・シリコンまたはポリ・シリコン（n+−Si）か
らなっている。
ところで、前記薄膜トランジスタは、主にスイッチン
グ素子として使用されているが、この薄膜トランジスタ
に良好なスイッチング動作を行なわせるには、この薄膜
トランジスタのVG−ID特性を、ヒステリシス性の小さい
特性とする必要がある。
グ素子として使用されているが、この薄膜トランジスタ
に良好なスイッチング動作を行なわせるには、この薄膜
トランジスタのVG−ID特性を、ヒステリシス性の小さい
特性とする必要がある。
このため、従来の薄膜トランジスタでは、そのゲート
絶縁膜３を、シリコン原子Siと窒素原子Ｎとの組成比Si
/Nが化学量論比（Si/N＝0.75）に近い窒化シリコンで形
成して、VG−ID特性のヒステリシス性を小さくしてい
る。
絶縁膜３を、シリコン原子Siと窒素原子Ｎとの組成比Si
/Nが化学量論比（Si/N＝0.75）に近い窒化シリコンで形
成して、VG−ID特性のヒステリシス性を小さくしてい
る。
しかしながら、前記従来の薄膜トランジスタは、その
ゲート絶縁膜３を化学量論比に近い組成比の窒化シリコ
ンで形成しても、そのVG−ID特性がある程度のヒステリ
シス性をもってしまうという問題をもっていた。
ゲート絶縁膜３を化学量論比に近い組成比の窒化シリコ
ンで形成しても、そのVG−ID特性がある程度のヒステリ
シス性をもってしまうという問題をもっていた。
すなわち、第５図は従来の薄膜トランジスタのVG−ID
特性を示したもので、このVG−ID特性は、ゲート絶縁膜
３の膜厚が2000Åの薄膜トランジスタについて、ドレイ
ン電圧VDを10V、ソース電圧VSをOVとし、ゲート電圧VG
を＋40V〜−40Vに変化させてソース，ドレイン電極6,7
間に流れる電流値を測定した結果であり、従来の薄膜ト
ランジスタのVG−ID特性は、この測定条件において、ヒ
ステリシス幅ｗが約3Vのヒステリシス性を示した。
特性を示したもので、このVG−ID特性は、ゲート絶縁膜
３の膜厚が2000Åの薄膜トランジスタについて、ドレイ
ン電圧VDを10V、ソース電圧VSをOVとし、ゲート電圧VG
を＋40V〜−40Vに変化させてソース，ドレイン電極6,7
間に流れる電流値を測定した結果であり、従来の薄膜ト
ランジスタのVG−ID特性は、この測定条件において、ヒ
ステリシス幅ｗが約3Vのヒステリシス性を示した。
本発明はこのような実情にかんがみてなされたもので
あって、その目的とするところは、VG−ID特性のヒステ
リシス性を十分に小さくして良好なスイッチング動作を
行なわせることができる薄膜トランジスタの製造方法を
提供することにある。
あって、その目的とするところは、VG−ID特性のヒステ
リシス性を十分に小さくして良好なスイッチング動作を
行なわせることができる薄膜トランジスタの製造方法を
提供することにある。
本発明の薄膜トランジスタの製造法は、基板上にゲー
ト電極を形成し、このゲート電極を形成した前記基板上
に、ゲート絶縁膜と、ｉ型半導体からなる半導体層と、
ｎ型半導体からなるオーミックコンタクト層と、ソー
ス，ドレイン電極用金属膜とを順次堆積した後、加熱処
理により前記半導体層にその上のオーミックコンタクト
層に含まれているｎ型不純物を熱拡散させ、この加熱処
理後に前記ソース，ドレイン電極用金属膜とその下のオ
ーミックコンタクト層とをソース電極およびドレイン電
極の形状にパターニングすることを特徴とするものであ
る。
ト電極を形成し、このゲート電極を形成した前記基板上
に、ゲート絶縁膜と、ｉ型半導体からなる半導体層と、
ｎ型半導体からなるオーミックコンタクト層と、ソー
ス，ドレイン電極用金属膜とを順次堆積した後、加熱処
理により前記半導体層にその上のオーミックコンタクト
層に含まれているｎ型不純物を熱拡散させ、この加熱処
理後に前記ソース，ドレイン電極用金属膜とその下のオ
ーミックコンタクト層とをソース電極およびドレイン電
極の形状にパターニングすることを特徴とするものであ
る。
本発明の薄膜トランジスタの製造方法は、半導体層と
してｉ型半導体を堆積させ、その上にｎ型半導体からな
るオーミックコンタクト層とソース，ドレイン電極用金
属膜とを順次堆積した後に、加熱処理によって前記オー
ミックコンタクト層に含まれているｎ型不純物をｉ型の
半導体層に熱拡散させるものであり、前記ソース，ドレ
イン電極用金属膜とその下のオーミックコンタクト層を
ソース，ドレイン電極の形状にパターニングする前に前
記加熱処理を行なえば、前記半導体層のソース，ドレイ
ン電極の下の部分およびソース，ドレイン電極間のチャ
ンネル領域全域にオーミックコンタクト層に含まれてい
るｎ型不純物を拡散することができるから、この製造方
法によれば、前記本発明の薄膜トランジスタを容易に製
造することができる。
してｉ型半導体を堆積させ、その上にｎ型半導体からな
るオーミックコンタクト層とソース，ドレイン電極用金
属膜とを順次堆積した後に、加熱処理によって前記オー
ミックコンタクト層に含まれているｎ型不純物をｉ型の
半導体層に熱拡散させるものであり、前記ソース，ドレ
イン電極用金属膜とその下のオーミックコンタクト層を
ソース，ドレイン電極の形状にパターニングする前に前
記加熱処理を行なえば、前記半導体層のソース，ドレイ
ン電極の下の部分およびソース，ドレイン電極間のチャ
ンネル領域全域にオーミックコンタクト層に含まれてい
るｎ型不純物を拡散することができるから、この製造方
法によれば、前記本発明の薄膜トランジスタを容易に製
造することができる。
以下、本発明の一実施例を第１図〜第４図を参照して
説明する。
説明する。
第１図は本実施例の薄膜トランジスタの断面図であ
る。この薄膜トランジスタは、ガラス等からなる基板11
の上に形成されたゲート電極12と、このゲート電極12の
上に形成されたゲート絶縁膜13と、このゲート絶縁膜13
の上に形成された半導体層14と、この半導体層14の両側
部の上にオーミックコンタクト層15を介して形成された
ソース電極16およびドレイン電極17とからなっている。
なお、前記ゲート絶縁膜13は、シリコン原子Siと窒素原
子Ｎとの組成比Si/Nが化学量論比に近い窒化シリコン
（SiN）で形成されている。また、前記オーミックコン
タクト層15は、ｎ型半導体、例えば燐（Ｐ）等のｎ型不
純物をドープしたｎ型のアモルファス・シリコンまたは
ポリ・シリコン（n+−Si）で形成されており、前記半導
体層14は、ｉ型のアモルファス・シリコンまたはポリ・
シリコン（ｉ−Si）からなるｉ型半導体に、微量のｎ型
不純物を拡散させた、ｎ型の度合が極めて少ないｎ型シ
リコン（n-−Si）層とされている。この半導体層14に拡
散されたｎ型不純物は、前記オーミックコンタクト層
（ｎ型半導体層）15に含まれているｎ型不純物（燐等）
であり、このｎ型不純物の拡散量は、半導体層14がｉ型
半導体としての機能を失わない程度の極く僅かな量とさ
れている。
る。この薄膜トランジスタは、ガラス等からなる基板11
の上に形成されたゲート電極12と、このゲート電極12の
上に形成されたゲート絶縁膜13と、このゲート絶縁膜13
の上に形成された半導体層14と、この半導体層14の両側
部の上にオーミックコンタクト層15を介して形成された
ソース電極16およびドレイン電極17とからなっている。
なお、前記ゲート絶縁膜13は、シリコン原子Siと窒素原
子Ｎとの組成比Si/Nが化学量論比に近い窒化シリコン
（SiN）で形成されている。また、前記オーミックコン
タクト層15は、ｎ型半導体、例えば燐（Ｐ）等のｎ型不
純物をドープしたｎ型のアモルファス・シリコンまたは
ポリ・シリコン（n+−Si）で形成されており、前記半導
体層14は、ｉ型のアモルファス・シリコンまたはポリ・
シリコン（ｉ−Si）からなるｉ型半導体に、微量のｎ型
不純物を拡散させた、ｎ型の度合が極めて少ないｎ型シ
リコン（n-−Si）層とされている。この半導体層14に拡
散されたｎ型不純物は、前記オーミックコンタクト層
（ｎ型半導体層）15に含まれているｎ型不純物（燐等）
であり、このｎ型不純物の拡散量は、半導体層14がｉ型
半導体としての機能を失わない程度の極く僅かな量とさ
れている。
このように、半導体層14に、そのチャンネル領域を含
む全域にわたって微量のｎ型不純物を拡散しているの
は、この薄膜トランジスタのVG−ID特性をヒステリシス
性のない特性とするためであり、半導体層14に微量のｎ
型不純物を拡散すると、薄膜トランジスタのVG−ID特性
が、第３図に示すようなヒステリシス性のほとんどない
特性となる。
む全域にわたって微量のｎ型不純物を拡散しているの
は、この薄膜トランジスタのVG−ID特性をヒステリシス
性のない特性とするためであり、半導体層14に微量のｎ
型不純物を拡散すると、薄膜トランジスタのVG−ID特性
が、第３図に示すようなヒステリシス性のほとんどない
特性となる。
なお、第３図に示したVG−ID特性は、第５図に示した
従来の薄膜トランジスタのVG−ID特性の測定と同じ条件
（ゲート絶縁膜13の膜厚2000Å、ドレイン電圧VD＝10
V、ソース電圧VsD＝0V、ゲート電圧VG＝＋40V〜−40V）
でソース，ドレイン電極16,17間に流れる電流値を測定
した値であり、前記実施例の薄膜トランジスタのVG−ID
特性は、この測定条件において、ヒステリシス幅ｗが約
0.5Vの極く僅かなヒステリシス性を示すだけである。
従来の薄膜トランジスタのVG−ID特性の測定と同じ条件
（ゲート絶縁膜13の膜厚2000Å、ドレイン電圧VD＝10
V、ソース電圧VsD＝0V、ゲート電圧VG＝＋40V〜−40V）
でソース，ドレイン電極16,17間に流れる電流値を測定
した値であり、前記実施例の薄膜トランジスタのVG−ID
特性は、この測定条件において、ヒステリシス幅ｗが約
0.5Vの極く僅かなヒステリシス性を示すだけである。
このように、半導体層14に微量のｎ型不純物を拡散さ
せるとVG−ID特性のヒステリシス性が小さくなるのは、
ｉ型の半導体層14にｎ型不純物を拡散させると、この半
導体層14のバンドギャップが小さくなって、半導体層14
のバンドギャップと、ゲート絶縁膜13のバンドギャップ
との差（バリアハイト）が大きくなり、そのため、半導
体層14とゲート絶縁膜13との間の電荷の注入効果がほと
んどなくなって、ヒステリシス性が小さくなるためと考
えられる。
せるとVG−ID特性のヒステリシス性が小さくなるのは、
ｉ型の半導体層14にｎ型不純物を拡散させると、この半
導体層14のバンドギャップが小さくなって、半導体層14
のバンドギャップと、ゲート絶縁膜13のバンドギャップ
との差（バリアハイト）が大きくなり、そのため、半導
体層14とゲート絶縁膜13との間の電荷の注入効果がほと
んどなくなって、ヒステリシス性が小さくなるためと考
えられる。
第２図は前記薄膜トランジスタの製造方法を工程順に
示しており、この薄膜トランジスタは次のような工程で
製造される。
示しており、この薄膜トランジスタは次のような工程で
製造される。
まず、第２図（ａ）示すように、基板11上にクロム
（Cr）等の金属膜を堆積し、この金属膜をパターニング
してゲート電極12を形成した後、前記基板11上に、窒化
シリコンからなるゲート絶縁膜13を堆積させ、さらにそ
の上に、ｉ型半導体からなる半導体層14と、ｎ型半導体
からなるオーミックコンタクト層15と、ソース，ドレイ
ン電極16,17となるクロム等のソース・ドレイン電極用
金属膜Ａとを順次堆積する。
（Cr）等の金属膜を堆積し、この金属膜をパターニング
してゲート電極12を形成した後、前記基板11上に、窒化
シリコンからなるゲート絶縁膜13を堆積させ、さらにそ
の上に、ｉ型半導体からなる半導体層14と、ｎ型半導体
からなるオーミックコンタクト層15と、ソース，ドレイ
ン電極16,17となるクロム等のソース・ドレイン電極用
金属膜Ａとを順次堆積する。
次に、第２図（ｂ）に示すように、前記ゲート絶縁膜
13と半導体層14とオーミックコンタクト層15とソース，
ドレイン電極用金属膜Ａとの積層膜を、フォトリソグラ
フィ法によりトランジスタ素子形状にパターニングす
る。
13と半導体層14とオーミックコンタクト層15とソース，
ドレイン電極用金属膜Ａとの積層膜を、フォトリソグラ
フィ法によりトランジスタ素子形状にパターニングす
る。
次に、第２図（ｃ）に示すように、基板11全体を前記
半導体層14およびオーミックコンタクト層15の堆積温度
より高い温度で加熱処理し、前記半導体層14にその上の
オーミックコンタクト層（ｎ型半導体層）15に含まれて
いるｎ型不純物を熱拡散する。この加熱処理における加
熱温度は、オーミックコンタクト層15から半導体層14へ
のｎ型不純物の拡散が極く僅かに生じる程度に制御して
行なう。このように、半導体層14に微量のｎ型不純物を
拡散させると、この半導体層14が、図に点模様を施して
示すように、ｎ型の度合が極めて少ないｎ型半導体とな
る。この場合、前記ソース，ドレイン電極用金属膜Ａと
その下のオーミックコンタクト層15は、その外形をトラ
ンジスタ素子形状にパターニングされているだけで半導
体層14の表面全域に残されているため、半導体層14に
は、ソース，ドレイン電極16,17の下の部分およびソー
ス・ドレイン電極16,17間のチャンネル領域を含む全域
にわたってｎ型不純物が拡散される。
半導体層14およびオーミックコンタクト層15の堆積温度
より高い温度で加熱処理し、前記半導体層14にその上の
オーミックコンタクト層（ｎ型半導体層）15に含まれて
いるｎ型不純物を熱拡散する。この加熱処理における加
熱温度は、オーミックコンタクト層15から半導体層14へ
のｎ型不純物の拡散が極く僅かに生じる程度に制御して
行なう。このように、半導体層14に微量のｎ型不純物を
拡散させると、この半導体層14が、図に点模様を施して
示すように、ｎ型の度合が極めて少ないｎ型半導体とな
る。この場合、前記ソース，ドレイン電極用金属膜Ａと
その下のオーミックコンタクト層15は、その外形をトラ
ンジスタ素子形状にパターニングされているだけで半導
体層14の表面全域に残されているため、半導体層14に
は、ソース，ドレイン電極16,17の下の部分およびソー
ス・ドレイン電極16,17間のチャンネル領域を含む全域
にわたってｎ型不純物が拡散される。
この後は、第２図（ｄ）に示すように、ソース・ドレ
イン電極用金属膜Ａとその下のオーミックコンタクト層
15をフォトリソグラフィ法によりパターニングしてソー
ス，ドレイン電極16,17を形成し、薄膜トランジスタを
完成する。
イン電極用金属膜Ａとその下のオーミックコンタクト層
15をフォトリソグラフィ法によりパターニングしてソー
ス，ドレイン電極16,17を形成し、薄膜トランジスタを
完成する。
すなわち、前記実施例の薄膜トランジスタは、その半
導体層14に微量のｎ型不純物を拡散させることによっ
て、VG−ID特性のヒステリシス性を小さくしたものであ
り、この薄膜トランジスタによれば、VG−ID特性のヒス
テリシス性を十分に小さくして良好なスイッチング動作
を行なわせることができる。
導体層14に微量のｎ型不純物を拡散させることによっ
て、VG−ID特性のヒステリシス性を小さくしたものであ
り、この薄膜トランジスタによれば、VG−ID特性のヒス
テリシス性を十分に小さくして良好なスイッチング動作
を行なわせることができる。
また、前記実施例の薄膜トランジスタの製造方法は、
半導体層14としてｉ型半導体を堆積させ、その上にｎ型
半導体からなるオーミックコンタクト層15とソース，ド
レイン電極用金属膜Ａとを順次堆積した後に、加熱処理
によって前記オーミックコンタクト層15に含まれている
ｎ型不純物をｉ型の半導体層14に熱拡散させるものであ
り、前記ソース，ドレイン電極用金属膜Ａとその下のオ
ーミックコンタクト層15をソース，ドレイン電極16、17
の形状にパターニングする前に前記加熱処理を行なえ
ば、前記半導体層14のソース，ドレイン電極16、17の下
の部分およびソース，ドレイン電極16,17間のチャンネ
ル領域全域にオーミックコンタクト層15に含まれている
ｎ型不純物を拡散することができるから、この製造方法
によれば、前記薄膜トランジスタを容易に製造すること
ができる。
半導体層14としてｉ型半導体を堆積させ、その上にｎ型
半導体からなるオーミックコンタクト層15とソース，ド
レイン電極用金属膜Ａとを順次堆積した後に、加熱処理
によって前記オーミックコンタクト層15に含まれている
ｎ型不純物をｉ型の半導体層14に熱拡散させるものであ
り、前記ソース，ドレイン電極用金属膜Ａとその下のオ
ーミックコンタクト層15をソース，ドレイン電極16、17
の形状にパターニングする前に前記加熱処理を行なえ
ば、前記半導体層14のソース，ドレイン電極16、17の下
の部分およびソース，ドレイン電極16,17間のチャンネ
ル領域全域にオーミックコンタクト層15に含まれている
ｎ型不純物を拡散することができるから、この製造方法
によれば、前記薄膜トランジスタを容易に製造すること
ができる。
本発明の薄膜トランジスタの製造方法は、半導体層と
してｉ型半導体を堆積させ、その上にｎ型半導体からな
るオーミックコンタクト層とソース，ドレイン電極用金
属膜とを順次堆積した後に、加熱処理によって前記オー
ミックコンタクト層に含まれているｎ型不純物をｉ型の
半導体層に熱拡散させるものであるから、前記本発明の
薄膜トランジスタを容易に製造することができる。
してｉ型半導体を堆積させ、その上にｎ型半導体からな
るオーミックコンタクト層とソース，ドレイン電極用金
属膜とを順次堆積した後に、加熱処理によって前記オー
ミックコンタクト層に含まれているｎ型不純物をｉ型の
半導体層に熱拡散させるものであるから、前記本発明の
薄膜トランジスタを容易に製造することができる。
第１図〜第３図は本発明の一実施例を示したもので、第
１図は薄膜トランジスタの断面図、第２図は薄膜トラン
ジスタの製造工程図、第３図は薄膜トランジスタのVG−
ID特性図である。第４図および第５図は従来の薄膜トラ
ンジスタの断面図およびそのVG−ID特性図である。 11……基板、12……ゲート電極、13……ゲート絶縁膜、
14……半導体層、15……オーミックコンタクト層、16…
…ソース電極、17……ドレイン電極、Ａ……ソース，ド
レイン電極用金属膜。
１図は薄膜トランジスタの断面図、第２図は薄膜トラン
ジスタの製造工程図、第３図は薄膜トランジスタのVG−
ID特性図である。第４図および第５図は従来の薄膜トラ
ンジスタの断面図およびそのVG−ID特性図である。 11……基板、12……ゲート電極、13……ゲート絶縁膜、
14……半導体層、15……オーミックコンタクト層、16…
…ソース電極、17……ドレイン電極、Ａ……ソース，ド
レイン電極用金属膜。
Claims (1)
- 【請求項１】基板上にゲート電極を形成し、このゲート
電極を形成した前記基板上に、ゲート絶縁膜と、ｉ型半
導体からなる半導体層と、ｎ型半導体からなるオーミッ
クコンタクト層と、ソース、ドレイン電極用金属膜とを
順次堆積した後、加熱処理により前記半導体層にその上
のオーミックコンタクト層に含まれているｎ型不純物を
熱拡散させ、この加熱処理後に前記ソース、ドレイン電
極用金属膜とその下のオーミックコンタクト層とをソー
ス電極およびドレイン電極の形状にパターニングするこ
とを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12931990A JP2934874B2 (ja) | 1990-05-21 | 1990-05-21 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12931990A JP2934874B2 (ja) | 1990-05-21 | 1990-05-21 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425178A JPH0425178A (ja) | 1992-01-28 |
| JP2934874B2 true JP2934874B2 (ja) | 1999-08-16 |
Family
ID=15006639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12931990A Expired - Lifetime JP2934874B2 (ja) | 1990-05-21 | 1990-05-21 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934874B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090090915A1 (en) * | 2007-10-05 | 2009-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, display device having thin film transistor, and method for manufacturing the same |
| KR101949670B1 (ko) * | 2009-10-09 | 2019-02-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR101812683B1 (ko) | 2009-10-21 | 2017-12-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제작방법 |
| US9660092B2 (en) | 2011-08-31 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor thin film transistor including oxygen release layer |
-
1990
- 1990-05-21 JP JP12931990A patent/JP2934874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0425178A (ja) | 1992-01-28 |
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