JPS62149172A - 不純物導入方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータ、ＯＡ機器などの装置に使用
されている半導体不揮発性メモリの製造方法に関する。

〔発明の概要〕

この発明は、コンピュータ、ＯＡｉ器等に用いられてい
る半導体不揮発性メモリの製造方法において、低プログ
ラム電圧化のための半導体基板表面の不純物濃度の制御
を薄い酸化膜を介してポリシリコンからの不純物熱拡散
方法で行うことにより、半導体不揮発性メモリのバラツ
キの少なくしたものである。

〔従来の技術〕

半導体不揮発性メモリは、他のメモリに比べ小型で高速
読み出しが可能であるために、コンピュータ等に広く応
用されている。第２図は、一般に知られている高集積半
導体不揮発性メモリの構造断面図である。Ｐ型半導体基
板１表面にＮ゛型のソース領域１０とドレイン領域１１
が形成されており、ソース、ドレイン領域間のチャネル
上にはゲート絶縁膜を介して選択ゲート電極３と浮遊ゲ
ート電極５が形成されている。浮遊ゲート電極５上には
、絶縁膜Ｂを介して制御ゲート電極９が設けられている
。浮遊ゲート電極５の中の電荷量によりチャネルのコン
ダクタンスが変化することにより情報を読み出すことが
できる。

第２図のようなメモリの場合、低いドレイン電圧でチャ
ネル注入するために基板濃度を高くする必要がある。し
かし、チャネル領域全域を高濃度にすると選択ゲート１
罹３の闇値電圧が高（なってしまう。即ち、チャネルの
コンダクタンスが低くなり、メモリの読み出し時間が遅
くなってしまう。そこで、選択ゲート電極３の下の基板
表面を薄く、浮遊ゲート電極５の下の基板表面を濃くす
ることにより、読み出し時間を遅（せずに低いドレイン
電圧でプログラムすることを可能にすることが考えられ
る。浮遊ゲート電極５の下のみ基板表面濃度を高くする
従来の製造方法を第３図に示す。選択ゲート電極２３を
マスクにしてイオン注入により自己整合的に高濃度領域
２４を形成する方法である。

〔発明が解決しようとする問題点〕

第３図に示すような従来の製造方法を用いてメモリをつ
くると非常にバラツキが大きくなってしまう。第４図は
、第３図の方法で形成した第２図に示す形のメモリにお
いて、選択ゲート電極３に電圧Ｖ３Ｇを印加した時のド
レイン電流１０を示した特性回である。メモリパターン
の方向Ａ、Ｂ、Ｃ，Ｄの４種類を測定すると、第４図の
ように非常にバラツキが大きい。この原因は、イオン注
入が第３図の如く基板に対してθの角度（約７″）で行
われるために、選択ゲート電極２３と高不純物濃度領域
２４との位置関係がメモリパターンの方向によって異な
るためと考えられる。

本発明は、上記のようにメモリパターンの方向によって
生ずるバラツキを小さくするための半導体不揮発性メモ
リの製造方法である。

〔問題点を解決するための手段〕

第２図に示した半導体不揮発性メモリにおいて、高濃度
領域７を選択ゲート電極３に対して自己整合的に形成す
るために、薄い酸化膜を介してポリシリコンから不純物
を熱拡散方法によって半導体基板表面に拡散させること
により、メモリパターン方向の違いによるバラツキを小
さくすることができる。

〔作用〕

一船的な熱拡散方法では、１０　′６〜１０　”ａｔｏ
ｍｓ／ｃｍ’の範囲の不純物濃度を制御するのは極めて
困難である。従って、闇値電圧の制御に熱拡散方法は使
用されていない。本発明は、薄い酸化膜を介して不純物
濃度が制御されたポリシリコンにより熱拡散することに
より、１０　′＆〜１０　”ａｔｏｍｓ／ｃｍ’範囲の
濃度を制御することが可能になっている。

〔実施例〕

本発明の実施例を第１図（ａｌ〜（ｆｆ＋の工程順断面
図を用いて説明する。まず、第１図（ａｌに示すように
Ｐ型シリコン基板１にゲート酸化ＩＩ！Ｊ２を形成する
。

次に選択ゲート電極を形成するためのポリシリコン膜を
形成し、フォトリソ工程により第１図（ｂｌのように選
択ゲート電極３を形成する。次に第１図ｆｃ）の如く２
００Å以下の薄い酸化膜３を形成し、その上に約１００
０人程度のポリシリコン膜を形成する０次に第１図ｆｄ
ｌの如くイオン注入によりポリシリコン膜内にボロンを
注入する。この時、ボロンが半導体基板に入らない加速
エネルギーで注入する。次に、このポリシリコン膜をパ
ターニングする。高濃度領域を形成しようとする領域上
に少なくともポリシリコンが存在するようにパターニン
グする。次に、９００〜２０００℃の温度で所定（例え
ば３０分）熱処理を行うと、ポリシリコン中のボロンが
薄い酸化膜を介して基板に拡散され高濃度領域７を形成
する０次に、このボロン注入されたポリシリコン及び薄
い酸化膜を除去した後、第１図（ｅ）の如くゲート絶縁
膜６を介して浮遊ゲート電極５をパターニングする０次
に、第１図（ｆｌの如く浮遊ゲート電極５の電位を制御
する制御ゲート電橋９を酸化膜８を介して形成し、パタ
ーニングした後に、イオン注入により第１図（幻の如く
ソース・ドレイン領域を形成する０次に、通常のプロセ
スと同様にして層間絶縁膜を形成した後にコンタクトホ
ールを形成し、アルミ膜で配線を行うと第２図のような
半導体不揮発性メモリができる。

以上の製造方法において、浮遊ゲート電極５及びその下
のゲート絶縁膜を、熱拡散に用いたボロン注入されたポ
リシリコン膜４及び薄い酸化膜３で兼ねるこも可能であ
る。

また、熱拡散時において、ボロン注入されたポリシリコ
ン股上にさらに絶縁ＩＰＪ（例えばシリコンナイトライ
ド膜）を設けておけば、ポリシリコン中のボロンが他へ
逃げることができないためにより製造工程が安定する。

第５図は、本発明の製造方法によって得られた薄い酸化
膜厚と基板表面濃度の関係を示す図である。ドーズ量が
５Ｘ１０”の場合、薄い酸化膜厚を２４０人にすれば基
板表面濃度として１０”ａｔｏｍｓ／ｃｍ３を制御性良
く得られる。

本発明の半導体不揮発メモリの製造方法によって得られ
たメモリの特性を第６図に示す。選択ゲート電極３に電
圧■ｓＧを印加した場合のドレイン電流値■、である。

メモリパターンのＡ、Ｂ、Ｃ１Ｄの４種類の方向に対し
て非常にバラツキが少なくできる。

Ｃ発明の効果〕 本発明の半導体不揮発性メモリの製造方法によれば、高
歩留りでメモリを製造できるために安価なメモリを提供
できる。

【図面の簡単な説明】

第１図＋ａｌ〜（ｇｌは本発明の半導体不揮発性メモリ
の製造方法を示した工程順の断面図、第２図はｍｍに知
られた半導体不揮発性メモリの断面図である。第３図は
従来の半導体不揮発性メモリの製造方法における基板表
面濃度制御工程の断面図であり、第４図は従来の製造方
法による半導体不揮発性メモリの特性図である。第５図
は、本発明の半導体不揮発性メモリの製造方法における
イオン注入量と基板表面不純物濃度との関係を示す図で
あり、第６図は本発明の半導体不揮発性メモリの製造方
法によるメモリの特性図である。 ３・・・選択ゲート電極 ５・・・浮遊ゲート電極 ９・・・制御ゲート電極 ７・・・高濃度領域 以上 出願人　新技術開発事業団（他２名） 半導体刊千発・１生メ七りの響造工Ｊ呈１員の町面図牛
専イ本千オ筆光惺メモリｄ″）製造、ニオ呈嘔の未口画
策１図 第３図 Ｖｓｒｒ（Ｖン 従来の製造カシ太にＪろ牛廊体全４中宅・江Ｊそりの１
今４１図第４図 表面ン農、７５ミ、のドー又量のＸ□与４生と／”Ｆ、
１図第５図 ｐ 未発」Ｈの製造方法（二よりキ専イ苓予揮宅・注メｔり
の特性図乎６図 ０発　明　者　　小　島　　　芳　和　　東京都江東区
亀ｊ会社内

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板表面に第１のゲート絶縁
   膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のポリシリコン膜を形
   成し、所定のパターンに加工することにより選択ゲート
   電極を形成する工程と、 前記半導体基板及び第１のポリシリコン膜上に薄い酸化
   膜と第２のポリシリコン膜を形成する工程と、 前記第２のポリシリコン膜に第１導電型と逆導電型であ
   る第２導電型にするための不純物を入れる工程と、 前記第２のポリシリコンから前記不純物を熱拡散により
   前記選択ゲート電極をマスクとして前記薄い酸化膜を介
   して前記半導体基板に導入する工程と、 前記半導体基板及び選択ゲート電極上に第２のゲート絶
   縁膜及び第３のポリシリコン膜を形成する工程と、 前記第３のポリシリコン膜上に第３のゲート絶縁膜及び
   導電膜を形成する工程と、 前記第３のポリシリコン膜及び導電極を加工することに
   より、浮遊ゲート電極及び制御ゲート電極を形成する工
   程と、 層間絶縁膜形成後コンタクトホールを形成し、配線を行
   う工程とから成る半導体不揮発性メモリの製造方法。
2. （２）前記薄い酸化膜を前記第２のゲート絶縁膜と同一
   工程により、形成するとともに、前記第２のポリシリコ
   ン膜を前記第３のポリシリコン膜と同一工程により形成
   することを特徴とする特許請求の範囲第１項記載の半導
   体不揮発性メモリの製造方法。