JPH0254539A - 縦型ｍｏｓ ｆｅｔの製造方法 - Google Patents
縦型ｍｏｓ ｆｅｔの製造方法Info
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- JPH0254539A JPH0254539A JP20380288A JP20380288A JPH0254539A JP H0254539 A JPH0254539 A JP H0254539A JP 20380288 A JP20380288 A JP 20380288A JP 20380288 A JP20380288 A JP 20380288A JP H0254539 A JPH0254539 A JP H0254539A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、パワーＭＯ３）ランジスタとして用いられ
る縦型ＭＯＳＦＥＴの製造方法に関するものである。
る縦型ＭＯＳＦＥＴの製造方法に関するものである。
（従来の技術）
従来の縦型ＭＯ３ＰＥＴの製造方法を第２図ｆａｔ〜＋
ｄｉを参照して説明する。
ｄｉを参照して説明する。
まず第２図（ａ）に示すように、ドレインとしてのＮ型
基板ｌの主表面上に酸化膜２を形成し、通常のホトリソ
・エツチングストにより所望の開口部３をこの酸化膜２
に形成する。その後、開口部３からボロンを拡散法また
はイオン注入法にて基板１に拡散させることにより、接
合深さ２〜４μ。
基板ｌの主表面上に酸化膜２を形成し、通常のホトリソ
・エツチングストにより所望の開口部３をこの酸化膜２
に形成する。その後、開口部３からボロンを拡散法また
はイオン注入法にて基板１に拡散させることにより、接
合深さ２〜４μ。
表面濃度１０１３〜１０”／−のウェルコンタク） ６
１域としてのＰ゛層４基板１内に形成する。
１域としてのＰ゛層４基板１内に形成する。
次に、酸化膜２を除去した後、第２図山）に示すように
基板１上の全面に５００〜２０００人厚のゲート酸人工
５を形成する。さらにその上に多結晶シリコン層６を１
０００〜７０００人厚に成長させ、人工多結晶シリコン
層６には拡散法にてリンを高濃度にドープさせる。
基板１上の全面に５００〜２０００人厚のゲート酸人工
５を形成する。さらにその上に多結晶シリコン層６を１
０００〜７０００人厚に成長させ、人工多結晶シリコン
層６には拡散法にてリンを高濃度にドープさせる。
次に、第２図（ｃｌに示すように、前記Ｐ゛層４を中央
部とする開口部７を多結晶シリコン層６およびゲート酸
化膜５にホトリソおよびドライエツチング工程で形成す
る。この時、開口部７の中央部（Ｐ”層４上）において
は、多結晶シリコン層６の一部がＰ゛層４コンタクト部
保護用のマスク６ａとして残存するようにする。また、
この開口部７の形成により、この開口部７の周囲の多結
晶シリコン層６はゲート電極６ｂとなる。
部とする開口部７を多結晶シリコン層６およびゲート酸
化膜５にホトリソおよびドライエツチング工程で形成す
る。この時、開口部７の中央部（Ｐ”層４上）において
は、多結晶シリコン層６の一部がＰ゛層４コンタクト部
保護用のマスク６ａとして残存するようにする。また、
この開口部７の形成により、この開口部７の周囲の多結
晶シリコン層６はゲート電極６ｂとなる。
次に、同第２図（ｃ）に示すように、マスク６ａとゲー
ト電極６ｂをマスクとして開口部７を通してイオン注入
法または拡散法により、接合深さ２〜５４ 、表面濃度
ｌ ｘｌＱ１６〜Ｉ ＸＩＯ” ａｔｏｍｓ／ｃｄ程度
のＰ−層８をチャネルを形成するＰ型ウェル領域として
基板１内に形成するＩｙＥいて同様にマスク６ａとゲー
ト電極６ｂをマスクとして開口部７を通してヒ素または
リンをイオン注入法または拡散法で基板１に拡散させる
ことにより、前記ド層８やよびＰ゛５層４内にソース領
域としてのＮ゛層９形成する。
ト電極６ｂをマスクとして開口部７を通してイオン注入
法または拡散法により、接合深さ２〜５４ 、表面濃度
ｌ ｘｌＱ１６〜Ｉ ＸＩＯ” ａｔｏｍｓ／ｃｄ程度
のＰ−層８をチャネルを形成するＰ型ウェル領域として
基板１内に形成するＩｙＥいて同様にマスク６ａとゲー
ト電極６ｂをマスクとして開口部７を通してヒ素または
リンをイオン注入法または拡散法で基板１に拡散させる
ことにより、前記ド層８やよびＰ゛５層４内にソース領
域としてのＮ゛層９形成する。
その後は、多結晶シリコンからなるマスク６ａとその下
のゲート酸化膜５を除去した上で、第２図ｆｄ＋に示す
ように基Ｆｉｌ上の全面に中間絶縁膜１０を４０００〜
１００００ 人工に形成し、この中間絶縁１Ｉ１１０に
コンタクトホール１１を開孔し、このコンタクトホール
１１を通してＮ゛層９一部と、丁度マスク６ａ下に対応
するＰ゛層４コンタクト部に接続されるソース電極１２
をメタルで形成する０以上で縦型ＭＯ３ＦＥＴが完成す
る。
のゲート酸化膜５を除去した上で、第２図ｆｄ＋に示す
ように基Ｆｉｌ上の全面に中間絶縁膜１０を４０００〜
１００００ 人工に形成し、この中間絶縁１Ｉ１１０に
コンタクトホール１１を開孔し、このコンタクトホール
１１を通してＮ゛層９一部と、丁度マスク６ａ下に対応
するＰ゛層４コンタクト部に接続されるソース電極１２
をメタルで形成する０以上で縦型ＭＯ３ＦＥＴが完成す
る。
（発明が解決しようとする課題）
しかしながら、上記のような従来の製造方法では、Ｐ゛
層４形成と、該Ｐ゛層４のコンタクト部にＮ゛層９形成
用の不純物が拡散されることを防止する保護用マスク６
ａの形成に異なるホトリソ工程を用いているので合わせ
余裕が必要となり、その分素子面積が増大する欠点があ
った。
層４形成と、該Ｐ゛層４のコンタクト部にＮ゛層９形成
用の不純物が拡散されることを防止する保護用マスク６
ａの形成に異なるホトリソ工程を用いているので合わせ
余裕が必要となり、その分素子面積が増大する欠点があ
った。
この発明は上記の点に鑑みなされたもので、ウェルコン
タクト領域と、該領域のコンタクト部保護用マスクとの
間に合わせ余裕が不要となり、その分素子面積の縮小が
可能となる縦型Ｎｏ５ＦＥＴの製造方法を提供すること
を目的とする。
タクト領域と、該領域のコンタクト部保護用マスクとの
間に合わせ余裕が不要となり、その分素子面積の縮小が
可能となる縦型Ｎｏ５ＦＥＴの製造方法を提供すること
を目的とする。
（課題を解決するための手段）
この発明では、半導体基板上に薄い酸化膜を挟んで多結
晶シリコンによりウェルコンタクト領域のコンタクト部
保護用マスクを形成し、該マスク（多結晶シリコン）か
らの前記薄い酸化膜を通しての不純物拡散により基板内
にウェルコンタクト領域を形成する。
晶シリコンによりウェルコンタクト領域のコンタクト部
保護用マスクを形成し、該マスク（多結晶シリコン）か
らの前記薄い酸化膜を通しての不純物拡散により基板内
にウェルコンタクト領域を形成する。
（作 用）
上記の方法においては、ウェルコンタクト領域のコンタ
クト部保護用マスクとセルファラインで前記ウェルコン
タクト領域が形成される。そのウェルコンタクト領域の
形成後、薄い酸化膜をエツチングスト−／パとして下地
（基板）に悪影響を与えることなくコンタクト部保護用
マスクは除去できる。続いて薄い酸化膜も除去される。
クト部保護用マスクとセルファラインで前記ウェルコン
タクト領域が形成される。そのウェルコンタクト領域の
形成後、薄い酸化膜をエツチングスト−／パとして下地
（基板）に悪影響を与えることなくコンタクト部保護用
マスクは除去できる。続いて薄い酸化膜も除去される。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
まず第１図（ａｌに示すように、ドレインとしてのＮ型
基板２１の主表面に膜厚５００〜２０００人のゲート酸
化膜２２を形成した後、このゲート酸化膜２２に通常の
ホトリソ・エツチング工程で所望の開口部２３を形成す
る。
基板２１の主表面に膜厚５００〜２０００人のゲート酸
化膜２２を形成した後、このゲート酸化膜２２に通常の
ホトリソ・エツチング工程で所望の開口部２３を形成す
る。
次に第１図（ｂｌに示すように、前記開口部２３により
露出した基板２１の主表面に膜厚１００〜３００人の薄
い酸化膜２４をする。その後、同図のように全面に多結
晶シリコン層２５を形成した後、この多結晶シリコンＮ
２５の全面にボロンなどのアクセプタ不純物を高濃度（
１０” ａｔｏｓｓ／−以上）にドープする。
露出した基板２１の主表面に膜厚１００〜３００人の薄
い酸化膜２４をする。その後、同図のように全面に多結
晶シリコン層２５を形成した後、この多結晶シリコンＮ
２５の全面にボロンなどのアクセプタ不純物を高濃度（
１０” ａｔｏｓｓ／−以上）にドープする。
次に、まず多結晶シリコン層２５を通常のホトリソとド
ライエツチング工程でエツチングし、続いて残存多結晶
シリコン層２５をマスクとして酸化膜２２．２４をエツ
チングすることにより、第１図ｆｉｌ、 （ｄｌに示す
ように、これら多結晶シリコンＮ２５と酸化１２２．２
４に開口部２６を形成する。この時、開口部２６は前記
開口部２３と同一位置で該開口部２３より大きく形成さ
れる。また、開口部２６の中央部においては、多結晶シ
リコンＪｉ２５の一部が、後述するＰ°層の形成用不純
物源を兼ねる該Ｐ゛層のコンタクト部保護用のマスク２
５ａとして、その下の薄い酸化膜２４と共に残存するよ
うにする。また、この開口部２６の形成により、この開
口部２６の周囲の多結晶シリコン層２５はゲート電極２
５ｂとなる。
ライエツチング工程でエツチングし、続いて残存多結晶
シリコン層２５をマスクとして酸化膜２２．２４をエツ
チングすることにより、第１図ｆｉｌ、 （ｄｌに示す
ように、これら多結晶シリコンＮ２５と酸化１２２．２
４に開口部２６を形成する。この時、開口部２６は前記
開口部２３と同一位置で該開口部２３より大きく形成さ
れる。また、開口部２６の中央部においては、多結晶シ
リコンＪｉ２５の一部が、後述するＰ°層の形成用不純
物源を兼ねる該Ｐ゛層のコンタクト部保護用のマスク２
５ａとして、その下の薄い酸化膜２４と共に残存するよ
うにする。また、この開口部２６の形成により、この開
口部２６の周囲の多結晶シリコン層２５はゲート電極２
５ｂとなる。
次に、前記マスク２５ａとゲート電極２５ｂをマスクと
して前記第１図（ｄ）に示すように前記開口部２６を通
してボロンなどのアクセプタ不純物をイオン注入法また
は拡散法にてＮ型基板２１にドープし、例えば１２００
℃数時間の高温熱処理を行うことにより、接合深さ２〜
５μ９表面濃度ＩＱＩＳ〜１０” ａｔｏｍｓ／ｃｄの
Ｐ−層２７をウェル領域として基板２１内に形成する。
して前記第１図（ｄ）に示すように前記開口部２６を通
してボロンなどのアクセプタ不純物をイオン注入法また
は拡散法にてＮ型基板２１にドープし、例えば１２００
℃数時間の高温熱処理を行うことにより、接合深さ２〜
５μ９表面濃度ＩＱＩＳ〜１０” ａｔｏｍｓ／ｃｄの
Ｐ−層２７をウェル領域として基板２１内に形成する。
この時、同時に多結晶シリコンのマスク２５ａからアク
セプタ不純物が薄い酸化膜２４を通して基板２１に拡散
されて、該基板２１内に、接合深さ２〜５μ２表面濃度
１０目以上の２４層２８がウェルコンタクト領域として
形成さ′れる。、 続いて第１図１ｅｔのように、同様にマスク２５ａとゲ
ート電極２５ｂをマスクとして開口部２６を通してヒ素
またはリンなどのドナー不純物をイオン注入法または拡
散法で基板２１に拡散させることにより、前記Ｐ−層２
７およびＰ゛層２８内に、接合深さ０．３〜２ ｐａ
、表面濃度１９１１以上のＮ゛層２９をソース領域とし
て形成する。
セプタ不純物が薄い酸化膜２４を通して基板２１に拡散
されて、該基板２１内に、接合深さ２〜５μ２表面濃度
１０目以上の２４層２８がウェルコンタクト領域として
形成さ′れる。、 続いて第１図１ｅｔのように、同様にマスク２５ａとゲ
ート電極２５ｂをマスクとして開口部２６を通してヒ素
またはリンなどのドナー不純物をイオン注入法または拡
散法で基板２１に拡散させることにより、前記Ｐ−層２
７およびＰ゛層２８内に、接合深さ０．３〜２ ｐａ
、表面濃度１９１１以上のＮ゛層２９をソース領域とし
て形成する。
次に、多結晶シリコンからなるマスク２５ａを通常のホ
トリソとドライエツチング工程により、その下の薄い酸
化膜２４をエツチングストッパとして第１図（ｆ）に示
すように除去し、続いて薄い酸化膜２４も除去する。
トリソとドライエツチング工程により、その下の薄い酸
化膜２４をエツチングストッパとして第１図（ｆ）に示
すように除去し、続いて薄い酸化膜２４も除去する。
その後は、同第１図ｆｆｌに示すように基板２１上の全
面に中間絶縁膜３０を形成し、この中間絶縁膜３０にコ
ンタクトホール３１を開孔し８、このコンタクトホール
３１を通してＮ４層２９の一部と、丁度マスク２５ａ下
に対応する２４層２８のコンタクト部に接続されるソー
ス電極３２をメタルで形成する０以上で縦型ＭＯＳＦＥ
Ｔが完成する。
面に中間絶縁膜３０を形成し、この中間絶縁膜３０にコ
ンタクトホール３１を開孔し８、このコンタクトホール
３１を通してＮ４層２９の一部と、丁度マスク２５ａ下
に対応する２４層２８のコンタクト部に接続されるソー
ス電極３２をメタルで形成する０以上で縦型ＭＯＳＦＥ
Ｔが完成する。
なお、上記一実施例では、第１図中）で多結晶シリコン
層２５の全面にボロンなどのアクセプタ不純物をドープ
したので、Ｐ型ゲートｉｔ極２ｓｂが得られることにな
るが、前記アクセプタ不純物をドープする際、多結晶シ
リコン層２５のゲート電極となる部分はレジストで覆っ
ておくようにし、次にマスク２５ａとなる部分をレジス
トで覆って、多結晶シリコン層２５のゲート電極となる
部分にドナー不純物をドープするようにすればＮ型のゲ
ート電極２５ｂを得ることもできる。
層２５の全面にボロンなどのアクセプタ不純物をドープ
したので、Ｐ型ゲートｉｔ極２ｓｂが得られることにな
るが、前記アクセプタ不純物をドープする際、多結晶シ
リコン層２５のゲート電極となる部分はレジストで覆っ
ておくようにし、次にマスク２５ａとなる部分をレジス
トで覆って、多結晶シリコン層２５のゲート電極となる
部分にドナー不純物をドープするようにすればＮ型のゲ
ート電極２５ｂを得ることもできる。
（発明の効果）
以上詳細に説明したように、この発明によれば、多結晶
シリコンからなる、ウェルコンタクト領域のコンタクト
部保護用マスクからの不純物拡散で前記ウェルコンタク
ト領域をセルファラインで形成するようにしたので、該
ウェルコンタクト領域とそのコンタクト部保護用マスク
との間に合わせ余裕は不要になり、その分素子面積を縮
小することができる。また、多結晶シリコンからなる前
記マスクを半導体基板上に薄い酸化膜を挟んで形成する
ようにしたので、該酸化膜をエツチングストッパとして
、下地の基板を傷付けることなく多結晶シリコンマスク
を除去でき、酸化膜も除去できる。そして、多結晶シリ
コンからなるマスクと酸化膜が除去されることにより、
拡散層領域上が平坦となるので電極のステップカバレッ
ジが向上し、かつ直接拡散層に電極が接するのでコンタ
クト抵抗を低減できる。
シリコンからなる、ウェルコンタクト領域のコンタクト
部保護用マスクからの不純物拡散で前記ウェルコンタク
ト領域をセルファラインで形成するようにしたので、該
ウェルコンタクト領域とそのコンタクト部保護用マスク
との間に合わせ余裕は不要になり、その分素子面積を縮
小することができる。また、多結晶シリコンからなる前
記マスクを半導体基板上に薄い酸化膜を挟んで形成する
ようにしたので、該酸化膜をエツチングストッパとして
、下地の基板を傷付けることなく多結晶シリコンマスク
を除去でき、酸化膜も除去できる。そして、多結晶シリ
コンからなるマスクと酸化膜が除去されることにより、
拡散層領域上が平坦となるので電極のステップカバレッ
ジが向上し、かつ直接拡散層に電極が接するのでコンタ
クト抵抗を低減できる。
第１図はこの発明の縦型ＭＯＳＦＥＴの製造方法を示す
工程断面図、第２図は従来の縦型ＭＯ３ＰＥＴの製造方
法を示す工程断面図である。 ２１・・・Ｎ型基板、２２・・・ゲート酸化膜、２３・
・・開口部、２４・・・薄い酸化膜、２５・・・多結晶
シリコ、ン層、２５ａ・・・マスク、２５ｂ・・・ゲー
ト電極、２６・・・開口部、２７・・・Ｐ−層、２８・
・・２９層、２９・・・Ｎ″層、３０・・・中間絶縁膜
、３１・・・コンタクトホール、３２・・・ソース１掻
。 ２８Ｐ＋層 本発明１こ係る製造方法 第１ 図
工程断面図、第２図は従来の縦型ＭＯ３ＰＥＴの製造方
法を示す工程断面図である。 ２１・・・Ｎ型基板、２２・・・ゲート酸化膜、２３・
・・開口部、２４・・・薄い酸化膜、２５・・・多結晶
シリコ、ン層、２５ａ・・・マスク、２５ｂ・・・ゲー
ト電極、２６・・・開口部、２７・・・Ｐ−層、２８・
・・２９層、２９・・・Ｎ″層、３０・・・中間絶縁膜
、３１・・・コンタクトホール、３２・・・ソース１掻
。 ２８Ｐ＋層 本発明１こ係る製造方法 第１ 図
Claims (1)
- 【特許請求の範囲】 （ａ）ドレインとしての第１導電型半導体基板の主表面
にゲート酸化膜を形成し、このゲート酸化膜に開口部を
形成する工程と、 （ｂ）その開口部により露出した前記基板の主表面に薄
い酸化膜を形成した後、全面に多結晶シリコン層を形成
し、この多結晶シリコン層の少なくとも将来ウェルコン
タクト領域のコンタクト部保護用マスクとなる部分に第
２導電型不純物をドープする工程と、 （ｃ）その多結晶シリコン層と前記酸化膜に、前記開口
部と同一位置で該開口部より大きい開口部をその開口部
の中央部においては、下の薄い酸化膜と共に多結晶シリ
コン層の一部をウェルコンタクト領域のコンタクト部保
護用マスクとして残して形成する工程と、 （ｄ）その後、前記保護用マスクと前記開口部周囲の多
結晶シリコン層をマスクとして基板に第２導電型不純物
を拡散させ熱処理することにより、基板内にウェル領域
を形成し、同時に前記保護用マスクからの薄い酸化膜を
通しての不純物拡散により基板内にウェルコンタクト領
域を形成する工程と、 （ｅ）その後、同様に前記保護用マスクと開口部周囲の
多結晶シリコン層をマスクとして基板に第１導電型不純
物を拡散させることにより、前記ウェル領域およびウェ
ルコンタクト領域内にソース領域を形成する工程と、 （ｆ）その後、保護用マスクとその下の薄い酸化膜を除
去した後、基板上の全面に中間絶縁膜を形成し、この中
間絶縁膜にコンタクトホールを開け、このコンタクトホ
ールを通して前記ソース領域の一部と前記ウェルコンタ
クト領域の前記マスク下コンタクト部に接続されるソー
ス電極を形成する工程とを具備してなる縦型ＭＯＳＦＥ
Ｔの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20380288A JPH0254539A (ja) | 1988-08-18 | 1988-08-18 | 縦型ｍｏｓ ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20380288A JPH0254539A (ja) | 1988-08-18 | 1988-08-18 | 縦型ｍｏｓ ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254539A true JPH0254539A (ja) | 1990-02-23 |
Family
ID=16479978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20380288A Pending JPH0254539A (ja) | 1988-08-18 | 1988-08-18 | 縦型ｍｏｓ ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188645A (ja) * | 1983-04-11 | 1984-10-26 | Konishiroku Photo Ind Co Ltd | 熱現像感光要素 |
| US7286147B2 (en) | 2003-11-05 | 2007-10-23 | Seiko Epson Corporation | Line head and image forming device using the same |
-
1988
- 1988-08-18 JP JP20380288A patent/JPH0254539A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188645A (ja) * | 1983-04-11 | 1984-10-26 | Konishiroku Photo Ind Co Ltd | 熱現像感光要素 |
| JPH0554105B2 (ja) * | 1983-04-11 | 1993-08-11 | Konishiroku Photo Ind | |
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