JPH0613409A

JPH0613409A - 半導体素子及びその製造方法

Info

Publication number: JPH0613409A
Application number: JP19001992A
Authority: JP
Inventors: Yasuyuki Shindo; 泰之進藤
Original assignee: Ricoh Research Institute of General Electronics Co Ltd; Ricoh Co Ltd
Current assignee: Ricoh Research Institute of General Electronics Co Ltd; Ricoh Co Ltd
Priority date: 1992-06-24
Filing date: 1992-06-24
Publication date: 1994-01-21

Abstract

(57)【要約】【目的】入力ゲート容量を小さくしてトランジスタ性
能を向上させ、更にセルフ・アラインメントにより（マ
スクを用いずに）チャネルとゲートを形成することによ
り、トランジスタの製作工程の簡素化を実現することが
できる半導体素子及びその製造方法を提供すること。【構成】シリコン基板１上面の表層部に形成した−導
電型の領域であるゲート領域２と、−導電型のゲート領
域とは反対の導電型で該ゲート領域の側周面及び底面を
包囲するチャネル領域３とを備え、該チャネル領域の一
端部をソース領域とし、他方の端部をドレイン領域とし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体トランジスタに関
し、特に接合型電界効果トランジスタの改良に関する。

【０００２】

【従来の技術】従来の接合型電界効果トランジスタとし
て、例えば図４(a) 及び(b) に示した如きＰ型シリコン
基板上に形成したものがある。図４(a) は正面縦断面図
であり、(b) は側部縦断面図である。このＰチャネル接
合型電界効果トランジスタは、Ｐ型シリコン基板２５内
に不純物のドーピングによりバックゲート２１と、チャ
ネル領域２２（ソース領域とドレイン領域を有する）
と、フロント・ゲート２０を順次形成した構成を有す
る。ソースとドレイン領域を有するチャネル領域２２
は、反対導電型のフロント・ゲート２０と、バック・ゲ
ート２１により包囲されており、またフロント・ゲート
２０とバック・ゲート２１は電気的に接続されている。
このため、ゲートの入力容量が大きくなり、トランジス
タ特性（感度）が低下し、応答速度が低下するという欠
点を有する。例えば、画像読取装置等に用いる光電変換
素子等からゲートに入力した電気信号を増幅するために
上記従来の接合型電界効果トランジスタを用いる場合に
は、大きなゲート容量に見合う分だけの電荷を蓄積（或
は放電）する必要が生じるため、感度の低下と、信号伝
達速度の低下が著しくなるという欠点を有していた。

【０００３】これを更に詳述すると、上記従来の電界効
果トランジスタでは、チャネル領域２２のソース（又は
ドレイン）領域２３と、ドレイン（又はソース）領域２
４間を流れる電流Ｉｄｓを制御するためのフロント・ゲ
ート２０とバック・ゲート２１とが電気的に接続されて
いるため、電流Ｉｄｓを適正に制御するためにはフロン
ト・ゲート２０とバック・ゲート２１の双方の電位を同
等の値だけ増減させる必要がある。ところが、バック・
ゲート２１はＰ型のシリコン基板２５との接合面２６全
面で、広い面積に渡るＰＮ接合面を形成しており、該Ｐ
Ｎ接合面２６では接合容量が発生している。この接合容
量の値は、バック・ゲート２１とＰ型シリコン基板２５
との間の電位差の大きさに応じて変動する一方で、Ｐ型
シリコン基板２５は複数の素子間を分離するためにある
一定の電位（例えばＮ型のバック・ゲート２１の電位よ
りもより低い電位、例えば０Ｖ）に固定されているた
め、ＰＮ接合面２６における上記容量値の変化に応じて
フロント・ゲート２０とバック・ゲート２１に対する外
部信号により供給された電荷が蓄えられることになる。
この結果、チャネル領域２２を流れる電流Ｉｄｓを制御
するためにフロント・ゲート２０及びバック・ゲート２
１に加えられる外部信号により供給される電荷が、ＰＮ
接合面２６における過大な接合容量に蓄積され、トラン
ジスタとしての特性（感度）の低下をもたらしていた。

【０００４】また、図４の従来例ではバック・ゲート２
１の底部がシリコン基板２５の深い部分にまで延在して
いるので、深部に向かうほど不純物濃度が低下し易く、
均一な不純物分布を実現するのが困難であり、しかもチ
ャネル領域２２とフロント・ゲート２０が共にバック・
ゲート２１により内包されているため、フロント・ゲー
ト２０とバック・ゲート２１の各不純物濃度が異なった
値となり（フロント・ゲート２０の不純物濃度が濃くな
り）、その結果トランジスタとしての閾値Ｖｔｈを精度
よく制御することが困難となっていた。

【０００５】更に、上記従来の素子構造においては、隣
接し合う各素子間をフィールド酸化膜２７により仕切っ
ているが、フィールド酸化膜２７によって形状が規定さ
れるフィールド領域２８と、各フィールド領域２８に夫
々形成されるフロント・ゲート２０、バック・ゲート２
１及びチャネル領域２２の各平面形状が異なっているた
め、一つのフィールド領域２８内に夫々異なった精密な
マスクを用いて各領域２０、２２を個別に形成する必要
があり、トランジスタを製作する工程も複雑化せざるを
得なかった。

【０００６】

【発明の目的】本発明は上記に鑑みてなされたものであ
り、入力ゲート容量を小さくしてトランジスタ性能を向
上させ、更にセルフ・アラインメントにより（マスクを
用いずに）チャネルとゲートを形成することにより、ト
ランジスタの製作工程の簡素化を実現することができる
半導体素子及びその製造方法を提供することを目的とし
ている。

【０００７】

【発明の構成】上記目的を達成するため本発明は、シリ
コン基板上面の表層部に形成した−導電型の領域である
ゲート領域と、該−導電型のゲート領域とは反対の導電
型で該ゲート領域の側周面及び底面を包囲するチャネル
領域とを備え、該チャネル領域の一端部をソース領域と
し、他方の端部をドレイン領域としたこと、前記ゲート
領域の底面の直下に位置するチャネル領域の幅と、該ゲ
ート領域の側面のうちの対向し合う２つの側面であって
前記ソース領域とドレイン領域とが位置する側とは異な
る２つの側面の側方に位置するチャネル領域の幅とを等
しく設定したこと、フィールド酸化膜によって囲繞する
ことにより形成したフィールド領域に不純物を打ち込む
ことにより、セルフ・アライメントにより前記ゲート領
域を形成したことを特徴としている。

【０００８】以下、添付図面に示した好適な実施例によ
り本発明の半導体素子及びその製造方法について説明す
る。なお、図１(a) (b) 及び(c) は本発明の半導体素子
の概略構成を示す平面図、Ｘ−Ｘ断面図、及びＹ−Ｙ断
面図である。この実施例の特徴は、接合型電界効果トラ
ンジスタのチャネル領域３内にチャネル領域３に囲まれ
た状態のゲート領域２を設け、ゲート数を単一とした構
成に存する。この接合型電界効果トランジスタは、Ｎ型
シリコン基板１（該基板１より下方の層については説明
を省略）と、該Ｎ型シリコン基板１上に形成した−導電
型のゲート領域２と、該ゲート領域２とは反対の導電型
でゲート領域２の周辺及び底面を包み込むチャネル領域
３等を備え、チャネル領域３の一方をソース（又はドレ
イン）領域４とし、ゲート領域２を挟んだ反対側のチャ
ネル領域をドレイン（又はソース）領域５としたもので
ある。

【０００９】ソース領域４とドレイン領域５間を流れる
電流Ｉｄｓの値を制御するためのゲート領域２は、単一
でありしかもチャネル領域３により完全に包摂されてい
るため、前記従来例におけるようにシリコン基板との間
にＰＮ接合面が形成されることがない。本実施例では、
ＰＮ接合面となるのは、チャネル領域３とゲート領域２
との接合面だけであり、該ＰＮ接合面に生じる空乏層
は、外部からゲート領域に加えられる信号電圧に応じて
変化するため、該信号電圧によりソース領域４とドレイ
ン領域５との間を流れる電流Ｉｄｓを直接制御すること
が可能となる。

【００１０】シリコン基板１は、その上に形成される複
数の半導体素子間を分離するために、その電位が一定に
固定されている。従って、ゲート領域２に外部から加え
られた信号電圧（電荷）は、全て有効にチャネル領域３
を流れる電流Ｉｄｓを制御することができ、トランジス
タ特性（感度）を向上することができる。また、シリコ
ン基板１とゲート領域２との間に不必要な接合容量が存
在する余地がないので、ゲート領域２に印加された外部
信号電圧に対応したトランジスタの応答速度も向上し、
応答速度の速いトランジスタが製造できる。

【００１１】また、本実施例の半導体素子は、チャネル
領域３により側面及び底面を完全に包囲された単一のゲ
ート領域２を有するだけであり、前記従来技術のように
シリコン基板内に深く延在するバック・ゲートを有しな
い。しかもシリコン基板の表層位置に厚みの小さい不純
物濃度領域から成るＩｄｓ制御用のゲート領域２を形成
しているので、ゲート領域全体としての不純物濃度が必
然的に均一化し、トランジスタとしての閾値Ｖｔｈを精
度良く制御することが容易となる。

【００１２】更に、本実施例では、ゲート領域２の底面
６直下に位置するチャネル領域３の幅ｘと、ゲート領域
２の四面の側壁のうち対向し合う各側面７、７（ソース
領域４とドレイン領域が位置する側とは異なる側）の側
方に位置するチャネル領域３の幅ｘ，ｘとを等しく設定
している。つまり、本実施例ではチャネル領域３のチャ
ネル幅のうちソース領域側とドレイン領域側を除いた部
分の幅が同等であるので、ゲート領域２とチャネル領域
３との接合面での空乏層の幅を加減することによって、
チャネル幅、即ち主電流Ｉｄｓを所望の値に均一制御す
ることができ、閾値Ｖｔｈ及び特性のバラツキを小さく
できる。チャネル幅ｘの値としては、通常の使用におい
ては０．１μｍから１μｍの範囲に設定されるが、実
用可能な値は０．０１〜１０μｍの範囲内であり、この
範囲内で適用可能である。なお、上記例ではＰチャネル
型について説明したが、各部の導電型を逆にすることに
よりＮチャネル型にも適用可能である。

【００１３】次に、図１(a) (b) 及び(c) に基づいて本
発明の半導体素子の製造方法を説明する。本発明の製造
方法は、前記ゲート領域２を、フィールド酸化膜８によ
り形状の規定を受けたフィールド領域９ａ，９ｂ，９ｃ
により、セルフアライメントで形成したことが特徴的で
ある。

【００１４】まず、シリコン基板１上の半導体素子形成
位置にフィールド酸化方法によりフィールド酸化膜８を
所定の配置で形成することにより、フィールド領域９
ａ，９ｂ，９ｃを区画形成する。本実施例では、ゲート
領域２、ソース領域４及びドレイン領域５を構成する３
つの領域が夫々フィールド領域９ａ，９ｂ，９ｃとな
る。

【００１５】このようなフィールド領域９ａ，９ｂ，９
ｃを備えた基板１上にまずチャネル領域３を形成するに
は、該フィールド領域９ａ，９ｂ，９ｃの外郭を構成す
る外側のフィールド酸化膜８ａに寸法精度のラフなマス
クをかけて隠した状態で、その内側のフィールド領域９
ａ，９ｂ，９ｃに、例えばイオン・インプランテーショ
ン等によりボロンイオンＢ⁺ 等の３族元素イオン（この
場合には、チャネル領域３はＰ型となる）を注入してか
ら、加熱工程により注入不純物のドライビングを行な
う。続いて、ソース領域４とドレイン領域５を含む内側
フィールド酸化膜８ｂまでを寸法精度のラフなフォトマ
スクを用いて隠した状態でゲート領域２となる部分にチ
ャネル領域３とは異なる導電型の不純物、例えば砒素イ
オン等の５族元素イオン（この場合には、ゲート領域２
はＮ型となる）を、例えばイオン・プランテーション等
により注入することにより、ゲート領域２を形成する。

【００１６】上記従来例においてゲート領域とチャネル
領域を形成する場合には、各領域毎に個別のフォトマス
クによりマスクをすることにより、夫々の不純物注入領
域としていた。これらのマスク合わせは通常ウェハース
テッパーにて行なわれているため、アライメント精度は
ウェハーステッパーの性能により左右されてしまい、
０．２μｍ程度のアライメント誤差が生じやすかった。

【００１７】これに対して本実施例では、チャネル領域
とゲート領域を形成するための不純物の打ち込み領域の
範囲の規定においては、電流Ｉｄｓの制御に関与する領
域については精度の高いフォトマスクにより領域規定を
行なわず、フィールド領域９ａ，９ｂ，９ｃを画成する
ために基板１上に予め形成したフィールド酸化膜８ａ，
８ｂにより規定している。この結果、チャンネル領域３
に対する不純物打込みと、ゲート領域２に対する不純物
の打込みの範囲は、夫々主としてフィールド酸化膜８
ａ，８ｂにより規定されることとなる。従って、チャネ
ル領域３を形成する際の寸法上のアライメント誤差はな
く、原理的には誤差が０μｍとなるばかりでなく、精度
の低いマスクを用いるだけで良いためフォトリソグラフ
ィーの工程も簡略化されている。また、本発明方法によ
りチャネル領域とゲート領域に不純物注入（プレデポジ
ション）を行なえば、不純物注入後に基板内へ打込んだ
不純物の密度分布の制御（ドライブイン）を行なうだけ
で前記チャネル幅ｘを任意の値に、均一に設定すること
が可能となる。

【００１８】また、図１(b) (c) に示すように本発明に
より製造したトランジスタにあっては、ゲート領域２に
関わるＰＮ接合面がチャネル領域３との間の接合面だけ
に存在し、該ＰＮ接合面に生じる空乏層の幅はゲート領
域２に加えられた外部からの信号電圧に伴って変化し、
ソース領域４とドレイン領域５間を流れる電流Ｉｄｓの
値を直接制御することとなる。また、前記従来例のよう
にシリコン基板の深さ方向へ深く延在するバック・ゲー
トのようなものがないので、従来のトランジスタに比べ
てゲート領域の入力容量を小さくすることができる。

【００１９】次に、図２(a) 乃至(d) 、図３(a) 乃至
(c) により、本発明方法の具体的実験例を示す。まず本
発明に使用するウェハに所要の加工処理を施すために、
抵抗率６Ω・ｃｍのＰ型シリコン基板１１上に酸化膜１
０をマスクとして利用してウェハ内にアンチモンＳｂを
拡散し、Ｎ⁺⁺の拡散層１２を形成してから、該拡散層１
２上にＮ型のシリコン層１を７μｍの膜厚まで成長温度
１１００℃でエピタキシャル成長させる（図２(a) (b)
）。続いて、このウェハーを１０００℃の酸素雰囲気
中で熱酸化させて約０．１μｍ厚の熱酸化膜１３を形成
する。次いで、ＣＶＤ法によりＳｉ₃ Ｎ₄ （シリコン窒
化膜）１４を０．１μｍ厚に形成する（図２(c) ）。

【００２０】このシリコン窒化膜１４を、ゲート形成領
域であるフィールド領域９ａ（平面形状４×４μｍ）、
ソース形成領域であるフィールド領域９ｂ及ドレイン形
成領域であるフィールド領域９ｃを除いて、通常のフォ
トリソグラフィ技術を用いてエッチング除去する。該エ
ッチングには、ＣＦ₄ ／Ｏ₂ ガスのプラズマエッチング
法を用いた（図２(d) ）。この結果、各フィールド領域
９ａ，９ｂ，９ｃ上にはシリコン窒化膜１４が残留す
る。

【００２１】上記処理を加えたウェハーを１０００℃の
水蒸気雰囲気中で７時間酸化し、ウェハー表面のシリコ
ン窒化膜１４が除去された部分（トランジスタを形成し
ない領域）に、１μｍのフィールド酸化膜８（８ａ，８
ｂ）を成長させる（図３(a)）。前記フィールド領域９
ａ，９ｂ，９ｃ上に位置する前記残留窒化膜及び約０．
１μｍ厚の熱酸化膜１３をエッチング除去した後に露出
するウェハー表面（Ｎ型シリコン層１表面）に、イオン
・プランテーションによりＢ⁺ （ボロンイオン）を、打
ち込みエネルギー１００ｋｅＶ、打ち込み量７×１０¹³
／ｃｍ² で打ち込んだ（図３(b) ）。なお、このイオン
打ち込み工程では、マスクを用いておらず、またフォト
リソグラフィも行なっていない。その後、このウェハー
に１１５０℃で８００分間アニールを行なう。このボロ
ンイオン注入及びアニール工程によりＰ型領域であるソ
ース領域４、ドレイン領域５及びチャネル領域３となる
部分が形成される。

【００２２】続いてフォトリソグラフィ技術によりソー
ス領域４、ドレイン領域５及びチャネル領域３だけを寸
法精度のラフなレジスト１５でマスクしてフィールド領
域９ａ上にＰ⁺ （リンイオン）を打ち込む。このとき、
リンイオンが打ち込まれる領域を規定しているのは、該
レジスト１５ではなく、内側フィールド酸化膜８ｂであ
る。従って、リンイオンを打ち込む範囲は、フィールド
領域９ａに限定せずにチャネル領域３を形成する時と全
く同一のフィールド領域９ａ，９ｂ，９ｃ全体とするこ
とができる。続いて、該ウェハーを１１５０℃で５００
分間アニールすることにより、Ｎ型領域であるゲート領
域２が形成される（図３(c) ）。

【００２３】その後、ウェハー全面に４５０℃の熱ＣＶ
ＤによりＢＰＳＧを膜厚８０００Åに成長させ、Ｎ₂ 雰
囲気中で２０分間酸化膜のデンシファイを行なった後、
コンタクトホールを開口し、ソース領域４、ドレイン領
域５及びゲート領域２にＡｌ配線パターンを形成する。
なお、前記アニール工程と、後工程での加熱工程により
Ｂ⁺ （ボロンイオン）を拡散したＰ型領域は深さ方向厚
みが３．５μｍとなり、リンイオンＰ⁺ を拡散したゲー
ト領域２は深さ方向厚みが３．０μｍとなる。従って、
そこに形成されるチャネル領域３の幅ｘは０．５μｍと
なる。

【００２４】

【発明の効果】以上説明したように本発明の半導体素子
は、シリコン基板１に形成した−導電性の領域２をゲー
ト領域２とし、さらに−導電型とは反対の導電型で、ゲ
ート領域２の側周面及び底面を包囲する領域３をチャネ
ル領域３とし、更にチャネル領域３の両端部の一方をソ
ース（又はドレイン）領域４、他方をドレイン（又はソ
ース）領域５としたため、ゲート領域２がチャネル領域
３に包囲された状態となっており、シリコン基板との間
の不必要なＰＮ接合部分がなくなり、しかもゲート領域
２がシリコン基板の浅い部分にのみ形成されているの
で、入力容量が小さくなり、トランジスタ特性が向上
し、応答速度も早くなる。また、トランジスタの閾値電
圧Ｖｔｈを精度良く制御することが容易となる。

【００２５】また、ゲート領域２の底面６直下に位置す
るチャネル領域３の幅ｘと、ゲート領域２の四面の側壁
のうち対向し合う各側面７、７（ソース領域４とドレイ
ン領域が位置する側とは異なる側）の側方に位置するチ
ャネル領域３の幅ｘ，ｘとを等しく設定している。つま
り、本実施例ではチャネル領域３のチャネル幅のうちソ
ース領域側とドレイン領域側を除いた部分の幅が同等で
あるので、ゲート領域２とチャネル領域３との接合面で
の空乏層の拡がりによって、チャネル幅、即ち電流Ｉｄ
ｓを均一に制御することができ、閾値Ｖｔｈ及び特性の
バラツキを小さくできる。

【００２６】また、フィールド膜８によって形状を規定
されたフィールド領域９によってセルフ・アライメント
でゲート領域２を形成した為、シリコン基板１上に形成
した該フィールド領域９を用いてチャネル領域３とゲー
ト領域２を形成する為の不純物の注入を行うことができ
るので、チャネル幅ｘを形成する為の精度が向上し、さ
らにフォトリソグラフィー工程を簡略化する上で顕著な
効果を奏する。

【図面の簡単な説明】

【図１】(a) (b) 及び(c) は本発明の半導体素子の概略
構成を示す平面図、Ｘ−Ｘ断面図、及びＹ−Ｙ断面図で
ある。

【図２】(a) 乃至(d) は本発明の半導体素子の製造手順
を示す工程図である。

【図３】(a) 乃至(c) は図２の工程に続く工程を示す図
である。

【図４】(a) 及び(b) は従来例の構成を示す正面縦断面
図及び側部縦断面図である。

【符号の説明】

１Ｎ型シリコン基板、２ −導電型のゲート領域、３
チャネル領域、４ソース（又はドレイン）領域、５
ドレイン（又はソース）領域、６ゲート領域の底
面、７側面、８、８ａ，８ｂフィールド酸化膜、９
ａ，９ｂ，９ｃフィールド領域，１０酸化膜、１１
Ｐ型シリコン基板、１２Ｎ⁺⁺の拡散層、１３熱酸
化膜、１４Ｓｉ₃ Ｎ₄ （シリコン窒化膜）、

Claims

【特許請求の範囲】

【請求項１】シリコン基板上面の表層部に形成した−
導電型の領域であるゲート領域と、該−導電型のゲート
領域とは反対の導電型で該ゲート領域の側周面及び底面
を包囲するチャネル領域とを備え、該チャネル領域の一
端部をソース領域とし、他方の端部をドレイン領域とし
たことを特徴とする半導体素子。
【請求項２】前記ゲート領域の底面の直下に位置する
チャネル領域の幅と、該ゲート領域の側面のうちの対向
し合う２つの側面であって前記ソース領域とドレイン領
域とが位置する側とは異なる２つの側面の側方に位置す
るチャネル領域の幅とを等しく設定したことを特徴とす
る請求項１記載の半導体素子。
【請求項３】フィールド酸化膜によって囲繞すること
により形成したフィールド領域に不純物を打ち込むこと
により、セルフ・アライメントにより前記ゲート領域を
形成したことを特徴とする請求項１記載の半導体素子の
製造方法。