KR910002294B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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후지쓰가부시끼가이샤
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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도 내지 제8도는 본 발명에 따라 깊은 에미터쌍극트랜지스터와 JFET로 구성되는 반도체장치와 제조방법에 대한 예시도.
제9도 내지 제12도는 본 발명에 따라 깊은 에미터쌍극트랜지스터와 얕은 에미터쌍극트랜지스터로 구성되는 반도체장치의 제조방법에 대한 예시도.
제13도 내지 제16도는 본 발명에 따라 깊은 에미터 트랜지스터와 SIT로 구성되는 반도체장치와 제조방법에 대한 예시도.
* 도면의 주요부분에 대한 부호의 설명
6 : 반도체벌크, 실리콘기판 34 : 깊은 에미터영역
24 : 얕은 에미터영역 28, 24 : 채널영역과 게이트영역
116, 120 : 소오스와 게이트영역
본 발명은 반도체장치의 제조 과정, 특히 높은 내전압을 얻기 위해 깊은(deep) 에미터영역을 갖는 쌍극트랜지스터 및 반도체기판에서 얇게 도우프된 영역을 가지는 소자로 구성되는 쌍극 집적회로(IC)에 관한 것이다. 이러한 소자는 접합형 전계효과는 트랜지스터(JFET), 얕은(shallow) 에미터쌍극트랜지스터, 및 스태틱 유도트랜지스터(SIT)를 포함한다.
종래의 반도체장치에서, 연산증폭기 및 이와 유사형의 것은 종종 전단에 JFET로 그리고 후단에 쌍극트랜지스터로 구성된다. 지금까지, 이러한 연산증폭기 및 이와 유사한 증폭기에 대한 IC는 반도체벌크(bulk)에 먼저 쌍극트랜지스터를 형성하고 다음에 JFET를 형성함으로써 제조되었다. JFET의 형성은 채널영역과 이 채널영역에 게이트영역을 형성하기 위한 적어도 1회의 열처리로 구성된다. (전형적으로, 이러한 처리는 열확산방법 또는 이온주입후의 어닐링으로 구성된다) 이러한 열처리를 위해 사용된 온도는 보통 800℃이상이며, 쌍극트랜지스터와 에미터영역에서 도우프된 불순물의 재확산을 일으킨다.
일부 경우에 있어서, 콜렉터와 에미터(VCEO)사이에 높은 내전압 즉 일반적으로10V이상(예를 들어,30V 또는 40V)을 얻기위한 깊은 에미터영역, 및 충분한 전류증폭도(hFE)(100정도)를 얻기위한 비교적 강성이 높은 베이스폭 또는 베이스영역과 에미터영역의 깊이에서 높은 강성차를 가져야만 한다. 그러나. 에미터영역에서 도우프된 불순물의 상기 언급한 재확산에 기인해서, 베이스폭과 전류증폭도(hFE)는 변경된다. 쌍극트랜지스터를 형성하는 종래 단계에서, 전류증폭도는 예를 들어 40이 되게 설계되며, 대략 100정도의 전류 증폭도(HFE)는 JFET를 형성하는 후단에서 열처리후에 얻어질수 있다. 그러나, 전류 증폭도의 정확한 제어는 이 방법에서 곤란하다.
고내전압(VCEO)을 갖는 쌍극트랜지스터(깊은 에미터쌍극트랜지스터) 및 트랜지스터의 높은 스위칭속도를 얻기위해 얕은 에미터영역을 갖는 쌍극트랜지스터(얕은 에미터쌍극트랜지스터)로 구성되는 IC의 제조방법, 및 우수한 고주파 특성을 얻기위해 깊은 에미터쌍극트랜지스터와 SIT 및 이와 유사한 트랜지스터로 구성되는 IC의 제조방법에서 또한 비슷한 문제가 발생한다. 즉, 깊은 에미터영역을 가지는 쌍극트랜지스터 및 종래 기술방식에서 일반적이듯이 다른 소자가 쌍극트랜지스터가 형성된 후에 형성될 경우 동일한 반도체장치 또는 기판에서 에미터영역이 실제로 얕은 도우프영역보다 더 깊게 되어 있는 얕은 도우프영역을 가지는 또 다른 소자로 구성되는 반도체장치의 제조방법 동안에도 상기 언급한 문제가 발생한다.
본 발명은 에미터영역으로 구성되는 쌍극트랜지스터 및 동일한 반도체벌크에서 에미터영역이 실제로 도우프영역보다 더 깊은 도우프영역으로 구성되는 또다른 소자를 포함하는 반도체장치의 제조방법을 제공한다. 이방법은 다음단계로 구성된다 : 1. 도우프영역이 형성되는 영역에서 제1 도우펀트를 도입하는것 ; 및 2. 도입단계 이후에, 제2도우펀트가 에미터를 형성하는 제1 도우펀트보다 더 큰 확산계수를 갖도록 하기 위해 열처리를 실시하는것.
이 방법에서, 더 깊은 에미터영역을 형성하기 위한 열처리는 다른소자의 얕은 도우프영역이 형성된후에 실행된다. 즉, 열처리는 깊은 에미터영역이 형성된후에 실행되지 않는다. 그러므로, 깊은 에미터영역의 깊이(또한, 앞서 언급한 베이스폭)는 정확히 제어될수 있으며, 이렇게해서 전류증폭도(hFE)와 정확한 제어를 허용하게 된다. 에미터영역을 형성하기 위한 상기 언급한 열처리는 열확산방법이나 이온주입후와 어닐링이 될 수 있다. 사용된 열처리가 이온주입후의 어닐링일 경우, 에미터영역의 어닐링 전의 이온주입만이 다른 소자의 형성전에 또는 그동안 또는 그 이후에 실행될수 있다. 다른 소자의 각 도우프영역을 형성하기 위한 도우핑은 열확산 또는 이온주입중 어느하나에 의해 이루어질 수 있다. 이온주입이 다른소자의 도우프영역을 형성하기 위해 사용될 경우, 이온주입후의 어닐링은 에미터영역을 형성하기 위한 열처리에 앞서 또는 열처리 자체에 의해 실행될 수 있다.
본 명세서에서, "열처리"란 용어는 벌크에 불순물원자 또는 이온을 실제로 확산 또는 재확산시킬 수 있는 800℃이상의 온도를 포함하는 어떤 처리를 의미한다. 본 발명에 따르는 반도체장치의 제조방법에 있어서, 깊은 에미터쌍극트랜지스터가 800℃이상의 온도를 포함하는 이온주입후의 열확산 또는 어닐링에 의해 형성되고 난후에 이러한 열처리는 결코 사용되지 않는다. 본 발명에 따르는 방법의 또다른 특징은 쌍극트랜지스터의 깊은 에미터영역을 형성하기 위한 도우펀트와 또다른 소자의 얕은 도우프영역을 형성하기 위한 도우펀트가 다른 확산계수를 갖는다는 것이다. 깊은 에미터영역을 위한 도우펀트의 확산계수는 얕은 도우프영역보다 더 크다. 이러한 특징은 깊은 에미터영역의 또다른 도우펀트를 위한 열처리가 실행될 경우 그 영역을 재확산시키고 깊게 만드는것으로부터 얕은 영역으로 도입되는 도우펀트의 방지를 허용한다. 예를 들어 지금까지 인은 동일한 실리콘벌크에서 깊은 에미터영역 및 JFET의 게이터영역과 같은 얕은 도우프영역양자를 도우프하기 위해 사용되어 왔다. 그러나, JFET가 큰 상호 콘덕턴스(gm)를 가진다는 것을 보장하기 위해 JFET의 채널은 얕아야 한다. 게이트영역에 대한 도우펀트가 더 큰 확산계수를 가지고서 깊은 에미터영역에 대한 도우펀트를 위해 열처리를 한다면 그결과 게이트영역 또한 깊은 깊이를 가지며 얕은 채널영역과 큰 상호 콘덕턴스(gm)를 얻는것을 방지한다. 이것을 방지하기 위해, 본 발명에 따르는 방법에서, 작은 확산계수를 가지는 도우펀트는 소자의 얕은 도우프영역에 대해 사용되며 큰 확산계수를 가지는 도우펀트는 깊은 에미터쌍극트랜지스터의 깊은 에미터영역에 대해 사용된다. 실리콘반도체벌크에서, 인은 비교적 큰 확산계수를 가지고, 비소와 안티몬은 비교적 작은 확산계수를 갖는다. 예를 들어,1000℃에서 인은 1.5×10-13㎠/sec의 확산계수를 가지며, 비소와 안티몬은 각각 1.2×10-1㎠/sec와 3.0×10-15㎠/sec의 계수를 갖는다.
본 발명의 실시예에서, 깊은 에미터쌍극트랜지스터와 JFET로 구성되는 반도체장치가 제조된다. 제1도 내지 제6도는 본 발명에 따르는 본 장치의 제조방법에 대한 반도체장치의 단면도이다.
제1도에서, 참조번호(2)는 p형 실리콘 웨이퍼를,4는 n형 에피택셜 실리콘층(6 내지 15㎛ 두께)(이 이후로 p형 실리콘 웨이퍼(2)와 n형 에피택셜 실리콘층(4) 또는 n형 에피택셜 실리콘층(4)만이 본 명세서에서 "실리콘벌크(6)" 또는 "벌크(6)"로서 언급된다)을,8과 10은 P형 격리영역을,12는 n+형 매입층을,14는 n+형 콜렉터 접촉영역을, 및 16은 150nm의 두께 이하(예를 들어,50㎜)를 가지는 얇은 표면산화(SiO2)막을 나타낸다. SiO3 막(16)은 표면을 세척한후에 실리콘기판(6)의 표면을 산화시킴으로써 형성된다.
제2도에서,1㎛두께의 래지스트(18)는 SiO2막(16)에 코우트되며 구멍을 형성하도록 패턴된다. 보론이온은 p형 qp이스영역이 구멍과 SiO2막(16)을 통해 60KeV와 5×014㎝-2로 형성되는 영역(20)으로 선택적으로 주입된다. 이때 레지스트(18)는 제거되고 열처리는 1100℃ 내지 1150℃의 온도로 30초동안 실시된다.
제 3도에서, 마스크로서 래지스트(22)를 사용함으로써, 비소이온은 n+형 게이트영역이 150KeV와 1×101×㎝-2로 형성되는 영역(24)으로 선택적으로 관통 주입된다.
제4도에서는 레지스트(26)를 마스크로서 사용하며, 보론이온은 p형 채널영역이 150KeV와 2×1012㎝-2로형성되는 영역(28)으로150KeV와2×1012㎝-2에서 선택적으로 관통 주입된다. 제4도의 방법을 제3도의 방법에서 앞서 수행될수 있다.
제5도에서, 래지스트(26)를 제거한후에, 예를 들어 4000Å의 두께를 가지는 SiO2층(30)은 CVD에 의해SiO2막(16)에 증착되며 에미터 확산을 위한 창(32)이 개방된다. 도우펀트 소오스로서 인 취화물(PBr3)가스를 사용하고, 인은 n+형 에미터영역이 형성되는 영역(34)으로 900℃ 내지 1000℃의 온도에서 확산된다. 이러한 열확산 방법에서, 인 글라스층(36)이 창(32)에 동시에 형성되며, 이온주입채널과 게이트영역(28,24)이 어닐링된다.
이러한 열확산방법 또는 열처리후에, 에미터영역(34)은0.5㎛와1㎛사이의 깊이를 가지고 베이스영역(20)은 1㎛와 2㎛사이의 깊이를 가지며(에미터와 베이스영역(34,20)의 깊이에 있어서 차이는 0.5㎛와 1㎛사이에 존재한다), 채널영역(28)은 0.3㎛와 0.5㎛사이의 깊이를 가지고 게이트영역(24)은 0.1㎛와 0.2m사이의 깊이를 가진다(채널과 게이트영역(28,24)의 깊이에 있어서 차이는 대략 0.3㎛이다). 게이트길이는 대략 6㎛이다.
제6도에서, 전극(38,40,42,44,46,48)은 SiO2층(30,36)에서 창을 개방함으로써 형성되고 알루미늄창을 증착시켜서 알루미늄층을 패턴시킨다.
이 결과 반도체장치는 예를 들어 콜렉터와 에미터(VCEO)사이의 40V의 내전압 및 100의 전류증폭도(hFE)를 가진다. 더우기, 깊은 에미터영역(34)과 얕은 게이트영역(24) 양자의 깊이를 제어하는 능력이 극히 크므로, 상기에 설명한 특성을 갖는 반도체장치의 생산성이 매우 높다.
본 실시예에서, 에미터영역(34)은 열확산방식에 의해 도우프되나. 열처리후에 계속되는 이온주입에 의해 도우프될수 있다. 후자의 경우에, 제1도 내지 제4도와 관련해서 앞서 설명된 절차가 실행될수 있다.
지금 제7도를 참조하면, 제4도에서 레지스터(26)를 제거한후에, 레지스터(52)를 마스크로 사용함으로써, 인 이온은 n+형 에미터영역이 120KeV와 5×1015㎝-2로 형성되는 영역(54)으로 주입된다. 제8도에서, 레지스터(52)를 제거한후에, 예를 들어 400nm의 두께를 갖는 SiO2층(56)은 전적으로 CVD에 의해 얇은 SiO2막(16)에 증착되며, 전극(58,60,62,64,66,68)이 형성된다.
본 발명의 또다른 실시예에서, 반도체장치는 깊은 에미터쌍극트랜지스터와 얕은 에미터쌍극트랜지스터로 구성된다. 제9도 내지 제14도는 본 발명에 따르는 이러한 반도체장치의 제조방법을 예시한다. 이 그림에서, 제1도 내지 제8도와 비슷한 부분을 나타내는 참조번호는 제1도 내지 제8도와 동일하다.
제9도에서, 제1도와 유시하게, 참조번호(2)는 P형 실리콘웨이퍼를, 4는 n형 에피택셜 실리콘층을, 6은 실리콘벌크를, 8,10은 p형 격리층을, 12는 n+형 매입층을, 14는 n+형 콜렉터 접촉영역을, 및 16은 SiO2막을 각각 나타낸다. 본 실시예에서, n+형 매입층(80)과 n+형 콜렉터 접촉영역(82)이 더 내포되어 있다.
제10도에서, 인이온은 제1 p형 베이스영역이 제2도와 비슷한 방식으로 형성되는 영역(20)으로 주입되고, 비소이온은 영역(86)으로 레지스터(84)를 마스크로 사용해서 선택적으로 주입되며, 여기서 얕은 제2 n+형 에미터영역은 150KeV와 1×1013내지 5×1015㎝-2로 형성된다.
제11도에서는 레지스터(88)를 마스크로서 사용하고 있으며, 보론이온은 제2 p형 베이스영역이 150KeV와5×1012내지 5×1014㎝-2로 형성되는 영역(90)으로 선택적으로 주입된다. 제11도의 절차는 제10도 절차에 앞서 수행될 수 있다.
제12도에서, 선택적인 에미터확산이 제5도와 비슷한 절차로 실행된다. 이러한 에미터 확산후에, 제1에미터 및 베이스영역(20,34)의 깊이와 이러한 깊이에 있어서의 차이는 이전 실시예에 기술된 것에 일치한다. 제2에미터 및 베이스영역(86,90)의 깊이는 0.1㎛와 0.2㎛사이 및 0.2㎛와 0.3㎛사이 및 0.3㎛와 0.5㎛사이에 각각 존재한다. 이때 전극(92,94,96,98,100,102)이 형성된다.
대치적으로, 제1에미터영역(34)이 어닐링후에 계속된 이온주입에 의해 선택적으로 형성될수 있다. 이러한 이온주입과 어닐링의 절차는 앞서 설명한 것과 비슷하다.
본 발명의 또다른 실시예에서, 반도체장치는 깊은 에미터쌍극트랜지스터와 SIT로 구성된다. 제13도 내지 제16도는 본 발명에 따르는 반도체장치의 제조방법에 속하는 반도체장치를 예시한다. 이 그림에서, 동일한 참조문자가 동일한 부분에 대해 사용된다.
제13도에서, p형 격리영역(8,10), n형 매입층(12), 및 n+형 콜렉터 접촉영역이 실리콘기판(6)에 형성된다. 본 실시예에서, n+형 매입드레인영역(110)과 n+형 드레인 접촉영역(112)이 더 내포되어 있다.
제14도에서, 인이온은 p형 베이스영역이 제2도와 비슷한 절차로 형성된 영역(20)으로 주입된후에, 비소이온은 n+형 소오스영역이 150KeV와 1×1013내지 5×1015㎝-2로 형성되는 영역(116)으로 레지스터(114)를 마스크로서 사용함으로써 선택적으로 주입된다.
제15도는 레지스터(118)를 마스크로서 사용하며, 보론이온은 p형 게이트영역이 150KeV와 5×1012내지 5×1014㎝-2로 형성되는 영역(116)에 둘러싸인 영역(120)으로 선택적으로 주입된다. 제15도의 절차는 제14도의 절차에 앞서 수행될수 있다.
제16도에서, 인은 제5도와 비슷한 절차로 n+형 에미터영역(34)을 형성하기 위해 열확산된다. 이러한 열확산후에, 또한 소오스와 게이트영역(116,120)을 어닐링하며, 에미터와 베이스영역(34,20)은 제 5도에서 얻은값과 동일한 깊이를 가지며 소오스와 게이트영역(116,120)은 0.1㎛, 와 0.2㎛사이 및 0.3㎛와 0.5㎛사이의 깊이를 각각 갖는다. 이때, 전극(122,124.126,128,130,132)이 형성된다.
대치적으로, 에미터영역이 이전에 설명한것과 동일한 절차로 어닐링한후에 계속된 이온주입에 의해 형성될 수 있다.
예를 들어, 종래 기술에서, 깊은 에미터쌍극트랜지스터가 동일한 벌크에서 형성된 후에 JFET가 형성될 경우와, 깊은 에미터 영역이 열확산에 의해 도우프되고 게이트와 채널영역이 이온주입에 의해 도우프될 경우, 채널과 게이트전극은 얇은 SiO2막상에 그리고 이 막을 통해 형성되고, 이 결과 얇은 SiO2막은 전극 및 채널과 게이트영역 사이에 존재하며, 이와 같이 제조된 JFET의 내전압을 감소시키게 된다. 대조적으로, 본 발명에 따라 JFET의 채널과 게이트전극은 깊은 에미터영역이 도우프된후에 형성된다. 그러므로, 깊은 에미터영역이 열확산에 의해 도우프된 경우라도, 채널과 게이트전극은 그러한 열확산에 대해 사용되었던 비교적 두꺼운 SiO2층상에 그리고 그 층을 통해 형성되며, 이것에 의해 JFET의 내전압을 향상시킨다. 상기 설명이 예증적이고 예시적이며 주어진 또는 표시된 어떤 특별한 예로 본 발명을 제한하려고 의도된것이 아니라는 것을알아야 한다. 예를 들어, 깊은 에미터쌍극트랜지스터 외에도 얕은 도우프영역을 가지는 소자는 JFET, 얕은 에미터쌍극트랜지스터, 및 SIT와 다를수 있다. JFET에서 게이트 및/또는 채널영역(24 및/또는 28), 얕은 에미터쌍극트랜지스터에서 에미터 및/또는 베이스영역(86 및/또는 90) 및 SIT에서 소오스 및/또는 게이트영역(116및/또는 120)은 열확산에 의해 도우프될수 있으며, 영역(24와 28,86과 90,116과 120)을 형성하는 순서는 도면을 참조해서 앞서 설명한것과 반대로 실행될 수 있다, 열확산 또는 이온주입의 상태, 여러 도우프영역의 깊이등은 변경될수 있다. 예를 들어, JFET의 얕은 게이트영역 및 얕은 에미터쌍극트랜지스터의 얕은 에미터영역과 같이 하나 이상의 다른 소자에 2개이상의 얕은 도우프영역과 깊은 에미터쌍극트랜지스터로 구성되는 반도체장치에 본 발명이 적용된다는 것을 또한 알아야 한다.

Claims (27)

  1. 베이스영역과 이 베이스영역보다 더 얇으며, 이 베이스영역내에 형성된 에미터영역으로 구성되는 쌍극트랜지스터 ; 및 채널영역과 이 채널영역보다 더 얇으며, 이 채널영역내에 형성되어 있으며, 상기 에미터영역 보다 더 얇은 게이트영역으로 구성된 접합형 전계효과 트랜지스터를 동일 반도체벌크내에 포함하는 반도체 제조방법에 있어서, 상기 게이트영역을 형성하며, 제1확산계수를 가지며, 및 상기 반도체에 대하여 제1도전형을 갖는 제1도우펀트를 상기 게이트영역이 상기 반도체벌크에 형성될 영역에 도입하는 단계 : 상기 제1도전형에 반대되는 제2도전형을 갖는 제2도우펀트를 상기 채널영역이 상기 반도체벌크내에 형성될 영역에 도입하는 단계 ; 제2도전형을 갖는 제3도우펀트를 상기 베이스영역이 상기 반도체벌크에 형성될 영역에 도입하는 단계, 상기 3개의 도입단계후에 절연막을 상기 채널영역, 게이트영역 및 베이스영역을 포함하는 반도체벌크상에 형성하는 단계 ; 상기 에미터영역이 형성될 영역위의 절연막내에 창을 형성하는 단계 : 상기 3개의 도입단계 및 창형성 단계후에 상기 제1도우펀트의 확산계수보다 더 큰 확산계수를 갖는 제4도우펀트를 열확산방법에 의하여 확산하여 상기 에미터영역을 상기 게이트영역보다 더 깊은 깊이까지 형성하며, 이에의하여 상기 제1 및 제2도우펀트는 또한 상기 반도체벌크에 확산되어 상기 게이트영역과 상기 채널영역을 각각 형성하여, 상기 영역들 각각의 최종 깊이가 대체로 상기 열확산방법에 의하여 결정되는 단계 ; 그후에 상기 게이트, 채널영역 및 베이스영역을 위한 절연막내의 접촉창을 형성하는 단계 ; 및 상기 에미터, 베이스,게이트 및 채널영역을 위한 전극을 상기 절연막의 창에 형성하는 단계로 구성되는 것을 특징으로 하는 반도체장치 제조방법.
  2. 제1항에 있어서, 상기 반도체벌크가 실리콘으로 구성되는 것을 특징으로 하는 제조방법.
  3. 제3항에 있어서, 상기 제1도우펀트가 비소 또는 안티몬인 것을 특징으로 하는 방법.
  4. 제2항에 있어서, 상기 제2도우펀트가 보론인 것을 특징으로 하는 제조방법.
  5. 제2항에 있어서, 상기 제3도우펀트가 인인 것을 특징으로 하는 제조방법.
  6. 제1항에 있어서, 상기 제4도우펀트의 상기 열확산방법이 800℃이상의 온도로 실시되는 것을 특징으로 하는 제조방법.
  7. 제6항에 있어서, 상기 제4도우펀트의 상기 열확산방법이 900℃ 내지 1000℃의 온도에서 10분 내지 1시간 기간동안 실시되는 것을 특징으로 하는 제조방법.
  8. 제1항에 있어서, 상기 제1 및 제 2도우펀트가 이온주입에 의해 상기 반도체벌크에서 상기 영역으로 도입되고 상기 제4도우펀트의 상기 열확산 방법의 열에 의해 어닐링되는 것을 특징으로 하는 제조방법.
  9. 제1항에 있어서, 상기 제1도우펀트가 열확산방법에 의해 상기 반도체벌크로 도입되는 것을 특징으로하는 제조방법.
  10. 제1항에 있어서, 상기 제2도우펀트가 열확산방법에 의해 상기 반도체벌크로 도입되는 것을 특징으로하는 제조방법.
  11. 제1항에 있어서, 상기 에미터영역이 0.5㎛ 내지 1㎛의 범위내의 깊이를 가지는 것을 특징으로 하는제조방법.
  12. 제1항에 있어서, 상기 게이트영역이 0.1㎛ 내지 0.2㎛의 범위내의 깊이를 가지는 것을 특징으로 하는 제조방법.
  13. 제1항에 있어서, 상기 채널영역이 상기 반도체벌크의 상부면으로부터 0.3㎛ 내지 0.5㎛의 범위내의 깊이를 가지는 것을 특징으로 하는 제조방법.
  14. 제1항에 있어서, 상기 채널영역이 상기 게이트 영역하에 약 0.3㎛의 깊이를 가지는 것을 특징으로 하는 제조방법.
  15. 제1항에 있어서, 상기 쌍극트랜지스터가 상기 반도체의 상부면으로부터 1㎛ 내지 2㎛의 깊이에 베이스영역을 포함하고 있는 것을 특징으로 하는 제조방법.
  16. 제15항에 있어서, 상기 베이스영역이 상기 에미터영역하에 0.5㎛ 내지 1.0㎛의 깊이를 가지는 것을특징으로 하는 제조방법.
  17. 베이스영역과 이 베이스영역보다 더 얇으며, 이 베이스영역내에 형성되어 있는 에미터영역으로 구성되는 쌍극트랜지스터 : 및 채널영역과 게이트영역으로 구성되며, 상기 게이트영역이 상기 에미터영역보다 더 얇은 접합형 전계효과 트랜지스터를 동일한 반도체벌크내에 포함하고 있는 반도체장치 제조방법에 있어서, 상기 게이트 영역을 형성하며, 제1확산계수를 가지며, 상기 반도체에 대한 제1도전형을 갖는 제1도우펀트를 상기 게이트영역이 반도체벌크내에서 형성될 영역에 도입하며 ; 상기 제1도전형에 반대되는 제2도전형을 갖는 제2도우펀트를 상기 채널영역이 상기 반도체벌크내에서 확산되는 영역에 도입하며, 상기 게이트영역이 상기 채널영역과 함께 공통으로 확산되며 ; 제2도전형을 갖는 제3도우펀트를 상기 베이스영역이 상기 반도체벌크에 형성될 영역에 도입되며 ; 상기 3개의 도입단계후에 상기 채널영역, 게이트영역 및 베이스영역을 포함하는 상기 반도체 위에 절연막을 형성하고 : 상기 에미터 영역이 형성될 영역상의 절연막내에 창을 형성하고 ; 상기 3도입단계 및 상기 창형성단계후에 상기 제1및 제2 도우펀트의 확산계수보다 더 큰 확산계수를 갖는 제4 도우펀트를 상기 에미터영역이 상기 반도체벌크내에 형성될 영역으로 이식하며 ; 그후에 상기 에미터영역을 상기 게이트영역보다 더 깊은 반도체벌크에 형성하기 위해 상기 제4 도우펀트에 대하여 열처리를 행하며, 이것에 의하여 상기 제1 및 제2 도우펀트를 상기 반도체벌크에 또한 확산하며, 상기 영역들의 최종 깊이가 상기 열처리에 의하여 결정되며 : 그후에 상기 게이트영역, 채널영역 및 베이스영역에 대한 절연막내에 접촉창을 형성하며 : 및 에미터, 베이스, 게이트 및 채널영역용 전극을 절연막의 상기 창내에 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  18. 제17항에 있어서, 상기 반도체벌크가 실리콘으로 구성되는 것을 특징으로 하는 제조방법.
  19. 제18항에 있어서, 상기 제1도우펀트가 비소 또는 안티몬인 것을 특징으로 하는 제조방법.
  20. 제18항에 있어서, 상기 제2도우펀트가 보론인 것을 특징으로 하는 제조방법.
  21. 제18항에 있어서, 상기 제3도우펀트가 인인 것을 특징으로 하는 제조방법.
  22. 제17항에 있어서, 상기 제4도우펀트를 위한 상기 열처리가 800℃이상의 온도로 실시되는 것을 특징으로 하는 제조방법.
  23. 제22항에 있어서, 상기 제4도우펀트를 위한 상기 열처리가 1000℃ 내지 1050℃의 온도로 10분 내지 1시간동안 실시되는 것을 특징으로 하는 제조방법.
  24. 제17항에 있어서, 상기 제1 및 제2도우펀트가 이온주입에 의해 상기 반도체벌크내의 상기 영역으로 도입되고 상기 제4도우펀트에 대한 열처리로 동시에 어닐링되는 것을 특징으로 하는 제조방법.
  25. 제17항에 있어서, 상기 제1도우펀트가 열확산방법에 의해 상기 반도체벌크로 도입되는 것을 특징으로하는 제조방법.
  26. 제17항에 있어서, 상기 제2도우펀트가 열확산방법에 의해 상기 반도체벌크로 도입되는 것을 특징으로하는 제조방법.
  27. 베이스영역과 이 베이스영역보다 더 얇으며, 이 베이스영역내에 형성되어 있는 에미터영역으로 구성되는 쌍극트랜지스터 ; 및 채널영역과 이 채널영역보다 더 얇으며, 이 채널영역내에 형성되는 게이트영역으로 구성되며, 상기 게이트영역이 상기 에미터영역보다 더 얇은 접합형 전계효과 트랜지스터를 동일한 반도체벌크내에 포함하고 있는 반도체장치 제조방법에 있어서, 상기 게이트영역을 형성하며, 제1확산계수를 가지며,상기 반도체에 대한 제1도전형을 갖는 제1도우펀트를 상기 게이트영역이 반도체벌크내에서 형성될 영역에 도입하며 ; 상기 채널영역을 형성하며 상기 제1도전형에 반대되며, 더 큰 제2도전형을 갖는 제2도우펀트를 상기 채널영역이 상기 반도체벌크내에서 형성되는 영역에 도입하며 ; 제2도전형을 갖는 제3도우펀트를 상기 베이스영역이 상기 반도체벌크에 형성될 영역에 도입되며 : 상기 3개의 도입단계후에 상기 채널영역, 게이트영역 및 베이스영역을 포함하는 상기 반도체벌크위에 절연막을 형성하고 : 상기 에미터영역이 형성될 영역상의 절연막내에 창을 형성하고 ; 상기 3도입단계 및 상기 창 형성단계후에 상기 제1및 제2도우펀트의 확산계수보다 더 큰 확산계수를 갖는 제4도우펀트에 대하여 열처리를 하여, 상기 에미터영역을 상기 반도체벌크내에 상기 게이트영역보다 더 깊은 깊이까지 형성하여, 상기 영역들 각각의 최종 깊이가 상기 열처리에 의하여 대부분 결정되며 ; 그후에 상기 게이트영역, 채널영역 및 베이스영역에 대한 절연막내에 접촉창을 형성하며, 및 에미터, 베이스, 게이트 및 채널영역용 전극을 절연막의 상기 창내에 형성하는 것을 특징으로 하는 반도체장치 제조방법.
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