KR900000072B1 - 협채널 폭을 갖는 절연게이트형 fet의 제조방법 - Google Patents

협채널 폭을 갖는 절연게이트형 fet의 제조방법 Download PDF

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Abstract

내용 없음.

Description

협채널 폭을 갖는 절연게이트형 FET의 제조방법
제1a도는 트랜지스터 영역 주위에 형성된 전계 산화층 및 그 게이트 전극을 설명하는 것으로서 트랜지스터 영역에 형성된 IG-FET의 평면도.
제1b, c도는 전계 산화층하에 형성되어 트랜지스터 영역으로 침식해 가는 채널 스토퍼(channel stopper)를 설명한 것으로서 각각 제1a도의 라인 A-A와 B-B에 상응하는 단면도.
제2도는 채널을 포위하도록 형성된 채널 스토퍼로부터 확산된 불순물에 의하여 침식되어지는 좁은 폭의 채널을 갖는 IG-FET의 채널폭 방향의 단면도.
제3a~g도는 본 발명에 따른 실시예를 설명하기 위한 단면도.
제4도는 제3f도의 게이트 전극 14b에 수직한 방향의 단면도이다.
본 발명은 폭이 매우 협소하여서 소위 채널 스토퍼를 형성하도록 도우핑된 전계 불순물의 측면 확산에 의하여 트랜지스터의 드레쉬 홀드전압이 증가하는 채널을 갖는 절연 게이트형 전계효과 트랜지스터(IG-FET)에 관한 것으로서 특히 채널이 측면확산된 전체 불순물로 완전히 채워진 경우에는 원하는 레벨만큼 드레쉬홀드전압을 낮추기 위한 방법에 관한 것이다.
패킹(packing)밀도와 속도가 증가하는 방향, 더 나아가서 반도체 집적회로(IC)의 전력손실이 감소하는 방향을 따라 회로내의 트랜지스터와 같은 장치의 규모를 정하는 것은 반도체 IC제조자에게는 중요한 문제점이다. 속도를 위하여 집적회로내에 집적되는 MIS(금속절연 반도체)FET 또는 IG-FET(절연 게이트형 전계효과 트랜지스터)의 채널 길이는 약 1.5미크론 정도로 감소되어 왔고 더우기 길이에 있어서의 감소가 계속하여 고안되어지고 있다. 동시에 고속 및 대전류 용량을 필요로 하지 않는 IG-FET에서 전력 손실을 줄이기 위하여 채널폭을 좁게하는 노력이 계속되고 있다. IG-FET의 채널폭이 약 2미크론 또는 그 이하로 감소할때, FET의 드레쉬홀드 전압은 폭이 감소한 만큼 증가한다. 협소한 채널폭과 함께 증가하는 드레쉬홀드 전압은 구조상의 이유(W.A. Nobel et al."절연 게이트형 전계효과 트랜지스터의 협채널효과 "proc,of IEEE 1976 International electron devices, P. P. 582-586)때문에 그리고 채널 주위로부터 확산된 불순물, 특히 필요한 전계 반전 드레쉬홀드 전압을 설정하기 위하여 전계내에 도우핑된 불순물때문에 발생하는 것으로 추정된다.
그러한 불순물은 FET가 형성된 활성영역(트랜지스터 영역)주위의 전계내에 선택적으로 도우핑된다. 불순물은 전계산화층을 성장시키기 위한 열처리 과정중에 전계 산화층하에 분포하도록 반도체 기판내에서 하향으로 확산된다. 그러한 불순물로 도우핑된 영역을 채널 스토퍼라 한다. 그러나 하향 확산의 깊이에 따라 활성 영역내로 불순물의 측면 확산이 동시에 발생한다. 측면 확산에 의하여 활성영역이 침식된다. 채널 스토퍼를 형성하는 불순물이 관련되 IG-FET가 형성되는 웰(well' 또는 기판부의 그것과 같은 도전형을 가지므로, 만일 FET의 채널내의 불순물 농도가 측면 확산된 불순물 때문에 증가한다면 FET의 드레쉬홀드 전압이 증가한다.
채널 도핑이라고 알려진 기술이 IG-FET의 드레쉬홀드 전압을 원하는 레벨에서 조정하기 위한 방법으로서 사용되었다. 불순물의 첨가량과 도전형을 선택함으로써 FET는 필요한 도전형과 드레쉬홀드 전압을 갖는 공핍 또는 증가형으로 된다. 채널 도핑은 때때로 웰을 형성하기 위하여 기판내에서 비교적 깊게 이루어진다. 그리하여 웰에서의 불순물 농도가 그 안에 형성된 IG-FET의 원하는 드레쉬홀드 전압을 설정하기 위하여 조정된다. 그러나 채널 도핑에 있어서 비교적 소량의 불순물이 반도체 기판상에 형성되고 같은 도전형을 갖는 IG-FET의 전체에 동시에 공급된다. 반면에 측면 확산에 의하여 제공된 불순물 농도는 채널 도핑으로 처리하는 것 보다 더 높다. 따라서 협채널 폭을 갖는 IG-FET가 반도체 기판상에 비교적 더 넓은 채널 폭을 갖는 IG-FET와 함계 형성된다면 측면확산이 종래의 채널 도핑 기술에 의하여 더 이상 제어될 수 없기 때문에 협채널 폭의 IG-FET내에서 드레쉬홀드 전압이 증가한다. 그리하여 미크론 또는 그 이하의 채널폭을 갖는 협채널 IG-FET는 이제까지 종래의 광 채널 IG-FET를 포함하는 IC칩내에 아주 적게 접적되어서는 실용되지 못하였다.
그러므로 본 발명의 목적은 협채널 폭의 IG-FET내에서 드레쉬홀드 전압이 증가하는 것을 방지하기 위한 방법을 제공하는데 있다.
본 발명의 또 하나의 목적은 협채널 폭의 IG-FET의 제조가 실제 응용될 수 있도록 하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 협채널 폭의 IG-FET가 광 채널폭의 IG-FET를 포함하는 집적회로내에 집적될 수 있도록 하는 방법을 제공하는 것이다.
반도체 기판내의 예정된 트랜지스터영역에 IG-FET를 제조하기 위한 본 발명의 방법과 트랜지스터영역 주위의 반도체 기판내로 첫벗재 도전형을 갖는 첫번째 불순물을 선택적으로 주입하고, IG-FET채널영역 도처에 분포되도록 첫번째 불순물을 확산하기 위하여 기판을 열처리 하며 적어도 채널 영역내의 첫번째 불순물의 두번째 불순물에 의하여 충분히 보충되도록 트랜지스터 영역내로 두번째 도전형을 갖는 두번째 불순물을 선택적으로 주입하는 단계를 포함하는 방법으로써 상기 목적들을 달성할 수 있다. IG-FET의 드레쉬홀드 전압은 채널영역으로 세번째 불순물을 주입함으로써 원하는 레벨에서 조정된다.
본 발명의 다른 목적 및 특징들이 첨부도면에 관하여 취해지는 명세서의 다음 설명 및 청구범위에서 나타낸다.
제1a도는 트랜지스터 영역 20주위에 형성된 전계 산화층 9와 그 게이트 전극14를 설명하는 것으로서 트랜지스터 영역 20에 형성된 IG-FET의 평면도이다. 제1b도와 제1c도는 전계 산화층 9밑에 형성된 채널 스토퍼8과 반도체 기판 1, 그 기판 1에 형성된 소오스 또는 드레인 영역 22a 및 22b, 게이트 절연층 13중간의 채널영역 23상에 형성된 게이트 전극 14를 설명하는 것으로서 각각 제1a도의 라인 A-A와 B-B에 상응하는 단면도들이다.
제1도 b와c에 보인 바와 같이 트랜지스터 영역 20은 채널 스토퍼 8로부터 확산된 불순물에 의하여 부분적으로 침식된다. 즉, 예를 들면 10미크론으로 설계된 채널폭 W₁은 제1도 c에서 보인 바와 같이 더 좁아진 폭 W₂로 감소한다. 채널 길이 방향에 있어서, 제1도 b에서 보인 바와 같이 측면 불순물 확산은 소오스 또는 드레인 영역 22a와 22b로의 침식을 나타내지만 채널영역 23으로는 확산되지 아니한다. 제2도는 그 채널폭 방향으로의 협채널폭의 IG-FET의 단면도로서 여기에서 동일 숫자는 제1도a-c에서와 동일 또는 상응하는 부분을 나타낸다. 채널 스토퍼 불순물에 의한 침식은 채널 스토퍼의 두께에 상응하여 확장하는데 일반적으로 0.8-1미크론 정도이다. 따라서 만일 제2도의 설계된 채널 폭 W₁이 1.5미크론 또는 그 이하라면 채널 스토퍼 8로부터 확산된 불순물은 제2도에서 보인 바와 같이 채널 영역 도처에 분포된다. 그리하여 채널 영역의 불순물 농도는 기판1의 불순물 농도보다 훨씬 높아지고 협채널 폭의 IG-FET의 드레쉬홀드 전압은 예를 들면 제1도a 및 b에서와 같이 채널 영역이 아직 충분히 침식되지 않은 채로 있는 IG-FET의 드레쉬홀드 전압 0.7V와 비교하여 3V이상으로 증가한다.
제3도a-g는 본 발명에 따른 실시예를 설명하는 단면도로서 반도체 기판상에 광 채널 폭의 IG-FET와 함께 협채널 폭의 IG-FET를 제조하는 공정에 있어서의 부분적인 단계를 설명하고 있다. 이 실시예에서 본 발명의 방법은 1.5미크론의 채널 폭을 갖는 n형 MOS(금속 산화 반도체)FET에 적용된다. 협채널 폭의 MOS FET는 10미크론 정도의 종래의 채널폭을 가지는 CMOS(상보형 MOS)를 제공하기 위한 일련의 공정중 p형 웰에 형성된다.
제3도 a를 참조하면 400-1000Å의 두께를 갖는 얇은 이산화 실리콘(SiO₂)층이 예를 들어 91[Ω]의 일정 저항을 갖는 저농도 n형 실리콘 기판1의 전체 표면상에 형성된다. 다음 종래의 CVD(화학증착) 및 사진 석판 기술을 이용하여 질화 실리콘(Si3N4)층 4a, 4b와 4c의 패턴을 기판1의 표면상의 가각 예정된 영역, 즉 종래의 채널폭을 갖는 n형 및 p형 MOS FET와 협 채널폭을 갖는 n형 MOS FET를 각각 형성하도록 배정된 영역 3a, 3b와 3c를 피복하기 위하여 SiO2층 2상에 형성된다.
제3도 a의 점선으로 나타낸 바와 같이 저항층이 기판 1의 표면상에 부착되어 영역 3b와 그 주의를 차폐하도록 패턴화 된다. 다음 예를 들면 160KeV의 에너지를 갖는 붕소 이온(B+)이 1×1013이온/㎝2정도로 주입되어 저항층에 의하여 노출된 기판부분에 p형 웰 5를 만든다. 에너지를 가진 붕소이온(B+)은 Si3N4층 4a와 4c를 침투할 수 있지만 저항층에 의해서는 거의가 흡수된다. 저항층이 제거되고 기판1에 어닐링 처리를 하여 약 3미크론의 깊이를 갖는 p형 웰 5가 기판 부분에 형성된다. 첨가량은 웰 5내에 제조된 n형 MOS FET에 대하여 0.6-1.0V의 드레쉬홀드 전압이 설정하도록 선택된다.
이어서 첫번째 저항층 6a가 기판 1의 표면에 부착되어 제3도 b에서 보인 바와같이 웰 5상의 영역을 노출하도록 패턴화 한다. 다음에 예를 들면 25KeV의 에너지를 갖는 붕소이온(B+)이 5×1013이온/㎝2의 농도로 노출된 영역에 주입된다. 이 이온주입공정중에 저항층상에 떨어진 붕소이온(B+)은 저항층에 거의 흡수된다. 붕소이온(B+)이 Si3N4층의 패턴4a와 4c를 침투하기에는 에너지가 너무 부족하지만 SiO2층 2를 통과하기에는 충분하다. 따라서 붕소 원자의 선택적인 주입이 Si3N4층의 패턴 4a와 4c주위의 기판 부분 107에서 발생한다.
다음에 첫번째 저항층 6a가 제거되고 두번째 저항층 6b가 기판 1의 표면에 부착되어 제3도 c에서 보인 바와 같이 웰영역을 선택적으로 차폐하도록 패턴화 된다. 이제 예를 들면 60KeV의 에너지를 갖는 인 이온(p+)이 3×1012이온/cm2의 농도로 노출된 영역에 주입된다. 이 이온 주입 공정중에 저항층 6b에 떨어진 인 이온(P+)은 저항층에서 거의 흡수된다. 인 이온(P+)이 Si3N4층의 패턴 4b를 침투하기에는 에너지가 너무 부족하지만 SiO2층 2를 통과하기에는 충분하다. 그러므로 패턴 4b주위의 기판 부분 108에서 인이온 (p+)의 선택적인 주입이 발생한다.
저항층 6b가 제거된후, 기판 1을 종래의 LOCOS(local oxidation of silicon)기술에 따라 전계산화층을 형성하기 위하여 처리한다. 즉 예를 들면 기판1을 Si3N4층 4a, 4b와 4c로 마스크를 하여 습한 산소 대기내에서 약 10시간 동안 약 900℃에서 가열한다. 그리하여 Si3N4층 4a, 4b와 4c주위의 기판 부분의 표면이 제3도 d에서 보인 바와 같이 두꺼운 SiO2층 9가 형성되도록 선택적으로 산화된다. 이것을 종래에는 전계산화라 하였다.
열처리를 하는 동안 영역 107과 108(제3도 b와 c)에 각각 주입된 붕소 및 인 원자는 전계산화층 9밑에 약 0.8미크론의 두께로 분포되도록 활성화되어 각각의 확산층 7과 8을 형성된다. 종래에는 각각 채널 스토퍼라 하였던 확산층 7과 8이 IG-FET를 포함하는 IC의 전계 드레쉬홀드 전압 특성을 개선할 수 있다. 각각의 영역 3a, 3b와 3c가 확산층 7 또는 8, 즉 제1도 a-c를 따라 앞에서 설명한 바와 같이 채널 스토퍼로부터 측면으로 확산된 불순물에 의하여 침식된다. 특히 1.5미크론의 협채널 폭을 갖는 n형 MOS FET에 대한 영역 3c는 0.8미크론의 두께를 갖는 p형 확산층 7에 의하여 완전히 침식된다. 그리하여 영역 3c의 불순물 농도는 확산층(채널 스토퍼)7의 불순물 농도와 거의 같다.
결과적으로 영역 3c에 형성될 협 채널폭의 MOS FET의 드레쉬홀드 전압은 상기 언급한 바와 같이 영역 3a에 형성될 종래의 채널폭의 MOS FET의 드레쉬홀드 전압보다 훨씬 더 높아진다.
따라서, 본 발명에서 반대의 도전형 불순물의 다른 하나의 선택적 도핑이 채널 스토퍼 7로부터 영역 3c로 확산되는 불순물을 보상하기 위하여 사용된다. 즉, 이 실시예에서 n형 불순물이 협 채널 폭의 MOS FET가 형성되는 영역 3c로 선택적으로 주입되어 영역내의 p형 불순물 농도의 증가를 보상한다.
제3도e와 같이 영역 3c를 노출시키기 위한 제공 10를 갖는 저항층 11이 기판 1의 표면에 부착되고 180KeV의 에너지를 갖는 인 이온(p+)가 1×1011-1×1012이온/㎝2의 농도로 개공 10을 통하여 영역 3c로 선택적으로 주입된다. 주입된 n형인 불순물은 기판 1의 표면에 인접한 영역 12에 집중된다. 상기 보상주입에 있어서 영역 3c주위의 전계 산화는 저항층 11과 마찬가지로 마스크로서 사용할 수 있다. 그러므로 개공 10은 영역 3c의 크기보다 더 크게 설계 될 수 있고 그리하여 영역 3c에 대한 개공 10의 배열은 쉽게 된다.
상기의 단계가 끝난 다음, 좁은 또는 넓은 채널을 각각 갖는 MOS FET들이 종래의 공정단계에 따라 각각의 영역 3a, 3b와 3c에 제조된다. 즉 Si3N4층의 패턴 4a, 4b및 4c와 얇은 SiO2층 2가 제거된뒤, 게이트 산화층이 Si3N4층의 패턴 4a, 4b 및 4c에 의하여 한정되고 전계 산화층 9의 개공을 통하여 노출된 영역의 표면상에 형성된다. 게이트 산화층은 종래의 열 산화법을 사용함으로써 생성될 수 있다. 계속하여 예를 들면 폴리실리콘층의 게이트 전극 14a, 14b와 14c가 제3도f에 보인 바와 같이 종래의 CVD 및 사진 석판술을 사용함으로써 각각의 게이트 산화층 13의 중간 영역상에 각각 형성된다.
상기 과정이 끝난 다음 n형과 p형 각각의 고농도 불순물이 협채널 폭과 광채널폭 MOS FET의 소오스와 드레인을 제공하기 위하여 기판 1과 웰5에 주입된다. 먼저 광 저항층이 기판의 표면에 부착되어 영역 3b(제3도a)와 그 주위를 차폐하기 위하여 패턴화 된다. 이제 고 농도의 n형 불순물, 예를 들면 비소 이온(AS+)이 영역 3a와 3c(각각 제3도a 및 3도e에 나타나 있음)의 양쪽으로 주입된다. 여기에서 각각의 게이트 전극 14a와 14c는 영역 3a와 3c로 n형 불순물이 선택적으로 주입되는 동안에 광저항층과 마찬가지로 마스크로서 사용한다. 그리하여 협 채널 폭 및 광 채널폭 n형 MOS FET에 대한 각각의 소오스와 드레인 영역이 고농도의 n형 불순물로 제공된다. 비소 이온(AS+)주입에 있어서 70KeV의 이온 에너지와 4×1015이온/㎝2의 농도가 사용된다.
광 저항 마스크가 제거되고 또 하나의 새로운 광저항층이 기판 1의 표면에 부착되어 그대신 영역 3b를 노출하도록 패턴화 된다. 이 새로운 광저항 마스크를 이용하여 25KeV의 에너지를 갖는 붕소 이온(B+)이 광채널 폭 P형 MOS FET의 소오스와 드레인을 형성하기 위하여 1×1015이온/㎝2의 농도로 영역 3b에 주입된다.
이제 게이트 전극 14b를 통하여 기판 1에 상기 언급한 채널 도핑을 실행하도록 이온 에너지가 180KeV로 증가한다.
채널 도핑에 사용된 농도는 1×1011-1×1012이온/㎝2이다.
제4도는 제3도 f의 게이트 전극 14b에 수직하는 방향으로의 단면도이다. 그리하여 제4도에 보인 바와 같이 영역 3b에 제조된 P형 MOS FET에 대한 각각의 소오스 및 드레인 영역 122a와 122b에 고농도의 붕소 원자를 그리고 채널영역 123에 비교적 저농도의 붕소원자를 주입할 수 있게 된다. 다음에 기판1을 영역 3a, 3b와 3c에 주입된 불순물을 활성화 하기 위하여 어닐링한다. 즉, n형 불순물로서 영역 3a와 3c에 주입된 비소 원자와 P형 불순물로서 영역 3b에 주입된 붕소 원자는 드레인과 소오스로서 그 특수 기능을 나타내도록 활성화 된다. 동시에 제3e도에서 지적한 바와 같이 영역 3c의 기판 1의 표면에 인접한 영역 12에 농축된 보상용인 원자가 활성화 되어 제3g도와 같은 채널 영역 15를 제공하도록 분포된다. 채널영역 15에 있어서 P형 채널 스토퍼 7로부터 확산된 불순물은 보상되고 웰 5의 불순물 농도에 상응하여 영역 3c에 형성되는 협채널 폭 MOS FET에 대해서 0.6-1V의 드레쉬홀드 전압이 설정된다.
제4도를 다시 참조하면 영역 122a, 122b와 123에 주입된 붕소 원자가 상기 어닐링 공정중에 역시 활성화되어 영역 3b에 형성된 P형 광 채널 MOS FET에 대한 채널과 소오스 및 드레인을 제공하도록 분포된다. 영역의 배열은 제1b도의 소오스 및 드레인 영역 22a와 22b 그리고 채널영역 23으로서 예시되어 있다. 그리하여 본 발명에 따라 협채널 폭 MOS FET는 반도체 기판에 협채널폭 MOS FET와 함께 형성된 광 채널폭 n형 및 p형 MOS FET의 드레쉬홀드 전압과 같은, 예를 들면 0.7V의 드레쉬홀드 전압을 갖는 한편, 전계 반전 드레쉬홀드 전압은 25V 또는 그 이상의 레벨을 유지한다.
상기 실시예에 관하여 설명한 바와 같이 채널 스토퍼로부터 확산되고 1.5미크론의 좁은 채널 폭을 갖는 IG-FET의 채널 영역 도처에 분포되는 불순물은 채널영역에 주입된 반대 도전형의 도핑물질에 의하여 보상되고 IG-FET의 드레쉬홀드 전압은 10미크론 정도의 비교적 넓은 채널 폭을 갖는 종래의 IG-FET의 드레쉬홀드 전압과 실질적으로 같은 레벨로 설정될 수 있다. 다시 말하면 본 발명은 채널 스토퍼로부터 측면으로 불순물이 확산되는 것에 상관없이 1.5미크론 또는 그 이하의 좁은 채널폭을 갖는 IG-FET를 포함하는 반도체 집적회로를 설계할 수 있도록 한다.
본 발명은 상기 실시예에서와 같이 웰 대신 기판에 협채널폭 IG-FET를 제조하는데 적용될 수 있다. 이 경우에 협 채널폭 FET의 드레쉬홀드 전압을 조정하기 위한 채널 도핑은 채널 도핑을 위한 불순물이 게이트 전극 14b를 통하여 채널영역 123으로 주입되는 것을 나타내는 제4도에서 설명된 것처럼 후에 채널 영역에 형성된 그 게이트 전극을 도전시킨다. 더우기 붕소 이온과 같은 보상 불순물은 협채널폭 IG-FET가 기판에 형성되는 웰에 형성되든지 간에 게이트 전극을 통하여 주입될 수 있다.
또한 본 발명은 기판, 웰, 보상용 불순물의 각 도전형과 채널 도핑이 실시예에서 언급한 것들과 반대되는 IG-FET의 제조에 적용될 수 있다. 보상은 일반적으로는 협 채널폭 IG-FET가 아닌 다른 IG-FET에도 적용될수 있다. 더우기 본 발명은 짧은 채널길이의 IG-FET에서 펀치 드로우(punch-through)효과를 제거하는데 효과적으로 적용된다. 즉 짧은 채널 길이의 IG-FET의 채널폭은 2미크론 또는 그 이하로 감소하고 보상 불순물 주입이 보상된 영역 밑에 측면으로 확산된 불순물을 포함하는 고 농도 영역을 남기기 위하여 채널영역에서 얕게 시행된다. 좁은 폭과 짧은 채널 IG-FET에 있어서 채널 도전이 얇게 보상된 영역에서 유지되고 깊은 영역에서의 펀치드로우는 고 농도 불순물 때문에 방지된다.
상기 실시예에 있어서, 본 발명은 협채널폭 IG-FET에 대해서도 또한 효과적이지만, 채널 영역이 이렇게 측면으로 확산된 고농도 불순물로 완전히 채워지진 않았지만 침식하는 채널 스토퍼 사이에 잔류하는 낮은 불순물 농도의 좁은 공간을 포함하는 협 채널폭 IG-FET의 채널 영역은 FET주위에 형성된 채널 스토퍼로부터 확산된 불순물로 완전히 채워지게 된다.

Claims (10)

  1. 반도체 기판1내의 예정된 트랜지스터 영역에 절연게이트형 전계효과트랜지스터(IG-FET)를 제조하는데, 여기에서 트랜지스터 영역에 채널영역이 있고 채널 영역은 그안에 IG-FET의 채널을 형성하기 위하여 할당된 제조방법에 있어서, 트랜지스터 영역 주위의 반도체 기판내로 첫번째 도전형을 갖는 첫번째 불순물(B+)을 선택적으로 주입하고, 채널 영역 도처에 분포되도록 첫번째 불순물(B+)을 확산시키기 위하여 반도체 기판에 열처리를 가하고, 적어도 채널 영역내에 있는 첫번째 불순물(B+)이 두번째 불순물(P+)에 의하여 충분히 보상되도록 하기 위하여 트랜지스터 영역내로 두번째 도전형을 갖는 두번째 불순물(P+)을 선택적으로 주입하는 단계를 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터(IG-FET)의 제조방법.
  2. 청구범위 제1항에 있어서, 더우기 원하는 레벨에서 IG-FET의 드레쉬홀드 전압을 조정하기 위하여 적어도 채널 영역내로 세번째 불순물(As+)을 주입하는 단계를 포함하는 제조방법.
  3. 청구범위 제2항에 있어서, 채널 영역내로 주입되는 두번째 불순물(P+)의 농도가 채널 영역내의 첫번째 불순물(B+)의 농도와 같고 세번째 불순물(As+)이 두번째 도전형을 가져서, 두번째 도전성 공핍형의 IG-FET가 제공될 수 있도록 하는 제조방법.
  4. 청구범위 제2항에 있어서, 세번째 불순물(As+)이 첫번째 도전형을 갖고, 채널 영역내로 주입된 두번째 불순물(P+)의 농도가 채널 영역내의 첫번째 불순물(B+)의 농도와 같거나 더 높고 채널 영역내의 첫번째 및 세번째 불순물(B+, As+)각각의 농도의 합보다 더 낮아서 두번째 도전성 증가형 IG-FET가 제공될 수 있도록 하는 제조방법.
  5. 청구범위 제4항에 있어서, 세번째 불순물(As+)이 첫번째 불순물(B+)보다 더 깊이 분포되도록 주입되고 그것에 의하여 그 안에 IG-FET를 형성하기 위하여 반도체 기판내에 첫번째 도전형의 웰 5을 제공하는 제조방법.
  6. 청구범위 제1항에 있어서, 첫번째 및 두번째 불순물(B+, As+)중, 어느 하나가 이온 주입되는 제조방법.
  7. 청구범위 제2항에 있어서, 세번째 불순물(As+)이 이온주입되는 제조방법.
  8. 청구범위 제7항에 있어서, 트랜지스터 영역에 절연층을 형성하고, 다음에 절연층의 중간에 있는 채널 영역상에 게이트 전극을 형성하고 세번째 불순물이 게이트 전극과 절연층을 통하여 채널영역으로 이온주입되는 단계들을 더 포함하는 제조방법.
  9. 청구범위 제1항에 있어서, 채널영역의 폭이 2미크론이하인 제조방법.
  10. 청구범위 제9항에 있어서, IG-FET가 2미크론 이상 넓은 채널 영역을 갖는 다른 IG-FET와 함께 기판상에 형성되는 제조방법.
KR1019860004250A 1985-06-19 1986-05-29 협채널 폭을 갖는 절연게이트형 fet의 제조방법 KR900000072B1 (ko)

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