JPH07335883A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07335883A JPH07335883A JP6156586A JP15658694A JPH07335883A JP H07335883 A JPH07335883 A JP H07335883A JP 6156586 A JP6156586 A JP 6156586A JP 15658694 A JP15658694 A JP 15658694A JP H07335883 A JPH07335883 A JP H07335883A
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- film
- gate oxide
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 158
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 82
- 229920005591 polysilicon Polymers 0.000 claims abstract description 82
- 238000005468 ion implantation Methods 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 claims description 78
- 238000000034 method Methods 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 2
- 238000011282 treatment Methods 0.000 abstract description 33
- 238000010306 acid treatment Methods 0.000 abstract description 20
- 230000003139 buffering effect Effects 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 60
- 229910052796 boron Inorganic materials 0.000 description 20
- 238000005530 etching Methods 0.000 description 19
- -1 boron ions Chemical class 0.000 description 17
- 230000003647 oxidation Effects 0.000 description 17
- 238000007254 oxidation reaction Methods 0.000 description 17
- 238000002513 implantation Methods 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910017855 NH 4 F Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 241000894007 species Species 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 244000228957 Ferula foetida Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 希ＨＦ処理などの酸処理が行われてもフィー
ルド酸化膜の膜減りを防ぐことでフィールドの反転電圧
の低下やバラツキを防ぎ、高信頼性のもとで歩留まり低
下を防ぐことができる半導体装置及びその製造方法を提
供する。 【構成】 半導体基板２に形成するＭＯＳトランジスタ
のゲート電極に半導体基板２上の第１層目の導電層８
（ポリシリコン膜）及び第２層目の導電層（ポリシリコ
ン膜）のいずれか一方もしくは双方を用いる半導体装置
の製造方法において、ＭＯＳトランジスタのしきい値制
御を行うためのチャネルイオン注入１５をこの第１層目
の導電層（ポリシリコン膜）を緩衝膜として行う。ゲー
ト電極に用いる第１層目の導電層を緩衝膜と用いるので
ダミーゲート酸化膜の剥離に伴って行う希ＨＦ処理の回
数を減らすことができその結果フィールド酸化膜の膜減
りが減少する。
ルド酸化膜の膜減りを防ぐことでフィールドの反転電圧
の低下やバラツキを防ぎ、高信頼性のもとで歩留まり低
下を防ぐことができる半導体装置及びその製造方法を提
供する。 【構成】 半導体基板２に形成するＭＯＳトランジスタ
のゲート電極に半導体基板２上の第１層目の導電層８
（ポリシリコン膜）及び第２層目の導電層（ポリシリコ
ン膜）のいずれか一方もしくは双方を用いる半導体装置
の製造方法において、ＭＯＳトランジスタのしきい値制
御を行うためのチャネルイオン注入１５をこの第１層目
の導電層（ポリシリコン膜）を緩衝膜として行う。ゲー
ト電極に用いる第１層目の導電層を緩衝膜と用いるので
ダミーゲート酸化膜の剥離に伴って行う希ＨＦ処理の回
数を減らすことができその結果フィールド酸化膜の膜減
りが減少する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリや多電
源を有する半導体装置に係り、特に複数の領域に形成さ
れるゲート電極下のゲート酸化膜の膜厚が異なる半導体
装置の製造方法に関するものである。
源を有する半導体装置に係り、特に複数の領域に形成さ
れるゲート電極下のゲート酸化膜の膜厚が異なる半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】従来のＥＰＲＯＭを混載したロジックを
備えた半導体装置の平面図を図６に示す。図に示すよう
にこの半導体装置１の半導体基板は、セル領域１０を構
成する第１領域と、例えば、１２．５Ｖなどの高電圧電
源（ＨＶ）領域２０を構成する第２領域と、例えば、５
Ｖの電源電圧で動作するロジック領域３０を構成する第
３領域を備えている。図１７乃至図２２に示す製造工程
断面図を参照してこの半導体装置の製造工程を説明す
る。まず、シリコン半導体などの半導体基板２表面にＬ
ＯＣＯＳ法により各領域を分離する厚さ５５０ｎｍのフ
ィールド酸化膜３を形成する。これを形成するには半導
体基板２表面の素子形成領域にマスクを施し、加熱処理
を行って素子分離領域を形成する。フィールド酸化膜３
を形成する事によって半導体基板２はセル領域１０、Ｈ
Ｖ領域２０及びロジック領域３０にそれぞれ素子分離さ
れる（図１７（ａ））。次に、半導体基板２表面上の素
子領域に厚さ１５ｎｍ程度のダミー酸化膜４を形成す
る。そして、その上にセル領域１０を開口し、ＨＶ領域
２０及びロジック領域３０を被覆するフォトレジスト５
を形成する。
備えた半導体装置の平面図を図６に示す。図に示すよう
にこの半導体装置１の半導体基板は、セル領域１０を構
成する第１領域と、例えば、１２．５Ｖなどの高電圧電
源（ＨＶ）領域２０を構成する第２領域と、例えば、５
Ｖの電源電圧で動作するロジック領域３０を構成する第
３領域を備えている。図１７乃至図２２に示す製造工程
断面図を参照してこの半導体装置の製造工程を説明す
る。まず、シリコン半導体などの半導体基板２表面にＬ
ＯＣＯＳ法により各領域を分離する厚さ５５０ｎｍのフ
ィールド酸化膜３を形成する。これを形成するには半導
体基板２表面の素子形成領域にマスクを施し、加熱処理
を行って素子分離領域を形成する。フィールド酸化膜３
を形成する事によって半導体基板２はセル領域１０、Ｈ
Ｖ領域２０及びロジック領域３０にそれぞれ素子分離さ
れる（図１７（ａ））。次に、半導体基板２表面上の素
子領域に厚さ１５ｎｍ程度のダミー酸化膜４を形成す
る。そして、その上にセル領域１０を開口し、ＨＶ領域
２０及びロジック領域３０を被覆するフォトレジスト５
を形成する。
【０００３】このフォトレジスト５をマスクとしてセル
領域１０にボロンイオン（11Ｂ＋）を６０ＫｅＶ、３×
１０12ａｔｏｍｓ／ｃｍ2 の条件で注入するチャネルイ
オン注入６を行う（図１７（ｂ））。次に、セル領域１
０にゲート酸化膜を形成するためにフォトレジスト５を
酸処理して剥離する。その後、セルのダミー酸化膜４を
希ＨＦ処理によりエッチング除去する。この希ＨＦ処理
は、ＮＨ4 ＦとＨＦとＨ2 Ｏとを含む希ＨＦ溶液を用い
て行われる。この処理によってフィールド酸化膜３は、
厚みを減ずる（図１８）。その後、厚さ２５ｎｍ程度の
ゲート酸化膜７を熱酸化処理によって半導体基板２上の
素子領域に形成する（図１９（ａ））。ゲート酸化膜７
を形成してから第１層目のポリシリコン膜８（以下、第
１ポリシリコン膜という）を素子領域及びフィールド酸
化膜上にＣＶＤ(Chemical VapourDeposition)により堆
積させる。この第１ポリシリコン膜８にはリンなどの不
純物を熱拡散させる。この第１ポリシリコン膜８の上に
絶縁膜９を形成する。絶縁膜９はＳｉＯ2 ／Ｓｉ3 Ｎ4
／ＳｉＯ2 膜（ＯＮＯ膜）の３層膜から構成されている
（図１９（ｂ））。
領域１０にボロンイオン（11Ｂ＋）を６０ＫｅＶ、３×
１０12ａｔｏｍｓ／ｃｍ2 の条件で注入するチャネルイ
オン注入６を行う（図１７（ｂ））。次に、セル領域１
０にゲート酸化膜を形成するためにフォトレジスト５を
酸処理して剥離する。その後、セルのダミー酸化膜４を
希ＨＦ処理によりエッチング除去する。この希ＨＦ処理
は、ＮＨ4 ＦとＨＦとＨ2 Ｏとを含む希ＨＦ溶液を用い
て行われる。この処理によってフィールド酸化膜３は、
厚みを減ずる（図１８）。その後、厚さ２５ｎｍ程度の
ゲート酸化膜７を熱酸化処理によって半導体基板２上の
素子領域に形成する（図１９（ａ））。ゲート酸化膜７
を形成してから第１層目のポリシリコン膜８（以下、第
１ポリシリコン膜という）を素子領域及びフィールド酸
化膜上にＣＶＤ(Chemical VapourDeposition)により堆
積させる。この第１ポリシリコン膜８にはリンなどの不
純物を熱拡散させる。この第１ポリシリコン膜８の上に
絶縁膜９を形成する。絶縁膜９はＳｉＯ2 ／Ｓｉ3 Ｎ4
／ＳｉＯ2 膜（ＯＮＯ膜）の３層膜から構成されている
（図１９（ｂ））。
【０００４】次に、この絶縁膜９の上にフォトレジスト
５１を形成しこれをパターニングして、セル領域１０の
み被覆するようにし、ＨＶ領域２０及びロジック領域３
０上のフォトレジストは除去する。このパターニングさ
れたフォトレジスト５１をマスクとして絶縁膜９を選択
的にエッチング除去し、さらにＲＩＥ(Reactive IonEtc
hing)法などの異方性エッチングなどを用いて第１ポリ
シリコン膜８のＨＶ領域２０及びロジック領域３０を削
りとる。その後さらに露出したゲート酸化膜７を希ＨＦ
処理によりエッチング除去する（図２０（ａ））。つづ
いてセル領域上のフォトレジスト５１を酸処理などで取
り除いてからＨＶ領域２０及びロジック領域３０に熱酸
化などにより厚さ約１５ｎｍのダミーゲート酸化膜１１
を形成する。この時、セル領域１０上の第１ポリシリコ
ン膜８の側壁にも熱酸化による酸化膜１３が形成され
る。その後、ＨＶ領域２０を露出させたパターンを有す
るフォトレジスト５２を半導体基板２に形成する。そし
て、このフォトレジスト５２をマスクにしてＨＶ領域２
０のダミーゲート酸化膜１１下に（ＨＶのＮチャネル
に）ボロンイオン（11Ｂ＋）を６０ＫｅＶ、６×１０12
ａｔｏｍｓ／ｃｍ2 の条件で注入するチャネルイオン注
入１２を行う（図２０（ｂ））。
５１を形成しこれをパターニングして、セル領域１０の
み被覆するようにし、ＨＶ領域２０及びロジック領域３
０上のフォトレジストは除去する。このパターニングさ
れたフォトレジスト５１をマスクとして絶縁膜９を選択
的にエッチング除去し、さらにＲＩＥ(Reactive IonEtc
hing)法などの異方性エッチングなどを用いて第１ポリ
シリコン膜８のＨＶ領域２０及びロジック領域３０を削
りとる。その後さらに露出したゲート酸化膜７を希ＨＦ
処理によりエッチング除去する（図２０（ａ））。つづ
いてセル領域上のフォトレジスト５１を酸処理などで取
り除いてからＨＶ領域２０及びロジック領域３０に熱酸
化などにより厚さ約１５ｎｍのダミーゲート酸化膜１１
を形成する。この時、セル領域１０上の第１ポリシリコ
ン膜８の側壁にも熱酸化による酸化膜１３が形成され
る。その後、ＨＶ領域２０を露出させたパターンを有す
るフォトレジスト５２を半導体基板２に形成する。そし
て、このフォトレジスト５２をマスクにしてＨＶ領域２
０のダミーゲート酸化膜１１下に（ＨＶのＮチャネル
に）ボロンイオン（11Ｂ＋）を６０ＫｅＶ、６×１０12
ａｔｏｍｓ／ｃｍ2 の条件で注入するチャネルイオン注
入１２を行う（図２０（ｂ））。
【０００５】同様に半導体基板２上のフォトレジスト５
２を酸処理などで取り除いてからロジック領域３０を露
出させたパターンを有するフォトレジスト５３を半導体
基板２に形成する。そして、このフォトレジスト５３を
マスクにしてロジック領域３０のダミーゲート酸化膜１
１下に（５ＶのＮチャネルに）、まず、ボロンイオン
（11Ｂ＋）を８０ＫｅＶ、１．５×１０12ａｔｏｍｓ／
ｃｍ2 の条件で深く注入し、ついでボロンイオン（11Ｂ
＋）を４０ＫｅＶ、２．５×１０12ａｔｏｍｓ／ｃｍ2
の条件で浅く注入してチャネルイオン注入１５を行う
（図２１（ａ））。次に、酸処理によりフォトレジスト
５３を除去してからセル領域１０のみ被覆するようにし
てフォトレジストを形成し、このフォトレジストをマス
クとしてダミーゲート酸化膜１１を希ＨＦ処理により取
り去る。酸処理によりフォトレジストを除去してから厚
さ１８ｎｍ程度のゲート酸化膜１４をＨＶ領域２０及び
ロジック領域３０に形成する。次に、セル領域１０とＨ
Ｖ領域２０とを被覆するフォトレジスト５４を半導体基
板２に形成し、これをマスクとしてロジック領域３０の
ゲート酸化膜１４を希ＨＦ処理により取り除く（図２１
（ｂ））。
２を酸処理などで取り除いてからロジック領域３０を露
出させたパターンを有するフォトレジスト５３を半導体
基板２に形成する。そして、このフォトレジスト５３を
マスクにしてロジック領域３０のダミーゲート酸化膜１
１下に（５ＶのＮチャネルに）、まず、ボロンイオン
（11Ｂ＋）を８０ＫｅＶ、１．５×１０12ａｔｏｍｓ／
ｃｍ2 の条件で深く注入し、ついでボロンイオン（11Ｂ
＋）を４０ＫｅＶ、２．５×１０12ａｔｏｍｓ／ｃｍ2
の条件で浅く注入してチャネルイオン注入１５を行う
（図２１（ａ））。次に、酸処理によりフォトレジスト
５３を除去してからセル領域１０のみ被覆するようにし
てフォトレジストを形成し、このフォトレジストをマス
クとしてダミーゲート酸化膜１１を希ＨＦ処理により取
り去る。酸処理によりフォトレジストを除去してから厚
さ１８ｎｍ程度のゲート酸化膜１４をＨＶ領域２０及び
ロジック領域３０に形成する。次に、セル領域１０とＨ
Ｖ領域２０とを被覆するフォトレジスト５４を半導体基
板２に形成し、これをマスクとしてロジック領域３０の
ゲート酸化膜１４を希ＨＦ処理により取り除く（図２１
（ｂ））。
【０００６】最後にこのフォトレジスト５４を酸処理に
より除去してから半導体基板２を熱処理して、ＨＶ領域
２０及びロジック領域３０の表面に厚さ１５ｎｍ程度の
ゲート酸化膜を形成する。即ち、ＨＶ領域２０には、ゲ
ート酸化膜１４の上にさらに酸化膜を重ねて膜厚２５ｎ
ｍ程度のゲート酸化膜１６を形成し、ロジック領域３０
には、半導体基板表面に熱酸化を行って薄い厚さ１５ｎ
ｍ程度のゲート酸化膜１７を形成する。この方法により
膜厚の異なるゲート酸化膜が形成される。その後で、ゲ
ート電極材料となる第２層目のポリシリコン膜（第２ポ
リシリコン膜）をＣＶＤ法により半導体基板２の全面に
堆積させてから、このポリシリコン膜に第１ポリシリコ
ン膜と同様にリンなどの不純物を拡散する（図２２）。
より除去してから半導体基板２を熱処理して、ＨＶ領域
２０及びロジック領域３０の表面に厚さ１５ｎｍ程度の
ゲート酸化膜を形成する。即ち、ＨＶ領域２０には、ゲ
ート酸化膜１４の上にさらに酸化膜を重ねて膜厚２５ｎ
ｍ程度のゲート酸化膜１６を形成し、ロジック領域３０
には、半導体基板表面に熱酸化を行って薄い厚さ１５ｎ
ｍ程度のゲート酸化膜１７を形成する。この方法により
膜厚の異なるゲート酸化膜が形成される。その後で、ゲ
ート電極材料となる第２層目のポリシリコン膜（第２ポ
リシリコン膜）をＣＶＤ法により半導体基板２の全面に
堆積させてから、このポリシリコン膜に第１ポリシリコ
ン膜と同様にリンなどの不純物を拡散する（図２２）。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置、例えば、ＥＰＲＯＭを混載したものに
おいて、ＨＶ領域とロジック領域のゲート電極はいづれ
も第２ポリシリコン膜から形成されている。しかもゲー
ト酸化膜厚はＨＶ領域とロジック領域とでは異なるため
従来の製造方法では、ＨＶ領域のゲート酸化膜が形成さ
れるまでに、セルのダミーゲート酸化膜、セルのゲート
酸化膜、ＨＶ領域のダミー酸化膜の合計３回の希ＨＦ処
理による酸化膜剥離工程が入る。また、ロジック領域の
ゲート酸化膜が形成されるまでに、前述の３回の希ＨＦ
処理の他にＨＶ領域のゲート酸化膜の剥離を加えた計４
回の希ＨＦ処理が行われる。
来の半導体装置、例えば、ＥＰＲＯＭを混載したものに
おいて、ＨＶ領域とロジック領域のゲート電極はいづれ
も第２ポリシリコン膜から形成されている。しかもゲー
ト酸化膜厚はＨＶ領域とロジック領域とでは異なるため
従来の製造方法では、ＨＶ領域のゲート酸化膜が形成さ
れるまでに、セルのダミーゲート酸化膜、セルのゲート
酸化膜、ＨＶ領域のダミー酸化膜の合計３回の希ＨＦ処
理による酸化膜剥離工程が入る。また、ロジック領域の
ゲート酸化膜が形成されるまでに、前述の３回の希ＨＦ
処理の他にＨＶ領域のゲート酸化膜の剥離を加えた計４
回の希ＨＦ処理が行われる。
【０００８】この様に、従来のメモリとロジックを混載
した半導体装置の製造方法では、酸化膜剥離工程で行わ
れる度重なる希ＨＦ処理により、素子分離領域に形成さ
れたフィールド酸化膜の膜減りが免れない。また、この
膜減りは、フィールドの反転電圧の低下やバラツキをも
たらし、フィールド間のリークの原因になっている。さ
らに、フィールド酸化膜の後退によりトランジスタの駆
動力の変動やトランジスタのリーク原因を引起こし製品
の歩留まり低下の原因となる。前述の従来例では、フィ
ールド酸化膜は、膜厚が５５０ｎｍになるように形成さ
れるが、この様な希ＨＦ処理を重ねることにより３００
ｎｍ〜４００ｎｍ程度に膜減りする。本発明は、この様
な事情によりなされたものであり、希ＨＦ処理などの酸
処理が行われてもフィールド酸化膜の膜減りを防ぐこと
でフィールドの反転電圧の低下やバラツキを防ぎ、高信
頼性のもとで歩留まり低下を防ぐことができる半導体装
置の製造方法を提供する。
した半導体装置の製造方法では、酸化膜剥離工程で行わ
れる度重なる希ＨＦ処理により、素子分離領域に形成さ
れたフィールド酸化膜の膜減りが免れない。また、この
膜減りは、フィールドの反転電圧の低下やバラツキをも
たらし、フィールド間のリークの原因になっている。さ
らに、フィールド酸化膜の後退によりトランジスタの駆
動力の変動やトランジスタのリーク原因を引起こし製品
の歩留まり低下の原因となる。前述の従来例では、フィ
ールド酸化膜は、膜厚が５５０ｎｍになるように形成さ
れるが、この様な希ＨＦ処理を重ねることにより３００
ｎｍ〜４００ｎｍ程度に膜減りする。本発明は、この様
な事情によりなされたものであり、希ＨＦ処理などの酸
処理が行われてもフィールド酸化膜の膜減りを防ぐこと
でフィールドの反転電圧の低下やバラツキを防ぎ、高信
頼性のもとで歩留まり低下を防ぐことができる半導体装
置の製造方法を提供する。
【０００９】
【課題を解決するための手段】本発明は、半導体基板に
形成するＭＯＳトランジスタのゲート電極に半導体基板
上の第１層目の導電層及び第２層目の導電層のいずれか
一方もしくは双方を用いる半導体装置の製造方法におい
て、ＭＯＳトランジスタのしきい値制御を行うためのチ
ャネルイオン注入をこの第１層目の導電層を緩衝膜とし
て行うことを特徴としている。すなわち、本発明の半導
体装置の製造方法は、半導体基板にフィールド酸化膜を
形成し、この半導体基板主面に素子領域と素子分離領域
とを設ける工程と、前記半導体基板主面の前記素子領域
全面に第１のゲート酸化膜を形成する工程と、前記半導
体基板主面全面に前記第１のゲート酸化膜を被覆するよ
うに第１層目の導電層を形成する工程と、前記半導体基
板主面の前記素子領域の第２の領域に前記第１層目の導
電層を緩衝膜として、この第２の領域に形成されるＭＯ
Ｓトランジスタのしきい値を制御するチャネルイオン注
入を行う工程と、前記半導体基板主面の前記素子領域の
第１の領域以外の前記第２の領域を含む領域上の前記第
１層目の導電層及び前記第１のゲート酸化膜を取り除
き、前記第１の領域の前記第１層目の導電層を前記第１
の領域に形成されるＭＯＳトランジスタに用いられる第
１のゲート電極とする工程と、前記第２の領域に第２の
ゲート酸化膜を形成する工程と、前記半導体基板主面全
面に前記第２のゲート酸化膜を被覆するように第２層目
の導電層を形成する工程と、前記第２の領域の前記第２
層目の導電層を前記第２の領域に形成される前記ＭＯＳ
トランジスタの第２のゲート電極とする工程とを備えて
いることを第１の特徴としている。第１のゲート酸化膜
の膜厚は前記第２のゲート酸化膜の膜厚とは異なるよう
にしても良い。
形成するＭＯＳトランジスタのゲート電極に半導体基板
上の第１層目の導電層及び第２層目の導電層のいずれか
一方もしくは双方を用いる半導体装置の製造方法におい
て、ＭＯＳトランジスタのしきい値制御を行うためのチ
ャネルイオン注入をこの第１層目の導電層を緩衝膜とし
て行うことを特徴としている。すなわち、本発明の半導
体装置の製造方法は、半導体基板にフィールド酸化膜を
形成し、この半導体基板主面に素子領域と素子分離領域
とを設ける工程と、前記半導体基板主面の前記素子領域
全面に第１のゲート酸化膜を形成する工程と、前記半導
体基板主面全面に前記第１のゲート酸化膜を被覆するよ
うに第１層目の導電層を形成する工程と、前記半導体基
板主面の前記素子領域の第２の領域に前記第１層目の導
電層を緩衝膜として、この第２の領域に形成されるＭＯ
Ｓトランジスタのしきい値を制御するチャネルイオン注
入を行う工程と、前記半導体基板主面の前記素子領域の
第１の領域以外の前記第２の領域を含む領域上の前記第
１層目の導電層及び前記第１のゲート酸化膜を取り除
き、前記第１の領域の前記第１層目の導電層を前記第１
の領域に形成されるＭＯＳトランジスタに用いられる第
１のゲート電極とする工程と、前記第２の領域に第２の
ゲート酸化膜を形成する工程と、前記半導体基板主面全
面に前記第２のゲート酸化膜を被覆するように第２層目
の導電層を形成する工程と、前記第２の領域の前記第２
層目の導電層を前記第２の領域に形成される前記ＭＯＳ
トランジスタの第２のゲート電極とする工程とを備えて
いることを第１の特徴としている。第１のゲート酸化膜
の膜厚は前記第２のゲート酸化膜の膜厚とは異なるよう
にしても良い。
【００１０】また、半導体基板にフィールド酸化膜を形
成し、この半導体基板主面に素子領域と素子分離領域と
を設ける工程と、前記半導体基板主面の前記素子領域全
面に第１のゲート酸化膜を形成する工程と、前記半導体
基板主面全面に前記第１のゲート酸化膜を被覆するよう
に第１層目の導電層を形成する工程と、前記半導体基板
主面の前記素子領域の第２の領域に前記第１層目の導電
層を緩衝膜として、この第２の領域に形成されるＭＯＳ
トランジスタのしきい値を制御するチャネルイオン注入
を行う工程と、前記半導体基板主面の前記素子領域の第
３の領域に前記第１層目の導電層を緩衝膜として、この
第３の領域に形成されるＭＯＳトランジスタのしきい値
を制御するチャネルイオン注入を行う工程と、前記半導
体基板主面の前記素子領域の第１の領域以外の前記第２
の領域及び第３の領域を含む領域上に形成された前記第
１層目の導電層及びその下の前記第１のゲート酸化膜を
取り除いて前記第１の領域の前記第１層目の導電層を前
記第１の領域に形成されるＭＯＳトランジスタに用いら
れる第１のゲート電極とする工程と、前記第２の領域に
第２のゲート酸化膜を形成する工程と、前記第２の領域
及び前記第３の領域に第３のゲート酸化膜を形成して、
前記第２の領域では前記第２のゲート酸化膜の上に重ね
る工程と、前記半導体基板主面全面に前記第３のゲート
酸化膜を被覆するように第２層目の導電層を形成する工
程と、前記第２の領域及び前記第３の領域の前記第２層
目の導電層を前記第２の領域及び第３の領域に形成され
る前記ＭＯＳトランジスタの第２のゲート電極及び第３
のゲート電極とする工程とを備えていることを第２の特
徴としている。
成し、この半導体基板主面に素子領域と素子分離領域と
を設ける工程と、前記半導体基板主面の前記素子領域全
面に第１のゲート酸化膜を形成する工程と、前記半導体
基板主面全面に前記第１のゲート酸化膜を被覆するよう
に第１層目の導電層を形成する工程と、前記半導体基板
主面の前記素子領域の第２の領域に前記第１層目の導電
層を緩衝膜として、この第２の領域に形成されるＭＯＳ
トランジスタのしきい値を制御するチャネルイオン注入
を行う工程と、前記半導体基板主面の前記素子領域の第
３の領域に前記第１層目の導電層を緩衝膜として、この
第３の領域に形成されるＭＯＳトランジスタのしきい値
を制御するチャネルイオン注入を行う工程と、前記半導
体基板主面の前記素子領域の第１の領域以外の前記第２
の領域及び第３の領域を含む領域上に形成された前記第
１層目の導電層及びその下の前記第１のゲート酸化膜を
取り除いて前記第１の領域の前記第１層目の導電層を前
記第１の領域に形成されるＭＯＳトランジスタに用いら
れる第１のゲート電極とする工程と、前記第２の領域に
第２のゲート酸化膜を形成する工程と、前記第２の領域
及び前記第３の領域に第３のゲート酸化膜を形成して、
前記第２の領域では前記第２のゲート酸化膜の上に重ね
る工程と、前記半導体基板主面全面に前記第３のゲート
酸化膜を被覆するように第２層目の導電層を形成する工
程と、前記第２の領域及び前記第３の領域の前記第２層
目の導電層を前記第２の領域及び第３の領域に形成され
る前記ＭＯＳトランジスタの第２のゲート電極及び第３
のゲート電極とする工程とを備えていることを第２の特
徴としている。
【００１１】さらに、半導体基板にフィールド酸化膜を
形成し、この半導体基板主面に素子領域と素子分離領域
とを設ける工程と、前記半導体基板主面の前記素子領域
全面に第１のゲート酸化膜を形成する工程と、前記半導
体基板主面全面に前記第１のゲート酸化膜を被覆するよ
うに第１層目の導電層を形成する工程と、前記半導体基
板主面の前記素子領域の第２の領域に前記第１層目の導
電層を緩衝膜として、この第２の領域に形成されるＭＯ
Ｓトランジスタのしきい値を制御するチャネルイオン注
入を行う工程と、前記半導体基板主面の前記素子領域の
第１の領域以外の前記第２の領域及び第３の領域を含む
領域上に形成された前記第１層目の導電層及びその下の
前記第１のゲート酸化膜を取り除いて前記第１の領域の
前記第１層目の導電層を前記第１の領域に形成されるＭ
ＯＳトランジスタに用いられる第１のゲート電極とする
工程と、前記第２の領域及び前記第３の領域に第２のゲ
ート酸化膜を形成する工程と、前記半導体基板主面の前
記素子領域の第３の領域に前記第２のゲート酸化膜を緩
衝膜として、この第３の領域に形成されるＭＯＳトラン
ジスタのしきい値を制御するチャネルイオン注入を行う
工程と、前記第３の領域上の前記第２のゲート酸化膜を
取り除く工程と、前記第２の領域及び前記第３の領域に
第３のゲート酸化膜を形成し、前記第２の領域では前記
第２のゲート酸化膜の上に重ねる工程と、前記半導体基
板主面全面に前記第３のゲート酸化膜を被覆するように
第２層目の導電層を形成する工程と、前記第２の領域及
び前記第３の領域の前記第２層目の導電層を前記第２の
領域及び第３の領域に形成される前記ＭＯＳトランジス
タの第２のゲート電極及び第３のゲート電極とする工程
とを備えていることを第３の特徴としている。
形成し、この半導体基板主面に素子領域と素子分離領域
とを設ける工程と、前記半導体基板主面の前記素子領域
全面に第１のゲート酸化膜を形成する工程と、前記半導
体基板主面全面に前記第１のゲート酸化膜を被覆するよ
うに第１層目の導電層を形成する工程と、前記半導体基
板主面の前記素子領域の第２の領域に前記第１層目の導
電層を緩衝膜として、この第２の領域に形成されるＭＯ
Ｓトランジスタのしきい値を制御するチャネルイオン注
入を行う工程と、前記半導体基板主面の前記素子領域の
第１の領域以外の前記第２の領域及び第３の領域を含む
領域上に形成された前記第１層目の導電層及びその下の
前記第１のゲート酸化膜を取り除いて前記第１の領域の
前記第１層目の導電層を前記第１の領域に形成されるＭ
ＯＳトランジスタに用いられる第１のゲート電極とする
工程と、前記第２の領域及び前記第３の領域に第２のゲ
ート酸化膜を形成する工程と、前記半導体基板主面の前
記素子領域の第３の領域に前記第２のゲート酸化膜を緩
衝膜として、この第３の領域に形成されるＭＯＳトラン
ジスタのしきい値を制御するチャネルイオン注入を行う
工程と、前記第３の領域上の前記第２のゲート酸化膜を
取り除く工程と、前記第２の領域及び前記第３の領域に
第３のゲート酸化膜を形成し、前記第２の領域では前記
第２のゲート酸化膜の上に重ねる工程と、前記半導体基
板主面全面に前記第３のゲート酸化膜を被覆するように
第２層目の導電層を形成する工程と、前記第２の領域及
び前記第３の領域の前記第２層目の導電層を前記第２の
領域及び第３の領域に形成される前記ＭＯＳトランジス
タの第２のゲート電極及び第３のゲート電極とする工程
とを備えていることを第３の特徴としている。
【００１２】前記第１の領域には、前記第１層目の導電
層を浮遊ゲートとし、この浮遊ゲートの上に層間絶縁膜
を介して設けられた前記第２層目の導電層を制御ゲート
とする積層ゲート構造のメモリセルを形成する工程を更
に備えるようにしても良い。また、前記第１層目の導電
層は、膜厚１００ｎｍ以下のポリシリコン膜からなるよ
うにしても良い。
層を浮遊ゲートとし、この浮遊ゲートの上に層間絶縁膜
を介して設けられた前記第２層目の導電層を制御ゲート
とする積層ゲート構造のメモリセルを形成する工程を更
に備えるようにしても良い。また、前記第１層目の導電
層は、膜厚１００ｎｍ以下のポリシリコン膜からなるよ
うにしても良い。
【００１３】
【作用】ゲート電極に用いる第１層目の導電層を緩衝膜
と用いるので、ダミーゲート酸化膜の剥離に伴う希ＨＦ
処理の回数を減らすことができ、フィールド酸化膜の膜
減りが減少する。
と用いるので、ダミーゲート酸化膜の剥離に伴う希ＨＦ
処理の回数を減らすことができ、フィールド酸化膜の膜
減りが減少する。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図５を参照して第１の実施例を説
明する。図１乃至図４はセル領域を含む周辺回路の高電
圧（ＨＶ）部とロジック部とを備えた半導体装置の製造
工程断面図、図５は、例えば、ＥＰＲＯＭなどのセル領
域を含むＨＶ部とロジック部とからなる半導体装置の概
略的な断面図である。図５に示すようにこの半導体装置
の半導体基板２はＥＰＲＯＭなどのセル領域を含む、例
えば、１２．５Ｖなどの高電圧電源を有するＨＶ部４０
を構成する第１領域と、例えば、５Ｖで動作するロジッ
ク部３０を構成する第２領域とを備えている。Ｐ型シリ
コン半導体などの半導体基板２表面にＬＯＣＯＳ法によ
り各領域を分離する厚さ５５０ｎｍ程度のフィールド酸
化膜３を形成する。即ち半導体基板２表面に素子形成領
域にマスクを施し、熱処理を施して素子分離領域を形成
する。フィールド酸化膜３を形成する事によって半導体
基板２はセル／ＨＶ領域４０が素子分離される（図１
（ａ））。次に、半導体基板２表面上の素子領域にドラ
イＨＣｌによる酸化処理により厚さ１５ｎｍ程度のダミ
ー酸化膜４を形成する。
する。まず、図１乃至図５を参照して第１の実施例を説
明する。図１乃至図４はセル領域を含む周辺回路の高電
圧（ＨＶ）部とロジック部とを備えた半導体装置の製造
工程断面図、図５は、例えば、ＥＰＲＯＭなどのセル領
域を含むＨＶ部とロジック部とからなる半導体装置の概
略的な断面図である。図５に示すようにこの半導体装置
の半導体基板２はＥＰＲＯＭなどのセル領域を含む、例
えば、１２．５Ｖなどの高電圧電源を有するＨＶ部４０
を構成する第１領域と、例えば、５Ｖで動作するロジッ
ク部３０を構成する第２領域とを備えている。Ｐ型シリ
コン半導体などの半導体基板２表面にＬＯＣＯＳ法によ
り各領域を分離する厚さ５５０ｎｍ程度のフィールド酸
化膜３を形成する。即ち半導体基板２表面に素子形成領
域にマスクを施し、熱処理を施して素子分離領域を形成
する。フィールド酸化膜３を形成する事によって半導体
基板２はセル／ＨＶ領域４０が素子分離される（図１
（ａ））。次に、半導体基板２表面上の素子領域にドラ
イＨＣｌによる酸化処理により厚さ１５ｎｍ程度のダミ
ー酸化膜４を形成する。
【００１５】そして、その上にセル／ＨＶ領域４０を開
口し、ロジック領域３０を被覆するパターンを有するフ
ォトレジスト５を形成する。このフォトレジスト５をマ
スクとしてセル／ＨＶ領域４０のセル部にボロンイオン
（11Ｂ＋）を６０ＫｅＶ、３×１０12ａｔｏｍｓ／ｃｍ
2 の条件でＭＯＳトランジスタのしきい値を制御するた
めのチャネルイオン注入６を行う。その後パターンを新
たにしたフォトレジスト（図示せず）を用いてセル／Ｈ
Ｖ領域４０のＨＶ部にボロンイオン（11Ｂ＋）を６０Ｋ
ｅＶ、２．５×１０12ａｔｏｍｓ／ｃｍ2 の条件で同じ
くチャネルイオン注入を行う（図１（ｂ））。次に、セ
ル／ＨＶ領域４０のゲート酸化膜を形成するためにフォ
トレジスト５を酸処理して剥離する。その後、セル／Ｈ
Ｖ領域４０及びロジック領域３０のダミー酸化膜４を希
ＨＦ処理によりエッチング除去する。この希ＨＦ処理
は、ＮＨ4 ＦとＨＦとＨ2 Ｏとを含む希ＨＦ溶液を用い
て行われる。この処理によってフィールド酸化膜３は厚
みを減ずる（図２）。その後厚さ２５ｎｍ程度のゲート
酸化膜１９をドライＨＣｌによる酸化処理によって半導
体基板２上の素子領域に形成する（図３（ａ））。
口し、ロジック領域３０を被覆するパターンを有するフ
ォトレジスト５を形成する。このフォトレジスト５をマ
スクとしてセル／ＨＶ領域４０のセル部にボロンイオン
（11Ｂ＋）を６０ＫｅＶ、３×１０12ａｔｏｍｓ／ｃｍ
2 の条件でＭＯＳトランジスタのしきい値を制御するた
めのチャネルイオン注入６を行う。その後パターンを新
たにしたフォトレジスト（図示せず）を用いてセル／Ｈ
Ｖ領域４０のＨＶ部にボロンイオン（11Ｂ＋）を６０Ｋ
ｅＶ、２．５×１０12ａｔｏｍｓ／ｃｍ2 の条件で同じ
くチャネルイオン注入を行う（図１（ｂ））。次に、セ
ル／ＨＶ領域４０のゲート酸化膜を形成するためにフォ
トレジスト５を酸処理して剥離する。その後、セル／Ｈ
Ｖ領域４０及びロジック領域３０のダミー酸化膜４を希
ＨＦ処理によりエッチング除去する。この希ＨＦ処理
は、ＮＨ4 ＦとＨＦとＨ2 Ｏとを含む希ＨＦ溶液を用い
て行われる。この処理によってフィールド酸化膜３は厚
みを減ずる（図２）。その後厚さ２５ｎｍ程度のゲート
酸化膜１９をドライＨＣｌによる酸化処理によって半導
体基板２上の素子領域に形成する（図３（ａ））。
【００１６】ゲート酸化膜１９を形成してから厚さ約１
００ｎｍの第１層目の導電層であるポリシリコン膜８
（以下、第１ポリシリコン膜という）を素子領域及びフ
ィールド酸化膜上にＣＶＤ法により堆積させる。この第
１ポリシリコン膜８にはリンなどの不純物を熱拡散させ
る。この第１ポリシリコン膜８の上に絶縁膜９を形成す
る。絶縁膜９はＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 膜（Ｏ
ＮＯ膜）の３層膜から構成されている（図３（ｂ））。
このＯＮＯ膜９の厚みは、約１８ｎｍ／１５ｎｍ／６ｎ
ｍである。次に、この絶縁膜９の上にフォトレジスト５
１を形成し、これをパターニングして、セル／ＨＶ領域
４０のみ被覆するようにし、ロジック領域３０上のフォ
トレジストは除去する。このパターニングされたフォト
レジスト５１をマスクとし、前記第１ポリシリコン膜８
を緩衝膜としてロジック領域３０に（５ＶのＮチャネル
に）、まずボロンイオン（11Ｂ＋）を１２０ＫｅＶ、
１．５×１０12ａｔｏｍｓ／ｃｍ2 の条件で深く注入
し、ついで、ボロンイオン（11Ｂ＋）を８０ＫｅＶ、
２．５×１０12ａｔｏｍｓ／ｃｍ2 の条件で浅く注入し
てチャネルイオン注入１５を行う（図１９（ａ））。Ｍ
ＯＳトランジスタのしきい値を制御するためのチャネル
イオン注入１５を行う。
００ｎｍの第１層目の導電層であるポリシリコン膜８
（以下、第１ポリシリコン膜という）を素子領域及びフ
ィールド酸化膜上にＣＶＤ法により堆積させる。この第
１ポリシリコン膜８にはリンなどの不純物を熱拡散させ
る。この第１ポリシリコン膜８の上に絶縁膜９を形成す
る。絶縁膜９はＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 膜（Ｏ
ＮＯ膜）の３層膜から構成されている（図３（ｂ））。
このＯＮＯ膜９の厚みは、約１８ｎｍ／１５ｎｍ／６ｎ
ｍである。次に、この絶縁膜９の上にフォトレジスト５
１を形成し、これをパターニングして、セル／ＨＶ領域
４０のみ被覆するようにし、ロジック領域３０上のフォ
トレジストは除去する。このパターニングされたフォト
レジスト５１をマスクとし、前記第１ポリシリコン膜８
を緩衝膜としてロジック領域３０に（５ＶのＮチャネル
に）、まずボロンイオン（11Ｂ＋）を１２０ＫｅＶ、
１．５×１０12ａｔｏｍｓ／ｃｍ2 の条件で深く注入
し、ついで、ボロンイオン（11Ｂ＋）を８０ＫｅＶ、
２．５×１０12ａｔｏｍｓ／ｃｍ2 の条件で浅く注入し
てチャネルイオン注入１５を行う（図１９（ａ））。Ｍ
ＯＳトランジスタのしきい値を制御するためのチャネル
イオン注入１５を行う。
【００１７】次に、絶縁膜９を選択的にエッチング除去
し、更にＲＩＥ(Reactive Ion Etching)法などの異方性
エッチングなどを用いてロジック領域３０の第１ポリシ
リコン膜８を削りとる。その後さらに露出したロジック
領域３０のゲート酸化膜１９を希ＨＦ処理により除去す
る（図４（ａ））。続いて前記フォトレジスト５１を酸
処理などで取り除いてから、ロジック領域３０にドライ
ＨＣｌ酸化などにより厚さ約１５ｎｍのゲート酸化膜１
７を形成する。この時、セル／ＨＶ領域４０上の第１ポ
リシリコン膜８の側壁にも酸化処理による酸化膜１３が
形成される。その後ゲート電極材料となる第２層目のポ
リシリコン膜（第２ポリシリコン膜）１８をＣＶＤ法に
より半導体基板２の全面に４００ｎｍ程度堆積させる。
そして、このポリシリコン膜に第１ポリシリコン膜と同
様にリンなどの不純物を拡散する（図４（ｂ））。
し、更にＲＩＥ(Reactive Ion Etching)法などの異方性
エッチングなどを用いてロジック領域３０の第１ポリシ
リコン膜８を削りとる。その後さらに露出したロジック
領域３０のゲート酸化膜１９を希ＨＦ処理により除去す
る（図４（ａ））。続いて前記フォトレジスト５１を酸
処理などで取り除いてから、ロジック領域３０にドライ
ＨＣｌ酸化などにより厚さ約１５ｎｍのゲート酸化膜１
７を形成する。この時、セル／ＨＶ領域４０上の第１ポ
リシリコン膜８の側壁にも酸化処理による酸化膜１３が
形成される。その後ゲート電極材料となる第２層目のポ
リシリコン膜（第２ポリシリコン膜）１８をＣＶＤ法に
より半導体基板２の全面に４００ｎｍ程度堆積させる。
そして、このポリシリコン膜に第１ポリシリコン膜と同
様にリンなどの不純物を拡散する（図４（ｂ））。
【００１８】次に、半導体基板２上に形成された第１及
び第２ポリシリコン膜８、１８を適宜パターニングして
各領域のＭＯＳトランジスタのゲート電極を形成し、さ
らにその後の工程を行ってこれらＭＯＳトランジスタを
形成する（図５）。第１領域のセル／ＨＶ領域４０のセ
ル部にはＥＰＲＯＭセルが形成され、ＨＶ部には高電圧
のＭＯＳトランジスタが形成されている。また、第２領
域のロジック領域３０にはゲート酸化膜厚の薄いトラン
ジスタを形成している。セル部のＥＰＲＯＭセルは、半
導体基板２の表面領域にＮ＋ソース／ドレイン領域２１
が形成されている。そしてこの領域を挟んで厚さ２５ｎ
ｍ程度のゲート酸化膜１９を介して第１ポリシリコン膜
から形成された浮遊ゲート８が形成されている。この浮
遊ゲート８の上にＯＮＯ膜の絶縁膜９を介して第２ポリ
シリコン膜から形成された制御ゲート１８が積層されて
いる。このセルは、絶縁膜や保護膜（図示せず）などで
被覆保護されている。
び第２ポリシリコン膜８、１８を適宜パターニングして
各領域のＭＯＳトランジスタのゲート電極を形成し、さ
らにその後の工程を行ってこれらＭＯＳトランジスタを
形成する（図５）。第１領域のセル／ＨＶ領域４０のセ
ル部にはＥＰＲＯＭセルが形成され、ＨＶ部には高電圧
のＭＯＳトランジスタが形成されている。また、第２領
域のロジック領域３０にはゲート酸化膜厚の薄いトラン
ジスタを形成している。セル部のＥＰＲＯＭセルは、半
導体基板２の表面領域にＮ＋ソース／ドレイン領域２１
が形成されている。そしてこの領域を挟んで厚さ２５ｎ
ｍ程度のゲート酸化膜１９を介して第１ポリシリコン膜
から形成された浮遊ゲート８が形成されている。この浮
遊ゲート８の上にＯＮＯ膜の絶縁膜９を介して第２ポリ
シリコン膜から形成された制御ゲート１８が積層されて
いる。このセルは、絶縁膜や保護膜（図示せず）などで
被覆保護されている。
【００１９】この実施例では、ロジック領域３０のチャ
ネルインプラを行う場合に、第１ポリシリコン膜を用い
るので、それだけダミー酸化膜の利用が少なくなり、希
ＨＦ処理による半導体装置の特性変化は前述の従来例よ
り効果的に小さくなる。またフィールド酸化膜の膜減り
は少なくなり、この実施例では、さらにセル領域とＨＶ
領域を１つの素子領域４０に形成している。即ち、機能
が異なるがゲート酸化膜厚の等しい複数の領域を１つの
素子領域にまとめることができるので、半導体装置の高
集積化が進む。以上のように、前述の実施例で半導体基
板２の第１領域（セル／ＨＶ領域）のゲート酸化膜厚と
第２領域のゲート酸化膜厚とは相違しているが、本発明
は、ゲート酸化膜厚をどの領域に形成されていても同じ
にすることができる。例えば、セル／ＨＶ領域のＭＯＳ
トランジスタもロジック領域のＭＯＳトランジスタもそ
のゲート膜厚を約２５ｎｍにする半導体装置に適用する
ことができる。
ネルインプラを行う場合に、第１ポリシリコン膜を用い
るので、それだけダミー酸化膜の利用が少なくなり、希
ＨＦ処理による半導体装置の特性変化は前述の従来例よ
り効果的に小さくなる。またフィールド酸化膜の膜減り
は少なくなり、この実施例では、さらにセル領域とＨＶ
領域を１つの素子領域４０に形成している。即ち、機能
が異なるがゲート酸化膜厚の等しい複数の領域を１つの
素子領域にまとめることができるので、半導体装置の高
集積化が進む。以上のように、前述の実施例で半導体基
板２の第１領域（セル／ＨＶ領域）のゲート酸化膜厚と
第２領域のゲート酸化膜厚とは相違しているが、本発明
は、ゲート酸化膜厚をどの領域に形成されていても同じ
にすることができる。例えば、セル／ＨＶ領域のＭＯＳ
トランジスタもロジック領域のＭＯＳトランジスタもそ
のゲート膜厚を約２５ｎｍにする半導体装置に適用する
ことができる。
【００２０】次に、図６乃至図１１を参照して第２の実
施例を説明する。図６は、ＥＰＲＯＭを混載したロジッ
クの半導体装置の平面図、図７乃至図９は、例えばＥＰ
ＲＯＭセル領域の第１の領域とその制御回路などを含む
ＨＶ領域の第２の領域とロジック領域の第３の領域とを
混載した半導体装置の製造工程断面図であり、図１０
は、その半導体装置の概略断面図である。図１１は、特
性図である。図６に示すように半導体装置１は、半導体
基板に形成され、半導体基板は、例えば、ＥＰＲＯＭセ
ルが形成されたセル領域１０、高耐圧のＭＯＳトランジ
スタ（Ｖpp＝１２．５Ｖ）が形成されたＨＶ領域２０及
びロジック領域３０から構成されている。例えば、Ｐ型
シリコン半導体などからなる半導体基板２表面にＬＯＣ
ＯＳ法により各領域を分離する厚さ５５０ｎｍ程度のフ
ィールド酸化膜３を形成する。フィールド酸化膜３は、
後工程の熱処理や酸処理などで膜減りする。これを形成
するには、半導体基板２表面を素子形成領域を除いてマ
スクを施して素子分離領域に設ける。
施例を説明する。図６は、ＥＰＲＯＭを混載したロジッ
クの半導体装置の平面図、図７乃至図９は、例えばＥＰ
ＲＯＭセル領域の第１の領域とその制御回路などを含む
ＨＶ領域の第２の領域とロジック領域の第３の領域とを
混載した半導体装置の製造工程断面図であり、図１０
は、その半導体装置の概略断面図である。図１１は、特
性図である。図６に示すように半導体装置１は、半導体
基板に形成され、半導体基板は、例えば、ＥＰＲＯＭセ
ルが形成されたセル領域１０、高耐圧のＭＯＳトランジ
スタ（Ｖpp＝１２．５Ｖ）が形成されたＨＶ領域２０及
びロジック領域３０から構成されている。例えば、Ｐ型
シリコン半導体などからなる半導体基板２表面にＬＯＣ
ＯＳ法により各領域を分離する厚さ５５０ｎｍ程度のフ
ィールド酸化膜３を形成する。フィールド酸化膜３は、
後工程の熱処理や酸処理などで膜減りする。これを形成
するには、半導体基板２表面を素子形成領域を除いてマ
スクを施して素子分離領域に設ける。
【００２１】フィールド酸化膜３を形成することによっ
て半導体基板２は、ＥＰＲＯＭセルが形成されたセル領
域１０、高耐圧のＭＯＳトランジスタ（Ｖpp＝１２．５
Ｖ）が形成されたＨＶ領域２０及びロジック領域３０に
それぞれ素子分離される。次に、半導体基板２表面上の
素子領域に厚さ１５ｎｍ程度のダミー酸化膜を形成す
る。そして、その上に、セル領域１０を開口しＨＶ領域
２０及びロジック領域３０を被覆するフォトレジストを
形成する。このフォトレジストをマスクとしてセル領域
１０にボロンイオン（11Ｂ＋）を６０ＫｅＶ、３×１０
12ａｔｏｍｓ／ｃｍ2 の条件でチャネルイオン注入（チ
ャネルインプラ）を行う。次に、セル領域１０にゲート
酸化膜を形成するためにフォトレジストをエッチング処
理して剥離する。その後セルのダミー酸化膜を希ＨＦ処
理によりエッチング除去する。この希ＨＦ処理は、ＮＨ
4 ＦとＨＦとＨ2 Ｏとを含む希ＨＦ溶液を用いて行われ
る。これは第１回目の酸処理である。この処理によって
フィールド酸化膜３は厚みを減ずる。その後厚さ２５ｎ
ｍ程度のゲート酸化膜７をドライＨＣｌ酸化などの熱処
理によって半導体基板２上の素子領域に形成する。
て半導体基板２は、ＥＰＲＯＭセルが形成されたセル領
域１０、高耐圧のＭＯＳトランジスタ（Ｖpp＝１２．５
Ｖ）が形成されたＨＶ領域２０及びロジック領域３０に
それぞれ素子分離される。次に、半導体基板２表面上の
素子領域に厚さ１５ｎｍ程度のダミー酸化膜を形成す
る。そして、その上に、セル領域１０を開口しＨＶ領域
２０及びロジック領域３０を被覆するフォトレジストを
形成する。このフォトレジストをマスクとしてセル領域
１０にボロンイオン（11Ｂ＋）を６０ＫｅＶ、３×１０
12ａｔｏｍｓ／ｃｍ2 の条件でチャネルイオン注入（チ
ャネルインプラ）を行う。次に、セル領域１０にゲート
酸化膜を形成するためにフォトレジストをエッチング処
理して剥離する。その後セルのダミー酸化膜を希ＨＦ処
理によりエッチング除去する。この希ＨＦ処理は、ＮＨ
4 ＦとＨＦとＨ2 Ｏとを含む希ＨＦ溶液を用いて行われ
る。これは第１回目の酸処理である。この処理によって
フィールド酸化膜３は厚みを減ずる。その後厚さ２５ｎ
ｍ程度のゲート酸化膜７をドライＨＣｌ酸化などの熱処
理によって半導体基板２上の素子領域に形成する。
【００２２】ゲート酸化膜７を形成してから厚さ１００
ｎｍの第１層目のポリシリコン膜８（第１ポリシリコン
膜）を素子領域及びフィールド酸化膜上にＣＶＤ(Chemi
calVapour Deposition)により堆積させる。この第１ポ
リシリコン膜８にはリンなどの不純物を熱拡散させる。
第１ポリシリコン膜８の上には絶縁膜９を形成する。絶
縁膜９はＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 膜（ＯＮＯ
膜）の３層膜から構成されている。以上までの工程は従
来と同じ製造工程なので図示は省略する（図１７乃至図
１９参照）。次に、この絶縁膜９の上にフォトレジスト
５を形成し、これをパターニングして、セル領域１０
（第１領域）及びロジック領域３０（第３領域）を被覆
するようにし、ＨＶ領域２０上のフォトレジストは除去
する。このフォトレジスト５をマスクにしてＨＶ領域２
０の第１ポリシリコン膜８及びその上の絶縁膜９を介し
てゲート酸化膜７下に（ＨＶ領域のＮチャネルに）第１
ポリシリコン膜８を緩衝膜としてボロンイオン（11
Ｂ＋）を１００ＫｅＶ、６×１０12ａｔｏｍｓ／ｃｍ2
の条件でチャネルイオン注入１２を行う（図７
（ａ））。
ｎｍの第１層目のポリシリコン膜８（第１ポリシリコン
膜）を素子領域及びフィールド酸化膜上にＣＶＤ(Chemi
calVapour Deposition)により堆積させる。この第１ポ
リシリコン膜８にはリンなどの不純物を熱拡散させる。
第１ポリシリコン膜８の上には絶縁膜９を形成する。絶
縁膜９はＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 膜（ＯＮＯ
膜）の３層膜から構成されている。以上までの工程は従
来と同じ製造工程なので図示は省略する（図１７乃至図
１９参照）。次に、この絶縁膜９の上にフォトレジスト
５を形成し、これをパターニングして、セル領域１０
（第１領域）及びロジック領域３０（第３領域）を被覆
するようにし、ＨＶ領域２０上のフォトレジストは除去
する。このフォトレジスト５をマスクにしてＨＶ領域２
０の第１ポリシリコン膜８及びその上の絶縁膜９を介し
てゲート酸化膜７下に（ＨＶ領域のＮチャネルに）第１
ポリシリコン膜８を緩衝膜としてボロンイオン（11
Ｂ＋）を１００ＫｅＶ、６×１０12ａｔｏｍｓ／ｃｍ2
の条件でチャネルイオン注入１２を行う（図７
（ａ））。
【００２３】この後、フォトレジスト５をエッチング除
去してから次のフォトレジスト５１を絶縁膜９上に形成
しパターニングしてロジック領域３０（第３領域）のみ
開口させる。そして、このフォトレジスト５１をマスク
にしてロジック領域３０の第１ポリシリコン膜８及びそ
の上の絶縁膜９を介してゲート酸化膜７下に（５ＶのＮ
チャネルに）第１ポリシリコン膜８を緩衝膜として、ま
ずボロンイオン（11Ｂ＋）を１２０ＫｅＶ、１．５×１
０12ａｔｏｍｓ／ｃｍ2 の条件で深く注入し、ついでボ
ロンイオン（11Ｂ＋）を８０ＫｅＶ、２．５×１０12ａ
ｔｏｍｓ／ｃｍ2 の条件で浅く注入してチャネルイオン
注入１５を行う（図７（ｂ））。次に、フォトレジスト
５１をエッチング除去してから次のフォトレジスト５２
を絶縁膜９上に形成しパターニングしてセル領域１０
（第１領域）のみ被覆させる。このパターニングされた
フォトレジスト５２をマスクとして絶縁膜９を選択的に
エッチング除去し、更にＲＩＥ法などの異方性エッチン
グなどを用いて第１ポリシリコン膜８のＨＶ領域２０及
びロジック領域３０を削りとる。
去してから次のフォトレジスト５１を絶縁膜９上に形成
しパターニングしてロジック領域３０（第３領域）のみ
開口させる。そして、このフォトレジスト５１をマスク
にしてロジック領域３０の第１ポリシリコン膜８及びそ
の上の絶縁膜９を介してゲート酸化膜７下に（５ＶのＮ
チャネルに）第１ポリシリコン膜８を緩衝膜として、ま
ずボロンイオン（11Ｂ＋）を１２０ＫｅＶ、１．５×１
０12ａｔｏｍｓ／ｃｍ2 の条件で深く注入し、ついでボ
ロンイオン（11Ｂ＋）を８０ＫｅＶ、２．５×１０12ａ
ｔｏｍｓ／ｃｍ2 の条件で浅く注入してチャネルイオン
注入１５を行う（図７（ｂ））。次に、フォトレジスト
５１をエッチング除去してから次のフォトレジスト５２
を絶縁膜９上に形成しパターニングしてセル領域１０
（第１領域）のみ被覆させる。このパターニングされた
フォトレジスト５２をマスクとして絶縁膜９を選択的に
エッチング除去し、更にＲＩＥ法などの異方性エッチン
グなどを用いて第１ポリシリコン膜８のＨＶ領域２０及
びロジック領域３０を削りとる。
【００２４】このあと、さらに露出したゲート酸化膜７
を希ＨＦ処理により除去する（図８（ａ））。この処理
は、第２回目の酸処理である。つづいて、セル領域上の
フォトレジスト５２をエッチング除去してから、ＨＶ領
域２０及びロジック領域３０（第３領域）にドライＨＣ
ｌ酸化などの熱処理により厚さ約１８ｎｍのゲート酸化
膜１４を形成する。このとき、セル領域１０上の第１ポ
リシリコン膜８の側壁にも熱酸化による酸化膜１３が形
成される。その後、ロジック領域３０（第３領域）を露
出させたパターンを有するフォトレジスト５３を半導体
基板２に形成する。そして、このフォトレジスト５３を
マスクにして、ロジック領域３０のゲート酸化膜１４を
希ＨＦ処理により取り除く（図８（ｂ））。これは第３
回目の酸処理である。次に、半導体基板２上のフォトレ
ジスト５３をエッチング除去してからセル領域１０（第
１領域）の絶縁膜９をマスクとしてドライＨＣｌ酸化な
どの熱処理により厚さ１５ｎｍ程度のゲート酸化膜１７
をＨＶ領域２０及びロジック領域３０に形成する。
を希ＨＦ処理により除去する（図８（ａ））。この処理
は、第２回目の酸処理である。つづいて、セル領域上の
フォトレジスト５２をエッチング除去してから、ＨＶ領
域２０及びロジック領域３０（第３領域）にドライＨＣ
ｌ酸化などの熱処理により厚さ約１８ｎｍのゲート酸化
膜１４を形成する。このとき、セル領域１０上の第１ポ
リシリコン膜８の側壁にも熱酸化による酸化膜１３が形
成される。その後、ロジック領域３０（第３領域）を露
出させたパターンを有するフォトレジスト５３を半導体
基板２に形成する。そして、このフォトレジスト５３を
マスクにして、ロジック領域３０のゲート酸化膜１４を
希ＨＦ処理により取り除く（図８（ｂ））。これは第３
回目の酸処理である。次に、半導体基板２上のフォトレ
ジスト５３をエッチング除去してからセル領域１０（第
１領域）の絶縁膜９をマスクとしてドライＨＣｌ酸化な
どの熱処理により厚さ１５ｎｍ程度のゲート酸化膜１７
をＨＶ領域２０及びロジック領域３０に形成する。
【００２５】この時、ロジック領域３０（第３領域）の
半導体基板２上には厚さ１５ｎｍのゲート酸化膜１７が
そのまま成長するが、ＨＶ領域２０（第２領域）の半導
体基板２上にはゲート酸化膜１４が既に形成されている
のでゲート酸化膜１７はその上に成長することになり、
このゲート酸化膜１４、１７が一体化して厚さが約２５
ｎｍのゲート酸化膜１６に変化する（図９（ａ）、
（ｂ））。最後にＨＶ領域とロジック領域のゲート電極
となる第２ポリシリコン膜１８をＣＶＤなどにより約４
００ｎｍ堆積させる。この第２ポリシリコン膜１８には
リンなどの不純物を熱拡散させて活性化させる（図９
（ｂ））。次に、図１０を参照して半導体基板に形成さ
れたＭＯＳトランジスタを説明する。この実施例では、
図６及び図１０に示すように、半導体基板は第１領域
（セル領域）、第２領域（ＨＶ領域）及び第３領域（ロ
ジック領域）に別れ、それぞれは、フィールド酸化膜に
よって素子分離されている。半導体基板２上に第１及び
第２ポリシリコン膜８、１８を適宜パターニングして各
領域のＭＯＳトランジスタのゲート電極を形成し、さら
にその後の工程を行ってこれらＭＯＳトランジスタを形
成する。第１領域のセル領域１０にはＥＰＲＯＭセルが
形成され、第２領域のＨＶ領域２０には高耐圧のＭＯＳ
トランジスタが形成されている。
半導体基板２上には厚さ１５ｎｍのゲート酸化膜１７が
そのまま成長するが、ＨＶ領域２０（第２領域）の半導
体基板２上にはゲート酸化膜１４が既に形成されている
のでゲート酸化膜１７はその上に成長することになり、
このゲート酸化膜１４、１７が一体化して厚さが約２５
ｎｍのゲート酸化膜１６に変化する（図９（ａ）、
（ｂ））。最後にＨＶ領域とロジック領域のゲート電極
となる第２ポリシリコン膜１８をＣＶＤなどにより約４
００ｎｍ堆積させる。この第２ポリシリコン膜１８には
リンなどの不純物を熱拡散させて活性化させる（図９
（ｂ））。次に、図１０を参照して半導体基板に形成さ
れたＭＯＳトランジスタを説明する。この実施例では、
図６及び図１０に示すように、半導体基板は第１領域
（セル領域）、第２領域（ＨＶ領域）及び第３領域（ロ
ジック領域）に別れ、それぞれは、フィールド酸化膜に
よって素子分離されている。半導体基板２上に第１及び
第２ポリシリコン膜８、１８を適宜パターニングして各
領域のＭＯＳトランジスタのゲート電極を形成し、さら
にその後の工程を行ってこれらＭＯＳトランジスタを形
成する。第１領域のセル領域１０にはＥＰＲＯＭセルが
形成され、第２領域のＨＶ領域２０には高耐圧のＭＯＳ
トランジスタが形成されている。
【００２６】また、第３領域のロジック領域３０にはゲ
ート酸化膜厚の薄いトランジスタが形成されている。セ
ル領域１０のＥＰＲＯＭセルは、半導体基板２の表面領
域にＮ＋ソース／ドレイン領域２１が形成されている。
そしてこの領域を挟んで厚さ２５ｎｍ程度のゲート酸化
膜１９を介して第１ポリシリコン膜から形成された浮遊
ゲート８が形成されている。この浮遊ゲート８の上にＯ
ＮＯ膜の絶縁膜９を介して第２ポリシリコン膜から形成
された制御ゲート１８が積層されている。このセルは、
絶縁膜や保護膜（図示せず）などで被覆保護されてい
る。ＨＶ領域２０の高耐圧ＭＯＳトランジスタは、半導
体基板２の表面領域にＮ＋ソース／ドレイン領域２２が
形成されている。そしてこの領域を挟んで厚さ２５ｎｍ
程度のゲート酸化膜１６を介して第２ポリシリコン膜か
ら形成されたゲート電極１８が形成されている。ロジッ
ク領域３０のＭＯＳトランジスタは、半導体基板２の表
面領域にＮ＋ソース／ドレイン領域２３が形成されてい
る。そしてこの領域を挟んで厚さ１５ｎｍ程度のゲート
酸化膜１７を介して第２ポリシリコン膜から形成された
ゲート電極１８が形成されている。
ート酸化膜厚の薄いトランジスタが形成されている。セ
ル領域１０のＥＰＲＯＭセルは、半導体基板２の表面領
域にＮ＋ソース／ドレイン領域２１が形成されている。
そしてこの領域を挟んで厚さ２５ｎｍ程度のゲート酸化
膜１９を介して第１ポリシリコン膜から形成された浮遊
ゲート８が形成されている。この浮遊ゲート８の上にＯ
ＮＯ膜の絶縁膜９を介して第２ポリシリコン膜から形成
された制御ゲート１８が積層されている。このセルは、
絶縁膜や保護膜（図示せず）などで被覆保護されてい
る。ＨＶ領域２０の高耐圧ＭＯＳトランジスタは、半導
体基板２の表面領域にＮ＋ソース／ドレイン領域２２が
形成されている。そしてこの領域を挟んで厚さ２５ｎｍ
程度のゲート酸化膜１６を介して第２ポリシリコン膜か
ら形成されたゲート電極１８が形成されている。ロジッ
ク領域３０のＭＯＳトランジスタは、半導体基板２の表
面領域にＮ＋ソース／ドレイン領域２３が形成されてい
る。そしてこの領域を挟んで厚さ１５ｎｍ程度のゲート
酸化膜１７を介して第２ポリシリコン膜から形成された
ゲート電極１８が形成されている。
【００２７】以上のように、前述の実施例で半導体基板
２の第１領域（セル／ＨＶ領域）のゲート酸化膜厚と第
２領域の酸化膜厚とは相違しているが、本発明は、ゲー
ト酸化膜厚をどのトランジスタも２５ｎｍとするよう
に、どの領域に形成されていても酸化膜厚を同じにする
ことができる。例えば、セル／ＨＶ領域のＭＯＳトラン
ジスタもロジック領域のＭＯＳトランジスタもそのゲー
ト膜厚を約２５ｎｍにすることができる。この実施例で
は、ＨＶ領域領域２０及びロジック領域３０でのダミー
酸化膜を必要としないので希ＨＦ処理回数を従来より１
回少なくてすみ、その結果、以下のように半導体装置の
特性を維持することができる。
２の第１領域（セル／ＨＶ領域）のゲート酸化膜厚と第
２領域の酸化膜厚とは相違しているが、本発明は、ゲー
ト酸化膜厚をどのトランジスタも２５ｎｍとするよう
に、どの領域に形成されていても酸化膜厚を同じにする
ことができる。例えば、セル／ＨＶ領域のＭＯＳトラン
ジスタもロジック領域のＭＯＳトランジスタもそのゲー
ト膜厚を約２５ｎｍにすることができる。この実施例で
は、ＨＶ領域領域２０及びロジック領域３０でのダミー
酸化膜を必要としないので希ＨＦ処理回数を従来より１
回少なくてすみ、その結果、以下のように半導体装置の
特性を維持することができる。
【００２８】図１１は、第２の実施例及び前記従来例の
特性を示した特性図である。本発明は、この実施例で説
明するようにフィールド酸化膜の膜減りが低下し、その
結果この図で示すように、例えばＨＶ領域２０（第２領
域）に形成されている高耐圧（Ｖpp＝１２．５Ｖ）のフ
ィールドトランジスタのしきい値電圧Ｖthを所定の大き
さに十分維持することができるようになった。図は、フ
ィールドトランジスタのしきい値の酸処理回数依存性を
示す特性図であり、縦軸がＨＶ領域のフィールドトラン
ジスタのしきい値電圧Ｖth（Ｖ）を示し、横軸は、ダミ
ーゲート酸化膜などのゲート酸化膜を剥離除去するため
に必要な酸処理である前述の希ＨＦ処理の回数（回）を
示している。酸処理回数が３回がこの実施例で特性であ
る。この様にＨＶ領域のＭＯＳトランジスタはしきい値
電圧Ｖthの平均値ａが約１４Ｖであり、しきい値電圧の
バラツキの範囲もＶpp最大保証値（１３．１Ｖ）を越え
ている。一方、前述した従来の半導体装置では、そのＨ
Ｖ領域のＭＯＳトランジスタのしきい値Ｖthは、平均値
ｂが１２Ｖ程度であり、そのバラツキの範囲も前記最大
保証値より小さい。
特性を示した特性図である。本発明は、この実施例で説
明するようにフィールド酸化膜の膜減りが低下し、その
結果この図で示すように、例えばＨＶ領域２０（第２領
域）に形成されている高耐圧（Ｖpp＝１２．５Ｖ）のフ
ィールドトランジスタのしきい値電圧Ｖthを所定の大き
さに十分維持することができるようになった。図は、フ
ィールドトランジスタのしきい値の酸処理回数依存性を
示す特性図であり、縦軸がＨＶ領域のフィールドトラン
ジスタのしきい値電圧Ｖth（Ｖ）を示し、横軸は、ダミ
ーゲート酸化膜などのゲート酸化膜を剥離除去するため
に必要な酸処理である前述の希ＨＦ処理の回数（回）を
示している。酸処理回数が３回がこの実施例で特性であ
る。この様にＨＶ領域のＭＯＳトランジスタはしきい値
電圧Ｖthの平均値ａが約１４Ｖであり、しきい値電圧の
バラツキの範囲もＶpp最大保証値（１３．１Ｖ）を越え
ている。一方、前述した従来の半導体装置では、そのＨ
Ｖ領域のＭＯＳトランジスタのしきい値Ｖthは、平均値
ｂが１２Ｖ程度であり、そのバラツキの範囲も前記最大
保証値より小さい。
【００２９】次に、図１２乃至図１４を参照して第３の
実施例を説明する。図は、例えばＥＰＲＯＭセル領域の
第１の領域とその制御回路などを含むＨＶ領域の第２の
領域とロジック領域の第３の領域とを混載した半導体装
置の製造工程断面図である。例えば、Ｐ型シリコン半導
体などの半導体基板２表面にＬＯＣＯＳ法により各領域
を分離する厚さ５５０ｎｍ程度のフィールド酸化膜３を
形成する。フィールド酸化膜３を形成することによって
半導体基板２は、セル領域１０、ＨＶ領域２０及びロジ
ック領域３０にそれぞれ素子分離される。次に、半導体
基板２表面上の素子領域に厚さ１５ｎｍ程度のダミー酸
化膜を形成する。そして、その上に、セル領域１０を開
口しＨＶ領域２０及びロジック領域３０を被覆するフォ
トレジストを形成する。このフォトレジストをマスクと
してセル領域１０にボロンイオン（11Ｂ＋）を６０Ｋｅ
Ｖ、３×１０12ａｔｏｍｓ／ｃｍ2 の条件でチャネルイ
オン注入（チャネルインプラ）を行う。次に、フォトレ
ジストをエッチング除去する。その後セルのダミー酸化
膜を希ＨＦ処理によりエッチング除去する。
実施例を説明する。図は、例えばＥＰＲＯＭセル領域の
第１の領域とその制御回路などを含むＨＶ領域の第２の
領域とロジック領域の第３の領域とを混載した半導体装
置の製造工程断面図である。例えば、Ｐ型シリコン半導
体などの半導体基板２表面にＬＯＣＯＳ法により各領域
を分離する厚さ５５０ｎｍ程度のフィールド酸化膜３を
形成する。フィールド酸化膜３を形成することによって
半導体基板２は、セル領域１０、ＨＶ領域２０及びロジ
ック領域３０にそれぞれ素子分離される。次に、半導体
基板２表面上の素子領域に厚さ１５ｎｍ程度のダミー酸
化膜を形成する。そして、その上に、セル領域１０を開
口しＨＶ領域２０及びロジック領域３０を被覆するフォ
トレジストを形成する。このフォトレジストをマスクと
してセル領域１０にボロンイオン（11Ｂ＋）を６０Ｋｅ
Ｖ、３×１０12ａｔｏｍｓ／ｃｍ2 の条件でチャネルイ
オン注入（チャネルインプラ）を行う。次に、フォトレ
ジストをエッチング除去する。その後セルのダミー酸化
膜を希ＨＦ処理によりエッチング除去する。
【００３０】この希ＨＦ処理は、ＮＨ4 ＦとＨＦとＨ2
Ｏとを含む希ＨＦ溶液を用いて行われる。これは第１回
目の酸処理である。この処理によってフィールド酸化膜
３は厚みを減ずる。その後厚さ２５ｎｍ程度のゲート酸
化膜７をドライＨＣｌ酸化などの熱処理によって半導体
基板２上の素子領域に形成する。ゲート酸化膜７を形成
してから厚さ１００ｎｍの第１ポリシリコン膜８を素子
領域及びフィールド酸化膜上にＣＶＤにより堆積させ
る。この第１ポリシリコン膜８にはリンなどの不純物を
熱拡散させる。この第１ポリシリコン膜８の上に絶縁膜
９を形成する。絶縁膜９はＳｉＯ2 ／Ｓｉ3 Ｎ4 ／Ｓｉ
Ｏ2 膜（ＯＮＯ膜）の３層膜から構成されている。以上
までの工程は前述の第２の実施例と同じ製造工程であ
る。次に、この絶縁膜９の上にフォトレジスト５を形成
し、これをパターニングして、セル領域１０（第１領
域）及びロジック領域３０（第３領域）を被覆するよう
にし、ＨＶ領域２０上のフォトレジストは除去する。こ
のフォトレジスト５をマスクにしてＨＶ領域２０の第１
ポリシリコン膜８及びその上の絶縁膜９を介してゲート
酸化膜７下に（ＨＶのＮチャネルに）第１ポリシリコン
膜８を緩衝膜としてボロンイオン（11Ｂ＋）を１００Ｋ
ｅＶ、６×１０12ａｔｏｍｓ／ｃｍ2 の条件でチャネル
イオン注入１２を行う（図１２（ａ））。
Ｏとを含む希ＨＦ溶液を用いて行われる。これは第１回
目の酸処理である。この処理によってフィールド酸化膜
３は厚みを減ずる。その後厚さ２５ｎｍ程度のゲート酸
化膜７をドライＨＣｌ酸化などの熱処理によって半導体
基板２上の素子領域に形成する。ゲート酸化膜７を形成
してから厚さ１００ｎｍの第１ポリシリコン膜８を素子
領域及びフィールド酸化膜上にＣＶＤにより堆積させ
る。この第１ポリシリコン膜８にはリンなどの不純物を
熱拡散させる。この第１ポリシリコン膜８の上に絶縁膜
９を形成する。絶縁膜９はＳｉＯ2 ／Ｓｉ3 Ｎ4 ／Ｓｉ
Ｏ2 膜（ＯＮＯ膜）の３層膜から構成されている。以上
までの工程は前述の第２の実施例と同じ製造工程であ
る。次に、この絶縁膜９の上にフォトレジスト５を形成
し、これをパターニングして、セル領域１０（第１領
域）及びロジック領域３０（第３領域）を被覆するよう
にし、ＨＶ領域２０上のフォトレジストは除去する。こ
のフォトレジスト５をマスクにしてＨＶ領域２０の第１
ポリシリコン膜８及びその上の絶縁膜９を介してゲート
酸化膜７下に（ＨＶのＮチャネルに）第１ポリシリコン
膜８を緩衝膜としてボロンイオン（11Ｂ＋）を１００Ｋ
ｅＶ、６×１０12ａｔｏｍｓ／ｃｍ2 の条件でチャネル
イオン注入１２を行う（図１２（ａ））。
【００３１】この後、フォトレジスト５をエッチング除
去してから次のフォトレジスト５１を絶縁膜９上に形成
し、パターニングしてセル領域１０（第１領域）のみ被
覆させる。このフォトレジスト５１をマスクとして絶縁
膜９を選択的にエッチング除去し、更にＲＩＥなどを用
いて第１ポリシリコン膜８のＨＶ領域２０及びロジック
領域３０を削りとる。その後さらに露出したゲート酸化
膜７を希ＨＦ処理により除去する（図１２（ｂ））。こ
の処理は、第２回目の酸処理である。続いてセル領域１
０上のフォトレジスト５１をエッチング除去してからＨ
Ｖ領域２０及びロジック領域３０（第３領域）にドライ
ＨＣｌ酸化などの熱処理により厚さ約１８ｎｍのゲート
酸化膜１４を形成する。この時、セル領域１０上の第１
ポリシリコン膜８の側壁にも熱酸化による酸化膜１３が
形成される。その後ロジック領域３０（第３領域）を露
出させたパターンを有するフォトレジスト５２を半導体
基板２に形成する。そして、このフォトレジスト５２を
マスクにしてロジック領域３０のゲート酸化膜１４下に
（５ＶのＮチャネルに）、まずボロンイオン（11Ｂ＋）
を８０ＫｅＶ、１．５×１０12ａｔｏｍｓ／ｃｍ2 の条
件で深く注入し、ついでボロンイオン（11Ｂ＋）を４０
ＫｅＶ、２．５×１０12ａｔｏｍｓ／ｃｍ2の条件で浅
く注入してチャネルイオン注入１５を行う（図１３
（ａ））。
去してから次のフォトレジスト５１を絶縁膜９上に形成
し、パターニングしてセル領域１０（第１領域）のみ被
覆させる。このフォトレジスト５１をマスクとして絶縁
膜９を選択的にエッチング除去し、更にＲＩＥなどを用
いて第１ポリシリコン膜８のＨＶ領域２０及びロジック
領域３０を削りとる。その後さらに露出したゲート酸化
膜７を希ＨＦ処理により除去する（図１２（ｂ））。こ
の処理は、第２回目の酸処理である。続いてセル領域１
０上のフォトレジスト５１をエッチング除去してからＨ
Ｖ領域２０及びロジック領域３０（第３領域）にドライ
ＨＣｌ酸化などの熱処理により厚さ約１８ｎｍのゲート
酸化膜１４を形成する。この時、セル領域１０上の第１
ポリシリコン膜８の側壁にも熱酸化による酸化膜１３が
形成される。その後ロジック領域３０（第３領域）を露
出させたパターンを有するフォトレジスト５２を半導体
基板２に形成する。そして、このフォトレジスト５２を
マスクにしてロジック領域３０のゲート酸化膜１４下に
（５ＶのＮチャネルに）、まずボロンイオン（11Ｂ＋）
を８０ＫｅＶ、１．５×１０12ａｔｏｍｓ／ｃｍ2 の条
件で深く注入し、ついでボロンイオン（11Ｂ＋）を４０
ＫｅＶ、２．５×１０12ａｔｏｍｓ／ｃｍ2の条件で浅
く注入してチャネルイオン注入１５を行う（図１３
（ａ））。
【００３２】次に、このフォトレジスト５２をマスクに
してロジック領域３０のゲート酸化膜１４を希ＨＦ処理
により取り除く（図１３（ｂ））。この処理は第３回目
の酸処理である。次に、半導体基板２上のフォトレジス
ト５２をエッチング除去してからセル領域１０（第１領
域）の絶縁膜９をマスクとしてドライＨＣｌ酸化などの
熱処理により厚さ１５ｎｍ程度のゲート酸化膜１７をＨ
Ｖ領域２０及びロジック領域３０に形成する。このと
き、ロジック領域３０（第３領域）の半導体基板２上に
は厚さ１５ｎｍのゲート酸化膜１７がそのまま成長する
が、ＨＶ領域２０（第２領域）の半導体基板２上にはゲ
ート酸化膜１４が既に形成されているのでゲート酸化膜
１７はその上に成長することになり、このゲート酸化膜
１４、１７が一体化して厚さが約２５ｎｍのゲート酸化
膜１６に変化する（図１４（ａ）、（ｂ））。
してロジック領域３０のゲート酸化膜１４を希ＨＦ処理
により取り除く（図１３（ｂ））。この処理は第３回目
の酸処理である。次に、半導体基板２上のフォトレジス
ト５２をエッチング除去してからセル領域１０（第１領
域）の絶縁膜９をマスクとしてドライＨＣｌ酸化などの
熱処理により厚さ１５ｎｍ程度のゲート酸化膜１７をＨ
Ｖ領域２０及びロジック領域３０に形成する。このと
き、ロジック領域３０（第３領域）の半導体基板２上に
は厚さ１５ｎｍのゲート酸化膜１７がそのまま成長する
が、ＨＶ領域２０（第２領域）の半導体基板２上にはゲ
ート酸化膜１４が既に形成されているのでゲート酸化膜
１７はその上に成長することになり、このゲート酸化膜
１４、１７が一体化して厚さが約２５ｎｍのゲート酸化
膜１６に変化する（図１４（ａ）、（ｂ））。
【００３３】次に、ＨＶ領域とロジック領域のゲート電
極となる第２ポリシリコン膜１８をＣＶＤなどにより約
４００ｎｍ堆積させる。この第２ポリシリコン膜１８に
はリンなどの不純物を熱拡散させて活性化させる（図１
４（ｂ））。第２ポリシリコン膜１８は、その後の工程
により各領域のゲート電極に加工され、最終的に図１０
と同じＭＯＳトランジスタが半導体基板に形成される。
この実施例では、ロジック領域３０に行われるチャネル
インプラにおいて、ゲート酸化膜をその緩衝膜として用
いるのでこの酸化膜を有効に利用することが可能にな
る。
極となる第２ポリシリコン膜１８をＣＶＤなどにより約
４００ｎｍ堆積させる。この第２ポリシリコン膜１８に
はリンなどの不純物を熱拡散させて活性化させる（図１
４（ｂ））。第２ポリシリコン膜１８は、その後の工程
により各領域のゲート電極に加工され、最終的に図１０
と同じＭＯＳトランジスタが半導体基板に形成される。
この実施例では、ロジック領域３０に行われるチャネル
インプラにおいて、ゲート酸化膜をその緩衝膜として用
いるのでこの酸化膜を有効に利用することが可能にな
る。
【００３４】次に、図１５及び図１６を参照して本発明
の半導体装置の製造工程において使用されるチャネルイ
ンプラ用緩衝膜の加速電圧依存性を説明する。図は、い
づれも縦軸はイオンのピーク濃度位置（プロジェクテッ
ドレンジ）（ｎｍ）、横軸は加速電圧（ＫｅＶ）を示し
ている。イオン種には、Ｂ、Ｐ、Ａｓを用い、図１５
は、ポリシリコン膜を緩衝膜とした場合、図１６は、シ
リコン酸化膜を緩衝膜とした場合を示している。図に示
す曲線ａ〜ｆは、それぞれＢ（ボロン）、Ｐ（リン）、
Ａｓ（砒素）を緩衝膜を介してイオン注入したときのイ
オンのピーク濃度位置（プロジェクテッドレンジ）を示
したものであり、加速電圧によってその位置は変化す
る。曲線ａ、ｄは、Ｂを用いた場合、曲線ｂ、ｅはＰを
用いた場合、曲線ｃ、ｆは、Ａｓを用いた場合を示して
いる。したがって、本発明に用いる緩衝膜の膜厚はイオ
ン種や加速電圧によって制限を受ける。チャネルインプ
ラの加速電圧は通常１２０ＫｅＶ程度以下であるので、
どのイオン種をも利用するためには、ポリシリコン膜の
膜厚を１００ｎｍ程度以上にした場合Ａｓイオンなどの
重い原子を通過させなくなるので現実的でなく、１００
ｎｍ以下にするのが好ましい。
の半導体装置の製造工程において使用されるチャネルイ
ンプラ用緩衝膜の加速電圧依存性を説明する。図は、い
づれも縦軸はイオンのピーク濃度位置（プロジェクテッ
ドレンジ）（ｎｍ）、横軸は加速電圧（ＫｅＶ）を示し
ている。イオン種には、Ｂ、Ｐ、Ａｓを用い、図１５
は、ポリシリコン膜を緩衝膜とした場合、図１６は、シ
リコン酸化膜を緩衝膜とした場合を示している。図に示
す曲線ａ〜ｆは、それぞれＢ（ボロン）、Ｐ（リン）、
Ａｓ（砒素）を緩衝膜を介してイオン注入したときのイ
オンのピーク濃度位置（プロジェクテッドレンジ）を示
したものであり、加速電圧によってその位置は変化す
る。曲線ａ、ｄは、Ｂを用いた場合、曲線ｂ、ｅはＰを
用いた場合、曲線ｃ、ｆは、Ａｓを用いた場合を示して
いる。したがって、本発明に用いる緩衝膜の膜厚はイオ
ン種や加速電圧によって制限を受ける。チャネルインプ
ラの加速電圧は通常１２０ＫｅＶ程度以下であるので、
どのイオン種をも利用するためには、ポリシリコン膜の
膜厚を１００ｎｍ程度以上にした場合Ａｓイオンなどの
重い原子を通過させなくなるので現実的でなく、１００
ｎｍ以下にするのが好ましい。
【００３５】前述の実施例ではボロンを用いＮチャネル
トランジスタに適用しているが、もちろんＰやＡｓを用
いても良い。この場合は、Ｐチャネルトランジスタに適
用する。以上の実施例においてＥＰＲＯＭを搭載した半
導体装置を用いて説明したが、本発明は、このメモリセ
ルに限定されるものではなく、他の素子を用いることが
可能である。また、前記実施例では半導体基板上に形成
された第２層目の導電層として第１層目の導電層（第１
ポリシリコン膜）と同じポリシリコン（第２ポリシリコ
ン膜）を用いているが、本発明はこれに限らない。例え
ば、ＥＰＲＯＭの２層ゲート構造のメモリセルの第１ゲ
ートに第１ポリシリコン膜を用い、その上に形成される
第２ゲートには、ポリシリコン膜とその上のモリブデン
シリサイド膜の積層膜（ポリサイド膜）を用いても良
い。
トランジスタに適用しているが、もちろんＰやＡｓを用
いても良い。この場合は、Ｐチャネルトランジスタに適
用する。以上の実施例においてＥＰＲＯＭを搭載した半
導体装置を用いて説明したが、本発明は、このメモリセ
ルに限定されるものではなく、他の素子を用いることが
可能である。また、前記実施例では半導体基板上に形成
された第２層目の導電層として第１層目の導電層（第１
ポリシリコン膜）と同じポリシリコン（第２ポリシリコ
ン膜）を用いているが、本発明はこれに限らない。例え
ば、ＥＰＲＯＭの２層ゲート構造のメモリセルの第１ゲ
ートに第１ポリシリコン膜を用い、その上に形成される
第２ゲートには、ポリシリコン膜とその上のモリブデン
シリサイド膜の積層膜（ポリサイド膜）を用いても良
い。
【００３６】本発明は、この様に第２ポリシリコン膜を
ゲート電極として用いるトランジスタのチャネルイオン
注入を行うに際し、第１ポリシリコン膜をゲート電極に
するためのパターニング前に緩衝膜として用いることに
より、チャネルイオン注入のために形成するダミー酸化
膜及びこのダミー酸化膜を剥離する工程を減らすことが
できる。また、ダミー酸化膜剥離に用いられる希ＨＦ処
理によるフィールド酸化膜の膜減りを防ぎ、フィールド
の反転電圧の低下や反転電圧のバラツキをフィールド間
のリーク電流を防止できる。また、フィールド酸化膜の
膜減りによるフィールドトランジスタの電気特性の変動
やリークの防止も期待できる。
ゲート電極として用いるトランジスタのチャネルイオン
注入を行うに際し、第１ポリシリコン膜をゲート電極に
するためのパターニング前に緩衝膜として用いることに
より、チャネルイオン注入のために形成するダミー酸化
膜及びこのダミー酸化膜を剥離する工程を減らすことが
できる。また、ダミー酸化膜剥離に用いられる希ＨＦ処
理によるフィールド酸化膜の膜減りを防ぎ、フィールド
の反転電圧の低下や反転電圧のバラツキをフィールド間
のリーク電流を防止できる。また、フィールド酸化膜の
膜減りによるフィールドトランジスタの電気特性の変動
やリークの防止も期待できる。
【００３７】
【発明の効果】以上の様に、トランジスタのゲート電極
にしきい値制御のチャネルイオン注入をゲート電極とし
て使用されるポリシリコン膜を緩衝膜として利用するこ
とにより、従来緩衝膜として使われていたダミーゲート
酸化膜を使わずに済み、ダミーゲート酸化膜を剥離する
ための希ＨＦなどの酸処理を少なくすることができる。
その結果フィールド酸化膜の膜減りが減少するので半導
体基板に形成されるトランジスタのフィールドの反転電
圧の低下やバラツキなど特性劣化歩留まり低下を防ぐこ
とができる。
にしきい値制御のチャネルイオン注入をゲート電極とし
て使用されるポリシリコン膜を緩衝膜として利用するこ
とにより、従来緩衝膜として使われていたダミーゲート
酸化膜を使わずに済み、ダミーゲート酸化膜を剥離する
ための希ＨＦなどの酸処理を少なくすることができる。
その結果フィールド酸化膜の膜減りが減少するので半導
体基板に形成されるトランジスタのフィールドの反転電
圧の低下やバラツキなど特性劣化歩留まり低下を防ぐこ
とができる。
【図１】本発明の第１の実施例に係る半導体装置の製造
工程断面図。
工程断面図。
【図２】第１の実施例に係る半導体装置の製造工程断面
図。
図。
【図３】第１の実施例に係る半導体装置の製造工程断面
図。
図。
【図４】第１の実施例に係る半導体装置の製造工程断面
図。
図。
【図５】第１の実施例の半導体装置の断面図。
【図６】本発明及び従来の半導体装置の平面図。
【図７】第２の実施例に係る半導体装置の製造工程断面
図。
図。
【図８】第２の実施例に係る半導体装置の製造工程断面
図。
図。
【図９】第２の実施例に係る半導体装置の製造工程断面
図。
図。
【図１０】第２の実施例の半導体装置の断面図。
【図１１】本発明のフィールドトランジスタのしきい値
電圧の酸処理回数依存性を説明する特性図。
電圧の酸処理回数依存性を説明する特性図。
【図１２】第３の実施例に係る半導体装置の製造工程断
面図。
面図。
【図１３】第３の実施例に係る半導体装置の製造工程断
面図。
面図。
【図１４】第３の実施例に係る半導体装置の製造工程断
面図。
面図。
【図１５】本発明のチャネルインプラにおけるプロジェ
クテッドレンジの加速電圧依存性を説明する特性図。
クテッドレンジの加速電圧依存性を説明する特性図。
【図１６】本発明のチャネルインプラにおけるプロジェ
クテッドレンジの加速電圧依存性を説明する特性図。
クテッドレンジの加速電圧依存性を説明する特性図。
【図１７】従来の半導体装置の製造工程断面図。
【図１８】従来の半導体装置の製造工程断面図。
【図１９】従来の半導体装置の製造工程断面図。
【図２０】従来の半導体装置の製造工程断面図。
【図２１】従来の半導体装置の製造工程断面図。
【図２２】従来の半導体装置の製造工程断面図。
１ 半導体装置 ２ 半導体基板 ３ フィールド酸化膜 ４、１１ ダミー酸化膜 ５、５１、５２、５３、５４ フォトレジスト ６、１２、１５ チャネルイオン注入（チャネルイ
ンプラ） ７、１４、１６、１７、１９ ゲート酸化膜 ８ 第１ポリシリコン膜 ９ 絶縁膜（ＯＮＯ膜） １０ セル領域 １３ ポリシリコン側壁酸化膜 １８ 第２ポリシリコン膜 ２０ ＨＶ領域 ３０ ロジック領域 ４０ セル／ＨＶ領域
ンプラ） ７、１４、１６、１７、１９ ゲート酸化膜 ８ 第１ポリシリコン膜 ９ 絶縁膜（ＯＮＯ膜） １０ セル領域 １３ ポリシリコン側壁酸化膜 １８ 第２ポリシリコン膜 ２０ ＨＶ領域 ３０ ロジック領域 ４０ セル／ＨＶ領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年９月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】ゲート酸化膜１９を形成してから厚さ約１
００ｎｍの第１層目の導電層であるポリシリコン膜８
（以下、第１ポリシリコン膜という）を素子領域及びフ
ィールド酸化膜上にＣＶＤ法により堆積させる。この第
１ポリシリコン膜８にはリンなどの不純物を熱拡散させ
る。この第１ポリシリコン膜８の上に絶縁膜９を形成す
る。絶縁膜９は、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 膜
（ＯＮＯ膜）の３層膜から構成されている。このＯＮＯ
膜９の厚みは、約１８ｎｍ／１５ｎｍ／６ｎｍである。
次に、この絶縁膜９の上にフォトレジスト５１を形成
し、これをパターニングして、セル／ＨＶ領域４０のみ
被覆するようにし、ロジック領域３０上のフォトレジス
トは除去する。このパターニングされたフォトレジスト
５１をマスクとし、前記第１ポリシリコン膜８を緩衝膜
としてロジック領域３０に（５ＶのＮチャネルに）、ま
ずボロンイオン（11Ｂ＋）を１２０ＫｅＶ、１．５×１
０12ａｔｏｍｓ／ｃｍ2 の条件で深く注入し、ついで、
ボロンイオン（11Ｂ＋）を８０ＫｅＶ、２．５×１０12
ａｔｏｍｓ／ｃｍ2 の条件で浅く注入してチャネルイオ
ン注入１５を行う。ＭＯＳトランジスタのしきい値を制
御するためのチャネルイオン注入１５を行う（図３
（ｂ））。
００ｎｍの第１層目の導電層であるポリシリコン膜８
（以下、第１ポリシリコン膜という）を素子領域及びフ
ィールド酸化膜上にＣＶＤ法により堆積させる。この第
１ポリシリコン膜８にはリンなどの不純物を熱拡散させ
る。この第１ポリシリコン膜８の上に絶縁膜９を形成す
る。絶縁膜９は、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 膜
（ＯＮＯ膜）の３層膜から構成されている。このＯＮＯ
膜９の厚みは、約１８ｎｍ／１５ｎｍ／６ｎｍである。
次に、この絶縁膜９の上にフォトレジスト５１を形成
し、これをパターニングして、セル／ＨＶ領域４０のみ
被覆するようにし、ロジック領域３０上のフォトレジス
トは除去する。このパターニングされたフォトレジスト
５１をマスクとし、前記第１ポリシリコン膜８を緩衝膜
としてロジック領域３０に（５ＶのＮチャネルに）、ま
ずボロンイオン（11Ｂ＋）を１２０ＫｅＶ、１．５×１
０12ａｔｏｍｓ／ｃｍ2 の条件で深く注入し、ついで、
ボロンイオン（11Ｂ＋）を８０ＫｅＶ、２．５×１０12
ａｔｏｍｓ／ｃｍ2 の条件で浅く注入してチャネルイオ
ン注入１５を行う。ＭＯＳトランジスタのしきい値を制
御するためのチャネルイオン注入１５を行う（図３
（ｂ））。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】次に、半導体基板２上に形成された第１及
び第２ポリシリコン膜８、１８を適宜パターニングして
各領域のＭＯＳトランジスタのゲート電極を形成し、さ
らにその後の工程を行ってこれらＭＯＳトランジスタを
形成する（図５）。第１領域のセル／ＨＶ領域４０のセ
ル部にはＥＰＲＯＭセルが形成され、ＨＶ部には高電圧
のＭＯＳトランジスタが形成されている。ＨＶ部のＭＯ
Ｓトランジスタは、第１ポリシリコン膜８をゲート電極
とし、半導体基板２の表面領域にＮ＋ソース／ドレイン
領域２２を備えている。また、第２領域のロジック領域
３０にはゲート酸化膜厚の薄いトランジスタを形成して
いる。ロジック領域３０のＭＯＳトランジスタは、第２
ポリシリコン膜１８をゲート電極とし、半導体基板２の
表面領域にＮ＋ソース／ドレイン領域２３を備えてい
る。セル部のＥＰＲＯＭセルは、半導体基板２の表面領
域にＮ＋ソース／ドレイン領域２１が形成されている。
そしてこの領域を挟んで厚さ２５ｎｍ程度のゲート酸化
膜１９を介して第１ポリシリコン膜から形成された浮遊
ゲート８が形成されている。この浮遊ゲート８の上にＯ
ＮＯ膜の絶縁膜９を介して第２ポリシリコン膜から形成
された制御ゲート１８が積層されている。このセルは、
絶縁膜や保護膜（図示せず）などで被覆保護されてい
る。
び第２ポリシリコン膜８、１８を適宜パターニングして
各領域のＭＯＳトランジスタのゲート電極を形成し、さ
らにその後の工程を行ってこれらＭＯＳトランジスタを
形成する（図５）。第１領域のセル／ＨＶ領域４０のセ
ル部にはＥＰＲＯＭセルが形成され、ＨＶ部には高電圧
のＭＯＳトランジスタが形成されている。ＨＶ部のＭＯ
Ｓトランジスタは、第１ポリシリコン膜８をゲート電極
とし、半導体基板２の表面領域にＮ＋ソース／ドレイン
領域２２を備えている。また、第２領域のロジック領域
３０にはゲート酸化膜厚の薄いトランジスタを形成して
いる。ロジック領域３０のＭＯＳトランジスタは、第２
ポリシリコン膜１８をゲート電極とし、半導体基板２の
表面領域にＮ＋ソース／ドレイン領域２３を備えてい
る。セル部のＥＰＲＯＭセルは、半導体基板２の表面領
域にＮ＋ソース／ドレイン領域２１が形成されている。
そしてこの領域を挟んで厚さ２５ｎｍ程度のゲート酸化
膜１９を介して第１ポリシリコン膜から形成された浮遊
ゲート８が形成されている。この浮遊ゲート８の上にＯ
ＮＯ膜の絶縁膜９を介して第２ポリシリコン膜から形成
された制御ゲート１８が積層されている。このセルは、
絶縁膜や保護膜（図示せず）などで被覆保護されてい
る。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/08 ３３１ 27/115 21/336 21/8247 29/788 29/792 Ｈ０１Ｌ 27/08 １０２ Ｃ 27/10 ４３４ 29/78 ３０１ Ｙ ３７１
Claims (6)
- 【請求項１】 半導体基板にフィールド酸化膜を形成
し、この半導体基板主面に素子領域と素子分離領域とを
設ける工程と、 前記半導体基板主面の前記素子領域全面に第１のゲート
酸化膜を形成する工程と、 前記半導体基板主面全面に前記第１のゲート酸化膜を被
覆するように第１層目の導電層を形成する工程と、 前記半導体基板主面の前記素子領域の第２の領域に前記
第１層目の導電層を緩衝膜として、この第２の領域に形
成されるＭＯＳトランジスタのしきい値を制御するチャ
ネルイオン注入を行う工程と、 前記半導体基板主面の前記素子領域の第１の領域以外の
前記第２の領域を含む領域上の前記第１層目の導電層及
び前記第１のゲート酸化膜を取り除き、前記第１の領域
の前記第１層目の導電層を前記第１の領域に形成される
ＭＯＳトランジスタに用いられる第１のゲート電極とす
る工程と、 前記第２の領域に第２のゲート酸化膜を形成する工程
と、 前記半導体基板主面全面に前記第２のゲート酸化膜を被
覆するように第２層目の導電層を形成する工程と、 前記第２の領域の前記第２層目の導電層を前記第２の領
域に形成される前記ＭＯＳトランジスタの第２のゲート
電極とする工程とを備えていることを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記第１のゲート酸化膜の膜厚は、前記
第２のゲート酸化膜の膜厚とは異なっていることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板にフィールド酸化膜を形成
し、この半導体基板主面に素子領域と素子分離領域とを
設ける工程と、 前記半導体基板主面の前記素子領域全面に第１のゲート
酸化膜を形成する工程と、 前記半導体基板主面全面に前記第１のゲート酸化膜を被
覆するように第１層目の導電層を形成する工程と、 前記半導体基板主面の前記素子領域の第２の領域に前記
第１層目の導電層を緩衝膜として、この第２の領域に形
成されるＭＯＳトランジスタのしきい値を制御するチャ
ネルイオン注入を行う工程と、 前記半導体基板主面の前記素子領域の第３の領域に前記
第１層目の導電層を緩衝膜として、この第３の領域に形
成されるＭＯＳトランジスタのしきい値を制御するチャ
ネルイオン注入を行う工程と、 前記半導体基板主面の前記素子領域の第１の領域以外の
前記第２の領域及び第３の領域を含む領域上に形成され
た前記第１層目の導電層及びその下の前記第１のゲート
酸化膜を取り除いて前記第１の領域の前記第１層目の導
電層を前記第１の領域に形成されるＭＯＳトランジスタ
に用いられる第１のゲート電極とする工程と、 前記第２の領域に第２のゲート酸化膜を形成する工程
と、 前記第２の領域及び前記第３の領域に第３のゲート酸化
膜を形成して、前記第２の領域では前記第２のゲート酸
化膜の上に重ねる工程と、 前記半導体基板主面全面に前記第３のゲート酸化膜を被
覆するように第２層目の導電層を形成する工程と、 前記第２の領域及び前記第３の領域の前記第２層目の導
電層を前記第２の領域及び第３の領域に形成される前記
ＭＯＳトランジスタの第２のゲート電極及び第３のゲー
ト電極とする工程とを備えていることを特徴とする半導
体装置の製造方法。 - 【請求項４】 半導体基板にフィールド酸化膜を形成
し、この半導体基板主面に素子領域と素子分離領域とを
設ける工程と、 前記半導体基板主面の前記素子領域全面に第１のゲート
酸化膜を形成する工程と、 前記半導体基板主面全面に前記第１のゲート酸化膜を被
覆するように第１層目の導電層を形成する工程と、 前記半導体基板主面の前記素子領域の第２の領域に前記
第１層目の導電層を緩衝膜として、この第２の領域に形
成されるＭＯＳトランジスタのしきい値を制御するチャ
ネルイオン注入を行う工程と、 前記半導体基板主面の前記素子領域の第１の領域以外の
前記第２の領域及び第３の領域を含む領域上に形成され
た前記第１層目の導電層及びその下の前記第１のゲート
酸化膜を取り除いて前記第１の領域の前記第１層目の導
電層を前記第１の領域に形成されるＭＯＳトランジスタ
に用いられる第１のゲート電極とする工程と、 前記第２の領域及び前記第３の領域に第２のゲート酸化
膜を形成する工程と、 前記半導体基板主面の前記素子領域の第３の領域に前記
第２のゲート酸化膜を緩衝膜として、この第３の領域に
形成されるＭＯＳトランジスタのしきい値を制御するチ
ャネルイオン注入を行う工程と、 前記第３の領域上の前記第２のゲート酸化膜を取り除く
工程と、 前記第２の領域及び前記第３の領域に第３のゲート酸化
膜を形成し、前記第２の領域では前記第２のゲート酸化
膜の上に重ねる工程と、 前記半導体基板主面全面に前記第３のゲート酸化膜を被
覆するように第２層目の導電層を形成する工程と、 前記第２の領域及び前記第３の領域の前記第２層目の導
電層を前記第２の領域及び第３の領域に形成される前記
ＭＯＳトランジスタの第２のゲート電極及び第３のゲー
ト電極とする工程とを備えていることを特徴とする半導
体装置の製造方法。 - 【請求項５】 前記第１の領域には前記第１層目の導電
層を浮遊ゲートとしこの浮遊ゲートの上に層間絶縁膜を
介して設けられた前記第２層目の導電層を制御ゲートと
する積層ゲート構造のメモリセルを形成する工程を備え
ていることを特徴とする請求項１乃至請求項４のいづれ
かに記載の半導体装置の製造方法。 - 【請求項６】 前記第１層目の導電層は膜厚１００ｎｍ
以下のポリシリコン膜からなることを特徴とする請求項
１乃至請求項５のいずれかに記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156586A JPH07335883A (ja) | 1994-06-15 | 1994-06-15 | 半導体装置の製造方法 |
| US08/487,248 US5607868A (en) | 1994-06-15 | 1995-06-13 | Method of fabricating semiconductor device with channel ion implantation through a conductive layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156586A JPH07335883A (ja) | 1994-06-15 | 1994-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335883A true JPH07335883A (ja) | 1995-12-22 |
Family
ID=15631009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6156586A Pending JPH07335883A (ja) | 1994-06-15 | 1994-06-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5607868A (ja) |
| JP (1) | JPH07335883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008526029A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 自己整合的シャロートレンチ分離を用いたｅｅｐｒｏｍアレイ |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596529A (en) * | 1993-11-30 | 1997-01-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP3483229B2 (ja) * | 1995-09-21 | 2004-01-06 | ローム株式会社 | 半導体装置の製造方法 |
| JP3399186B2 (ja) * | 1995-10-13 | 2003-04-21 | ソニー株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| IT1289526B1 (it) * | 1996-12-24 | 1998-10-15 | Sgs Thomson Microelectronics | Processo per la fabbricazione di celle di memoria a doppio livello di polisilicio per dispositivi di tipo eeprom |
| JP3304803B2 (ja) * | 1997-02-07 | 2002-07-22 | ヤマハ株式会社 | 多電源半導体装置の製造方法 |
| JP3648015B2 (ja) * | 1997-05-14 | 2005-05-18 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6815295B1 (en) | 1997-05-14 | 2004-11-09 | Renesas Technology Corp. | Method of manufacturing field effect transistors |
| US5972753A (en) | 1997-12-04 | 1999-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of self-align cell edge implant to reduce leakage current and improve program speed in split-gate flash |
| US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
| US6191444B1 (en) * | 1998-09-03 | 2001-02-20 | Micron Technology, Inc. | Mini flash process and circuit |
| JP2000315733A (ja) * | 1999-04-28 | 2000-11-14 | Fujitsu Ltd | 多電源半導体装置の製造方法 |
| JP2000349164A (ja) * | 1999-06-08 | 2000-12-15 | Nec Corp | 素子分離絶縁膜を有する半導体装置の製造方法 |
| EP1102319B1 (en) | 1999-11-19 | 2010-05-26 | STMicroelectronics Srl | Process for manufacturing electronic devices comprising high-voltage MOS and EEPROM transistors |
| US7148103B2 (en) * | 2001-10-16 | 2006-12-12 | Koninklijke Philips Electronics N.V. | Multilevel poly-Si tiling for semiconductor circuit manufacture |
| EP1496548B1 (en) * | 2003-07-11 | 2008-01-02 | STMicroelectronics S.r.l. | Method for manufacturing differential isolation structures in a semiconductor electronic device and corresponding structure |
| US7262463B2 (en) * | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7160771B2 (en) * | 2003-11-28 | 2007-01-09 | International Business Machines Corporation | Forming gate oxides having multiple thicknesses |
| KR100668748B1 (ko) * | 2005-06-29 | 2007-01-29 | 주식회사 하이닉스반도체 | 게이트-관통 이온주입을 이용한 반도체소자의 제조방법 |
| JP2007096060A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008047822A (ja) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
| US20080237811A1 (en) * | 2007-03-30 | 2008-10-02 | Rohit Pal | Method for preserving processing history on a wafer |
| KR100835430B1 (ko) * | 2007-05-21 | 2008-06-04 | 주식회사 동부하이텍 | 반도체 소자의 듀얼 게이트 전극 형성 방법 |
| US20200020707A1 (en) * | 2018-07-13 | 2020-01-16 | Ememory Technology Inc. | Semiconductor processing method for manufacturing antifuse structure with improved immunity against erroneous programming |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JPS61204972A (ja) * | 1985-03-07 | 1986-09-11 | Seiko Instr & Electronics Ltd | Ｍｉｓトランジスタ−の製造方法 |
| JPS61204973A (ja) * | 1985-03-07 | 1986-09-11 | Seiko Instr & Electronics Ltd | Ｍｉｓトランジスタ−の製造方法 |
| JPS61292358A (ja) * | 1985-06-19 | 1986-12-23 | Fujitsu Ltd | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JPS6235574A (ja) * | 1985-08-08 | 1987-02-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63160276A (ja) * | 1986-12-24 | 1988-07-04 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS63244776A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
| US4845047A (en) * | 1987-06-25 | 1989-07-04 | Texas Instruments Incorporated | Threshold adjustment method for an IGFET |
| JPH01184956A (ja) * | 1988-01-20 | 1989-07-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02111032A (ja) * | 1988-10-20 | 1990-04-24 | Matsushita Electron Corp | Ｍｏｓ集積回路装置の製造方法 |
| JP2723313B2 (ja) * | 1989-10-31 | 1998-03-09 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH05211333A (ja) * | 1991-11-01 | 1993-08-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5248627A (en) * | 1992-03-20 | 1993-09-28 | Siliconix Incorporated | Threshold adjustment in fabricating vertical dmos devices |
| JP3200978B2 (ja) * | 1992-07-02 | 2001-08-20 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-06-15 JP JP6156586A patent/JPH07335883A/ja active Pending
-
1995
- 1995-06-13 US US08/487,248 patent/US5607868A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008526029A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 自己整合的シャロートレンチ分離を用いたｅｅｐｒｏｍアレイ |
| JP4644258B2 (ja) * | 2004-12-22 | 2011-03-02 | サンディスク コーポレイション | 不揮発性メモリアレイを形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5607868A (en) | 1997-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07335883A (ja) | 半導体装置の製造方法 | |
| JP4545256B2 (ja) | サイドウオールスプリットゲートフラッシュトランジスタの集積方法 | |
| US4435895A (en) | Process for forming complementary integrated circuit devices | |
| JPS58202562A (ja) | 半導体装置の製造方法 | |
| US6479339B2 (en) | Use of a thin nitride spacer in a split gate embedded analog process | |
| JPH11265987A (ja) | 不揮発性メモリ及びその製造方法 | |
| US6368907B1 (en) | Method of fabricating semiconductor device | |
| JPH08107157A (ja) | 半導体装置とその製造方法 | |
| US6647542B2 (en) | Efficient fabrication process for dual well type structures | |
| US6465323B1 (en) | Method for forming semiconductor integrated circuit microelectronic fabrication having multiple gate dielectric layers with multiple thicknesses | |
| US6835622B2 (en) | Gate electrode doping method for forming semiconductor integrated circuit microelectronic fabrication with varying effective gate dielectric layer thicknesses | |
| JP4398010B2 (ja) | 半導体装置の製造方法 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JP3180781B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| US6291851B1 (en) | Semiconductor device having oxide layers formed with different thicknesses | |
| JPH0888360A (ja) | 半導体装置及びその製造方法 | |
| JPH06268057A (ja) | 半導体装置の製造方法 | |
| EP0294699B1 (en) | Method for making capacitors in cmos and nmos processes | |
| JP3467787B2 (ja) | 半導体装置の製造方法 | |
| JP3128481B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JP2001110910A (ja) | 半導体装置の製造方法 | |
| JPH0221648A (ja) | 半導体装置の製造方法 | |
| JP2002057226A (ja) | 半導体装置およびその製造方法 | |
| JPH07335738A (ja) | 半導体装置及びその製造方法 | |
| JPH09232453A (ja) | 半導体装置及びその製造方法 |