JPH05211333A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05211333A
JPH05211333A JP4308203A JP30820392A JPH05211333A JP H05211333 A JPH05211333 A JP H05211333A JP 4308203 A JP4308203 A JP 4308203A JP 30820392 A JP30820392 A JP 30820392A JP H05211333 A JPH05211333 A JP H05211333A
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gate electrode
electrode layer
thickness
gate
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豊 丸尾
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Abstract

(57)【要約】 【構成】 半導体基板１１の素子形成領域上に熱酸化に
よりゲート絶縁膜１８を形成した後、ゲート電極層１９
を薄く形成し、次いで、ＭＯＳトランジスタの閾値電圧
を調整するためのイオン２１の注入を行ない、その後、
薄く形成したゲート電極層の上に、所定の厚さとなるよ
うゲート電極層１９ａを形成する。 【効果】 半導体基板の素子形成領域上に熱酸化による
ゲート絶縁膜の形成工程に続いて、ゲート電極層を形成
するために、レジストの形成のパーティクルの付着を防
ぎ、かつ、ゲート電極層をバッファ層として使用してＭ
ＯＳトランジスタの閾値電圧調整用のイオン注入を行な
うことによって、イオン注入時に起こるゲート絶縁膜の
損傷を防ぐことができ、ＭＯＳトランジスタのゲート絶
縁膜の不良を低減でき、半導体装置として高信頼性のデ
バイスを供給することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に、ＭＯＳ型半導体装置のゲート絶縁膜の製造方
法に関するものである。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置においては、
半導体基板の素子形成領域上に１回の熱酸化により所望
の膜厚のゲート絶縁膜を形成した後、写真食刻法により
Ｐチャンネル型、Ｎチャンネル型トランジスタの各々の
形成領域に閾値電圧調整用のイオン注入を行なってい
た。
【０００３】図５は、従来のＭＯＳ型半導体装置の製造
方法を説明するための工程断面図である。図中、４１は
半導体基板、４２はＮウェル、４３はＰウェル、４４は
ＬＯＣＯＳ酸化膜、４５はゲート酸化膜、４６，４７は
レジスト膜、４８はＢＦ2 +イオン、４９はゲート電極
層である。
【０００４】半導体基板４１は、この例では、（１０
０）平面を表面にもつＰ型のＳｉ基板であり、リンのイ
オン注入によりＮウェル４２、ボロンのイオン注入によ
りＰウェル４３を形成する。ついで、窒素：酸素が９：
１の混合ガスの雰囲気中で１２００℃、４時間の熱処理
を行なって、Ｎウェル４２とＰウェル４３のドライブイ
ンを行なった後、素子分離用のＬＯＣＯＳ酸化膜４４
と、１５０Å程度のゲート酸化膜４５を形成する（図５
（Ａ））。
【０００５】その上に、少なくともＮチャンネルトラン
ジスタのチャンネル領域となる部分を開口したレジスト
膜４６を形成し、ＢＦ2 + イオン４８を、４０ＫｅＶ、
１．０×１０12／ｃｍ2 の条件でチャンネルドープする
（図５（Ｂ））。このチャンネルドープは、ＭＯＳトラ
ンジスタの閾値電圧を上げるように調整するために行な
われるもので、ＢＦ2 + イオンや、Ｂ+ イオン等が用い
られる。
【０００６】レジスト膜４６の剥離は、加熱した硫酸と
過酸化水素水の混液に浸漬することにより行なわれる。
レジスト膜４６を剥離した後、少なくともＰチャンネル
トランジスタのチャンネル領域となる部分を開口したレ
ジスト膜４７を形成し、ＢＦ2 + イオン４８を、４０Ｋ
ｅＶ、１．８×１０12／ｃｍ2 の条件でチャンネルドー
プする（図５（Ｃ））。このチャンネルドープは、ＭＯ
Ｓトランジスタの閾値電圧を下げるように調整するため
に行なわれるものであるが、同様に、ＢＦ2 +イオン
や、Ｂ+ イオン等が用いられる。レジスト膜４７も、加
熱した硫酸と過酸化水素水の混液に浸漬することによっ
て剥離される（図５（Ｄ））。
【０００７】この剥離工程を行なっても、レジスト物質
の無機質の酸化物は、硫酸に溶けないために残ってしま
う。残留物は、５〜１０Å程度の厚さでゲート酸化膜４
５の表面に偏在する。残留物の除去は、弗化水素水溶
液、例えば、 ＨＦ：Ｈ2 Ｏ＝１：２００ の液で、１０秒間エッチングする。その上に、ゲート電
極層４９として、多結晶シリコン膜を、約４０００Åの
厚さに形成し、Ｐ（リン）またはＡｓ（砒素）等のＮ型
イオンの拡散処理を行なって、多結晶シリコン膜をＮタ
イプ化する（図５（Ｅ））。その後は、所定の工程によ
り、ＣＭＯＳ−ＩＣを形成する。
【０００８】このような従来の製造方法では、半導体基
板の素子形成領域上に熱酸化によりゲート絶縁膜を形成
した後、閾値電圧調整用のイオン注入を行なっていたた
め、イオン注入時のゲート絶縁膜が損傷を受ける。ゲー
ト絶縁膜の損傷について、図６で説明する。図中、４１
は半導体基板、４５はゲート酸化膜、５０は濃度プロフ
ァイル、５１は欠陥層である。イオン注入の打ち込みの
ピークの深さＲｐは、４０ＫｅＶ程度の打ち込みエネル
ギーでは、３７０Å程度であり、その６０〜７０％の深
さは、欠陥が生じやすい層となる。図の欠陥層５１は、
これを表している。この場合では、欠陥層の深さは、２
２０Åに達し、ゲート絶縁膜４５が１５０Å程度とする
と、ゲート絶縁膜４５には、欠陥が多く発生する。
【０００９】また、イオン注入の前後のレジストの塗布
および剥離工程の際にゲート絶縁膜に付着するパーティ
クル、例えば、ＡＬ2 Ｏ3 やＭｇＯ等が、約５〜１０Å
程度残留し、上述した弗化水素水溶液によるエッチング
工程において、ゲート酸化膜の表面が１０Å程度エッチ
ングされ、全体に薄くなると同時に、部分的に深くエッ
チングされ、欠陥が生じるという問題もある。
【００１０】ところで、サブミクロンプロセスと呼ばれ
る０．８μｍ以下のプロセスでは、ゲート酸化膜は、集
積度が向上するにつれて薄くなっている。例えば、０．
８μｍプロセスでは、１５０〜１８０Å、０．５μｍプ
ロセスでは、１２０〜１５０Å、０．３μｍプロセスで
は、１００〜１２０Å程度である。したがって、上述し
た欠陥は、薄いゲート絶縁膜の場合には、ゲート耐圧の
劣化を引き起こし、致命的なものとなる。
【００１１】
【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、ＭＯＳトランジ
スタの閾値電圧調整用のイオン注入時の損傷、レジスト
のパターニングの際のパーティクルなどに起因するゲー
ト絶縁膜中の欠陥を防ぐことによってゲート絶縁膜の不
良を低減し、信頼性の高い半導体装置の製造方法を提供
することを目的とするものである。
【００１２】
【課題を解決するための手段】本発明は、半導体装置の
製造方法において、半導体基板の素子形成領域上に熱酸
化によりゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜上にゲート電極層を所定の厚さよりも薄く形成する
工程と、前記ゲート絶縁膜と前記ゲート電極層とを通し
てイオン注入を行なう工程と、前記ゲート電極となる層
の上に所定の厚さとなるようゲート電極層を形成する工
程を含むことを特徴とするものである。
【００１３】
【作用】本発明によれば、半導体基板の素子形成領域上
に熱酸化によりゲート絶縁膜を形成し、その上にゲート
電極層を所定の厚さよりも薄く形成しておくために、パ
ターニングの際のパーティクルの付着を防ぎ、かつ、ゲ
ート電極層をバッファ層としてイオン注入を行なうこと
によって、ゲート絶縁膜の損傷を防ぎ、ゲート酸化膜の
膜減りを防ぐことができる。
【００１４】図７は、本発明による閾値電圧調整用のイ
オン注入の説明図である。図中、４１は半導体基板、４
５はゲート酸化膜、４９ａはゲート電極層、５０は濃度
プロファイル、５１は欠陥層である。図６との対比から
分かるように、閾値電圧調整用のイオン注入を行なう際
に、ゲート酸化膜４５の上には、ゲート電極層４９ａが
形成されている。ゲート電極層４９ａは、要求されるゲ
ート電極層の厚さよりも薄く形成される。一例を説明す
ると、ゲート酸化膜４５の厚さを１５０Åとし、ゲート
電極層４９ａは、３００Åとする。なお、ゲート電極層
としては、４０００Å程度の厚さが必要であるから、ゲ
ート電極層４９ａは、ゲート電極層の一部である。これ
に６０ｋｅＶ程度の打ち込みエネルギーでイオン注入を
行なうと、打ち込みのピークの深さＲｐは、６００Å程
度である。欠陥層５１の深さは、３６０Å程度となるか
ら、ゲート絶縁膜４５に欠陥が生じたとしても、その表
面の６０Å程度の深さの部分に生じるだけであり、ゲー
ト絶縁膜４５の損傷は問題とならない程度であり、欠陥
による耐圧の低下はなくなる。
【００１５】また、レジストの残渣の除去のためのエッ
チング工程において、ゲート酸化膜がエッチング液にさ
らされることがなく、膜減りが生じることがなく、膜減
りによる耐圧低下も防止できる。
【００１６】なお、ゲート電極層４９ａを、最終的なゲ
ート電極層の厚さとしない理由は、イオン注入の際の打
ち込みエネルギーを大きくしないためであり、図７で説
明したように、欠陥が生じやすい深さとの関連におい
て、適宜の厚さに設定できる。
【００１７】
【実施例】図１乃至図３は、本発明の半導体装置の製造
方法の一実施例を工程順に沿って見たＭＯＳトランジス
タ領域のウェハの断面図である。図中、１１はＮ型シリ
コン基板、１２は二酸化シリコン膜、１３はシリコン窒
化膜、１４はボロンイオン、１５はストッパ領域、１６
はＬＯＣＯＳ酸化膜、１７，１８は二酸化シリコン膜、
１９，１９ａは多結晶シリコン膜、２０はレジスト、２
１はＢＦ2 + イオン、２２はリンイオン、２３は低濃度
不純物拡散層、２４は酸化膜、２５は二酸化シリコン
膜、２６は側壁、２７はリンイオン、２８は高濃度不純
物拡散層、２９は二酸化シリコン膜、３０は層間絶縁
膜、３１はアルミニウム、３２はパッシベーション膜で
ある。
【００１８】まず、写真食刻法によりＮ型シリコン基板
１１中にボロンイオン１４の注入を行ない、Ｎチャンネ
ル素子の形成領域にＰウェルを形成し、同様にリンのイ
オン注入を行ない、Ｐチャンネル素子の形成領域にＮウ
ェルを形成する。その後、窒素：酸素が９：１の混合ガ
スの雰囲気中で１２００℃、４時間の熱処理を行なっ
て、ＮウェルとＰウェルのドライブインを行なう。次
に、前記Ｎ型シリコン基板１１上に、９５０℃の条件下
で水蒸気酸化を行ない、１０００Åの膜厚の二酸化シリ
コン膜１２を形成し、さらに、二酸化シリコン１２膜上
にＣＶＤ法によりシリコン窒化膜１３を１６００Å程度
堆積した後、写真食刻法により素子形成領域にのみ前記
シリコン窒化膜を残す。そして、レジストを塗布し、写
真食刻法によりＰ型ストッパ形成部分のレジストの開孔
を行なった後、エネルギー４０ｋｅＶ、ドーズ量１×１
０12／ｃｍ2 の条件でボロン１４のイオン注入を行な
い、次いで、レジストを除去してから、熱処理を行なっ
て、Ｎチャンネルストッパ領域１５を形成する（図１
（Ａ））。熱処理の条件は、例えば、１００％の窒素、
または、窒素：酸素が９：１の混合ガス等の雰囲気中で
１０００℃、３０分程度であり、この熱処理によって、
Ｎチャンネルストッパ領域１５の形成のためのイオン注
入によりシリコン基板に生じた欠陥を回復させることが
できる。なお、図１（Ａ）では、ウェル領域は図示して
いない。また、ここまでの工程において、ＰウェルとＮ
ウェルの両方が形成される必要はなく、一方のチャンネ
ル素子のためのウェル領域が形成され、他方のチャンネ
ル素子は、ウェルとしてでなく、基板そのものに形成さ
れてもよい。
【００１９】それから、前記シリコン窒化膜１３をマス
クとして、９５０℃の水蒸気酸化により選択酸化を行な
って、二酸化シリコン膜を厚さ７０００Å程度に形成す
ることにより、ＬＯＣＯＳ酸化膜１６を形成する。その
後、シリコン窒化膜１３を除去する（図１（Ｂ））。
【００２０】次に、犠牲酸化として、８５０℃の水蒸気
酸化を１８分間行ない、素子形成領域に膜厚が約２５０
Åの二酸化シリコン膜１７を形成する（図１（Ｃ））。
そして、弗酸を含む溶液中で二酸化シリコン膜１７をエ
ッチングする（図１（Ｄ））。この二酸化シリコン膜１
７の形成と除去によりフィールド酸化膜の形成時に、フ
ィールド酸化膜の端部に形成されたＳｉＯＮまたはＳｉ
3 Ｎ4 等のシリコンの窒化物を除去することができる。
【００２１】次いで、８５０℃の水蒸気酸化を９分間行
ない、素子形成領域上にＭＯＳトランジスタのゲート絶
縁膜となる膜厚１５０Åの二酸化シリコン膜１８を形成
した後、多結晶シリコン膜１９をＣＶＤ法によって、ウ
ェハ全面に約２００Å堆積させる（図２（Ｅ））。多結
晶シリコン膜１９は、ゲート電極層として形成されるも
のであるが、この工程では、ゲート電極層は、必要な厚
さに形成せず、それよりも薄い厚さに形成しておく。後
述するイオンの注入の妨げとならないためである。
【００２２】次に、写真食刻法により、Ｎチャンネル領
域の少なくともチャンネル部分を開口したレジスト２０
を着膜し、ＭＯＳトランジスタの閾値電圧を調整するた
めに、Ｂ（ボロン）またはＢＦ2 + のイオン２１の注入
を行なう（図２（Ｆ））。
【００２３】レジスト２０を除去した後、窒素ガス雰囲
気中で、１０００℃の熱処理を２０分間行なった後、多
結晶シリコン膜１９の上に、多結晶シリコン膜をＣＶＤ
法によって、ウェハ全面に約４３００Åの厚さに堆積さ
せる。これにより、ゲート絶縁膜１８上に形成された多
結晶シリコン膜１９ａの合計の厚さは、約４５００Åと
なる。この多結晶シリコン膜１９ａに、エネルギー８０
ｋｅＶ、ドーズ量４×１０15／ｃｍ2 の条件下で、リン
イオンの注入を行なって、多結晶シリコン膜１９ａをＮ
型の高濃度不純物拡散層とする（図２（Ｇ））。
【００２４】次に、写真食刻法によりトランジスタのゲ
ート電極１９ｂとなる部分を残して、多結晶シリコン膜
１９ａをエッチングする。その後、Ｎチャンネルトラン
ジスタ形成領域では、写真食刻法により、素子形成領域
の開孔を行ない、リンイオン２２の注入により、高耐圧
トランジスタのオフセット領域に低濃度不純物拡散層２
３を形成する。リンイオン２２の注入の前に、ゲート電
極１９ｂの表面を酸化して、酸化膜２４を形成しておく
のがよい（図２（Ｈ））。
【００２５】次に、ウェハ全面にＣＶＤ法により、二酸
化シリコン膜２５を１μｍ程度堆積した後（図３
（Ｉ））、二酸化シリコン膜２５を異方性エッチングに
よりエッチングして、ゲート電極１９ｂに側壁２６を設
ける（図３（Ｊ））。再度、ウェハ全面にＣＶＤ法によ
り、二酸化シリコン膜２９を２００Å程度堆積した後、
Ｎチャンネルトランジスタ形成領域では、写真食刻法に
より、素子形成領域の開孔を行ない、リンイオン２７の
注入により、トランジスタのソース領域とドレイン領域
に高濃度不純物拡散層２８を形成する（図３（Ｋ））。
【００２６】以後の工程は、通常の方法にしたがって、
ウェハ全面に層間絶縁膜３０としてＮＳＧ膜を約１００
０Å程度とＢＰＳＧ膜を５０００Å程度との積層膜を堆
積し、写真食刻法によりソースおよびドレインの引き出
し用のコンタクトホールを形成した後、電極配線用のア
ルミニウム３１をスパッタして、写真食刻法によりパタ
ーニングを行ない、アルミニウム配線を形成する。そし
て、パッシベーション膜３２として、二酸化シリコン膜
をＣＶＤ法を用いて堆積し（図３（Ｌ））、写真食刻法
により、パッドを開孔した後、弗酸を含む溶液により、
パッシベーション膜のパッド部上に位置する部分を除去
し、電極引き出し口を形成する。
【００２７】上述した実施例では、一方のチャンネル素
子の領域についてのみ説明し、他方のチャンネル領域の
形成工程の説明は省略した。
【００２８】図４は、図１乃至図３で説明した半導体装
置の製造方法の実施例と同様の実施例を、Ｎ型およびＰ
型のチャンネル素子の両方の領域を形成する工程を主に
説明するための工程断面図である。この実施例では、具
体的な数値例は、図５で説明した従来例に本発明を適用
した場合について説明する。図中、４１は半導体基板、
４２はＮウェル、４３はＰウェル、４４はＬＯＣＯＳ酸
化膜、４５はゲート酸化膜、４６，４７はレジスト膜、
４８はＢＦ2 + イオン、４９ａ，４９ｂはゲート電極層
である。
【００２９】半導体基板４１は、（１００）平面を表面
にもつＰ型のＳｉ基板であり、リンのイオン注入により
Ｎウェル４２、ボロンのイオン注入によりＰウェル４３
を形成する。ついで、窒素：酸素が９：１の混合ガスの
雰囲気中で１２００℃、４時間の熱処理を行なって、Ｎ
ウェル４２とＰウェル４３のドライブインを行なった
後、素子分離用のＬＯＣＯＳ酸化膜４４と、１５０Å程
度のゲート酸化膜４５を形成する（図４（Ａ））。
【００３０】その上に、多結晶シリコン膜をＣＶＤ法に
よりウェハ全面に約３００Å堆積させる（図４
（Ｂ））。多結晶シリコン膜は、ゲート電極層４９ａと
して形成されるものであるが、上述したように、この工
程では、ゲート電極層は、必要な厚さに形成せず、それ
よりも薄い厚さに形成しておく。
【００３１】その上に、少なくともＮチャンネルトラン
ジスタのチャンネル領域となる部分を開口したレジスト
膜４６を形成し、ＢＦ2 + イオン４８を、６０ＫｅＶ、
１．０×１０12／ｃｍ2 の条件でチャンネルドープする
（図４（Ｃ））。このチャンネルドープは、ＭＯＳトラ
ンジスタの閾値電圧を上げるように調整するために行な
われるもので、ＢＦ2 + イオンや、Ｂ+ イオン等が用い
られる。
【００３２】レジスト膜４６の剥離は、加熱した硫酸と
過酸化水素水の混液に浸漬することにより行なわれる。
レジスト膜４６を剥離した後、少なくともＰチャンネル
トランジスタのチャンネル領域となる部分を開口したレ
ジスト膜７を形成し、ＢＦ2 + イオン４８を、６０Ｋｅ
Ｖ、１．８×１０12／ｃｍ2 の条件でチャンネルドープ
する（図４（Ｄ））。このチャンネルドープは、ＭＯＳ
トランジスタの閾値電圧を下げるように調整するために
行なわれるものであるが、同様に、ＢＦ2 + イオンや、
Ｂ+ イオン等が用いられる。レジスト膜４７も、加熱し
た硫酸と過酸化水素水の混液に浸漬することによって剥
離される（図４（Ｄ））。
【００３３】この剥離工程を行なっても、レジスト物質
の無機質の酸化物は、硫酸に溶けないために残ってしま
うが、この残留物の除去は、弗化水素水溶液、例えば、 ＨＦ：Ｈ2 Ｏ＝１：２００ の液で、１０秒間エッチングすることにより行なう（図
４（Ｅ））。その上に、ゲート電極層４９ｂとして、多
結晶シリコン膜を、約３７００Åの厚さに形成し、Ｐ
（リン）またはＡｓ（砒素）等のＮ型イオンの拡散処理
を行なって、多結晶シリコン膜で形成されたゲート電極
層４９ａ，４９ｂをＮタイプ化する（図４（Ｆ））。そ
の後は、所定の工程により、ＣＭＯＳ−ＩＣを形成す
る。
【００３４】上述した実施例では、ゲート電極層とし
て、多結晶シリコン膜を用いたが、ゲート電極層として
用いることができる層であればよく、多結晶シリコン膜
に限られるものではない。アモルファスシリコン膜を用
いることもできる。また、最初に薄く形成されるゲート
電極層と、その上に形成されるゲート電極層とが同じで
ある必要もない。最初に、多結晶シリコン膜を薄く形成
し、イオン注入後に、その上に、アモルファスシリコン
膜を形成して所定のゲート電極層となるようにしてもよ
い。もちろん、最初に、アモルファスシリコン膜を形成
し、イオン注入後に、その上に、多結晶シリコン膜を形
成してもよい。また、最初に、多結晶シリコン膜、また
は、アモルファスシリコン膜を薄く、例えば、１５００
Å〜２０００Åの厚さに形成し、イオン注入後に、その
上に、メタルシリコン、つまりシリサイド層として例え
ば、ＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 を２５００Å厚
に形成し、ポリサイド構造のゲート電極層を形成しても
よい。
【００３５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、半導体基板の素子形成領域上に熱酸化による
ゲート絶縁膜の形成工程に続いて、ゲート電極層を形成
するために、レジストの形成のパーティクルの付着を防
ぎ、かつ、ゲート電極層をバッファ層として使用してＭ
ＯＳトランジスタの閾値電圧調整用のイオン注入を行な
うことによって、イオン注入時に起こるゲート絶縁膜の
損傷を防ぐことができ、ＭＯＳトランジスタのゲート絶
縁膜の不良を低減でき、半導体装置として高信頼性のデ
バイスを供給することができるという効果がある。
【図面の簡単な説明】
【図１】〜
【図３】 本発明の半導体装置の製造方法の一実施例の
工程断面図である。
【図４】 図１乃至図３と同様の実施例を、Ｎ型および
Ｐ型のチャンネル素子の両方の領域を形成する工程を主
に説明するための工程断面図である。
【図５】 従来のＭＯＳ型半導体装置の製造方法を説明
するための工程断面図である。
【図６】 従来の製造方法によるゲート絶縁膜の損傷の
説明図である。
【図７】 本発明の作用の説明図である。
【符号の説明】
１１ Ｎ型シリコン基板 １２ 二酸化シリコン膜 １３ シリコン窒化膜 １４ ボロンイオン １５ ストッパ領域 １６ ＬＯＣＯＳ酸化膜 １７，１８ 二酸化シリコン膜 １９ 多結晶シリコン膜 ２０ レジスト ２１ ＢＦ2 + イオン ２２ リンイオン ２３ 低濃度不純物拡散層 ２４，２５ 二酸化シリコン膜 ２６ 側壁 ２７ リンイオン ２８ 高濃度不純物拡散層 ２９ 二酸化シリコン膜 ３０ 層間絶縁膜 ３１ アルミニウム ３２ パッシベーション膜 ４１ 半導体基板 ４２ Ｎウェル ４３ Ｐウェル ４４ ＬＯＣＯＳ酸化膜 ４５ ゲート酸化膜 ４６，４７ レジスト膜 ４８ ＢＦ2 + イオン ４９，４９ａ，４９ｂ ゲート電極層

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の素子形成領域上に熱酸化に
    よりゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
    上にゲート電極層を所定の厚さよりも薄く形成する工程
    と、前記ゲート絶縁膜と前記ゲート電極層とを通してイ
    オン注入を行なう工程と、前記ゲート電極となる層の上
    に所定の厚さとなるようゲート電極層を形成する工程を
    含むことを特徴とする半導体装置の製造方法。
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