JPH09246206A

JPH09246206A - ゲート電極の形成方法

Info

Publication number: JPH09246206A
Application number: JP8047752A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-03-05
Filing date: 1996-03-05
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】ＷＳｉｘ単層膜からなるＭＯＳトランジスタ
のゲート電極の下地密着性を改善し、かつ低抵抗化す
る。【解決手段】成膜時は低ストレス、ゲート電極完成時
は低抵抗という相反する要求に応えるため、ＷＳｉｘパ
ターン６ｉａを最初から固定的な組成比でゲート絶縁膜
上に単独形成するのではなく、厚さ２０ｎｍ以下の薄い
アモルファス・シリコン・パターン５ａを介在させた形
で形成する。上記ＷＳｉｘパターン６ｉの元となるＷＳ
ｉｘ膜は、ＳｉＨ₂ Ｃｌ₂ 還元ＣＶＤ法によりアモルフ
ァス・シリコン膜との界面近傍のＷ含有量が高くなるよ
うに成膜する。このとき、膜を無理にシリコン・リッチ
にする必要がないので、膜を低抵抗化できる。上記両パ
ターンは、ソース／ドレイン領域の不純物活性化アニー
ルに伴って相互に反応し、ＷＳｉｘ単層膜からなるゲー
ト電極に変化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳトランジスタ等の
半導体素子に用いられるゲート電極の形成方法に関し、
特にこのゲート電極を高融点金属シリサイド膜単独で形
成することにより、低コスト化，低抵抗化，密着性向
上，高ゲート耐圧化を図る方法に関する。

【０００２】

【従来の技術】ＬＳＩのデザイン・ルールが１〜２ミク
ロンであった世代までは、ＭＯＳトランジスタのゲート
電極材料はもっぱらポリシリコンであった。このポリシ
リコンの低抵抗化は通常、リンを大量にドープする（ｎ
+ 型化する）ことで図られている。しかし、そのシート
抵抗は１００ｎｍの膜厚で約１００Ω／□もあり、ＬＳ
Ｉの微細化および高集積化の進展と共に、ポリシリコン
・ゲート電極の配線抵抗による信号の遅延がＬＳＩの動
作速度に対して無視できないレベルとなってきた。

【０００３】かかる背景から、不純物含有ポリシリコン
層に比べてアニール後に１桁以上低いシート抵抗が得ら
れる高融点金属シリサイドが注目されるようになってき
た。この高融点金属シリサイドの代表例は、ＷＳｉｘ
（タングステン・シリサイド）である。しかし、ＷＳｉ
ｘ膜は以下の理由により、単層でゲート電極として用い
ることは困難と考えられてきた。

【０００４】第一に、ＷＳｉｘ膜はＳｉＯ₂ 膜に対する
密着性に乏しいという問題がある。たとえば、ＷＦ
₆（六フッ化タングステン）／ＳｉＨ₄ （シラン）混合
ガス系を用いる、いわゆるシラン還元ＣＶＤでこれを成
膜した場合、下地の酸化シリコン（ＳｉＯｘ）膜に対す
る照射損傷は良好に抑えられる反面、ＷＳｉｘ膜は極め
て剥離し易くなる。これは、シラン還元ＣＶＤで成膜さ
れたＷＳｉｘ膜に通常、１×１０²⁰原子／ｃｍ³ ものオ
ーダーでＦ原子が含有されており、ＳｉＯｘ膜のＯ原子
と結合すべきＳｉ原子の結合手が、Ｆ原子で消費されて
いるためと考えられている。

【０００５】第二の問題は、ＷＳｉｘ膜の被酸化特性が
悪く、膜が脆弱化しやすいことである。これは、タング
ステンの酸化物であるＷＯｘ（典型的にはｘ＝３）の蒸
気圧が高いことに起因する。本来ＷＳｉｘのようにＷと
Ｓｉとが共存する系では、Ｓｉの酸化速度の方が速いの
で、もし十分量のＳｉが存在すればＷＳｉｘ膜の表面は
ＳｉＯｘ膜で覆われて安定化するはずである。しかし、
ＷＳｉｘ膜単独ではかかる十分量のＳｉを供給すること
ができず、膜の崩壊を完全に防止するには至らない。

【０００６】以上のような理由により、サブミクロン
（０．７〜０．８μｍ）以降の世代では、ＷＳｉｘ膜は
単層膜ではなく、ｎ⁺ 型ポリシリコン層の上に積層した
いわゆるＷ−ポリサイド（タングステン・ポリサイド）
膜の形で、ゲート電極材料あるいはメモリ／ロジック系
デバイスの多層配線材料として実用化されてきた。これ
は、下地の酸化シリコン膜との界面には従来からの使用
実績があり、特性も良く理解されているポリシリコン膜
を用い、低抵抗化はその上に積層されたＷＳｉｘ膜で図
るという２段構えの考え方にもとづいている。しかも、
酸化雰囲気下では下地のポリシリコン膜からＳｉ原子が
ＷＳｉｘ膜中を拡散して表面へ供給されるため、ＷＳｉ
ｘ膜の表面に十分な厚さのＳｉＯｘ膜を形成することが
でき、被酸化特性も向上する。

【０００７】しかしながら、かかる経緯で実用化されて
きたＷ−ポリサイド膜にも、以下のような問題がある。

【０００８】第一に、Ｗ−ポリサイド膜はドライエッチ
ングによる異方性加工が難しい。これは、上層側のＷＳ
ｉｘ膜の主エッチング種がフッ素、下層側のポリシリコ
ン膜の高選択エッチングを行うための主エッチング種が
塩素または臭素といったように、両者の最適エッチング
条件が大きく異なることに由来する。

【０００９】第二に、ＷＳｉｘ膜の成膜前には厳密なポ
リシリコン表面の洗浄を要する。Ｗ−ポリサイド膜の成
膜工程では、ポリシリコン膜を成膜した後に一旦ウェハ
を大気開放するが、ＷＳｉｘ膜を良好な密着性をもって
積層するためには、この大気開放時に該ポリシリコン膜
の表面に成長する自然酸化膜を完全に除去しなければな
らない。しかし、これは実際には決して容易ではない。

【００１０】第三に、ＷＳｉｘ膜がポリシリコン膜と積
層されることにより、ゲート酸化膜の増速酸化が生ずる
虞れがある。シラン還元ＣＶＤで成膜されたＷＳｉｘ膜
には、前述のように成膜原料ガスであるＷＦ₆ に由来す
るＦ原子が大量に取り込まれているが、このＦ原子がゲ
ート酸化膜中へ拡散すると、次式の反応ＳｉＯ₂ ＋２Ｆ→ＳｉＦ₂ ＋２Ｏが進行し、Ｆ原子の取り込みが継続すると共に、遊離の
酸素が放出される。この放出された酸素は、ゲート酸化
膜とポリシリコン膜との間の界面に拡散して新たな酸化
膜を成長させるため、ゲート酸化膜の膜厚を変動させ、
その結果としてＭＯＳトランジスタの閾値電圧Ｖ_thをば
らつかせる原因となる。

【００１１】第四に、下層側のポリシリコン膜は、低抵
抗化にはほとんど寄与しておらず、Ｗ−ポリサイド膜の
総体的なシート抵抗は１００ｎｍの膜厚の場合（ＷＳｉ
ｘ膜５０ｎｍ＋ポリシリコン膜５０ｎｍ）はおおよそ２
０Ω／□が限度である。したがって、ＬＳＩの高さ方向
の微細化を図る観点からも不利である。

【００１２】第五に、Ｗ−ポリサイド膜は２層構造をと
るため、前処理、成膜、膜の加工といったあらゆるステ
ップにおいて不可避的に工程数が増大したり、工程が複
雑化したりする。このことは、ＬＳＩの製造コストを上
昇させる原因となる。

【００１３】このように、Ｗ−ポリサイド膜は、シート
抵抗やコストをある程度犠牲にしながら用いられてきた
ものであり、その２層構造に特有の問題点も抱えてい
る。したがって、ＳｉＯ₂ 膜に対する密着性や被酸化特
性上の問題点が解決されれば、ＷＳｉｘ膜を単独でゲー
ト電極として使用する方が、抵抗やコストの面からはる
かに有利である。同様のことは、ＷＳｉｘ膜以外の高融
点金属シリサイド膜についても言える。

【００１４】近年、上述の密着性の問題点を解決し得る
技術として、ＷＦ₆ をＳｉＣｌ₂ Ｈ₂ （ジクロロシラ
ン；以下、ＤＣＳと称する。）で還元する気相反応を応
用した、いわゆるＤＣＳ還元ＣＶＤによるＷＳｉｘ膜の
成膜が提案されている。一般に、ＳｉＯｘ膜中のＯ原子
は、ＷＳｉｘ膜のＷ原子よりもＳｉ原子とより強く結合
するので、ＷＳｉｘ膜中のＳｉ原子の結合手がいかに多
くＳｉＯｘ膜中のＯ原子と結合できるかが、ＷＳｉｘ膜
のＳｉＯｘ膜に対する密着性に大きく寄与する要因とな
る。ジクロロシラン還元によるＣＶＤで成膜されたＷＳ
ｉｘ膜は、おそらくその成膜温度の高さによる結晶性の
良さに起因して、シラン還元ＣＶＤによるＷＳｉｘ膜よ
りもＦ原子の取り込み量が３桁も低い（１×１０¹⁷原子
／ｃｍ³のオーダー）ため、Ｓｉ原子の有効な結合手が
Ｆ原子に消費されている割合が少ない。したがって、Ｓ
ｉＯｘ膜に対する密着性に優れたＷＳｉｘ膜を形成する
ことができるものと考えられている。

【００１５】一方の被酸化特性の問題については、今
後、ゲート電極を絶縁膜で被覆するプロセスが採用され
るようになることから、回避できる見通しが立ってい
る。ゲート電極を絶縁膜で被覆するプロセスは、典型的
には自己整合コンタクトや、デュアルゲート型ＣＭＯＳ
トランジスタの製造にみられる。自己整合コンタクト・
プロセスでは、ゲート電極の上面は上層配線との間の耐
圧を確保するためのオフセット絶縁膜で被覆される。一
方、デュアルゲート型ＣＭＯＳプロセスでは、ｎＭＯＳ
とｐＭＯＳの各トランジスタのゲート電極の導電型をそ
れぞれｎ⁺ 型，ｐ⁺型としてその仕事関数を制御する
が、ソース／ドレイン領域への不純物導入時にこれらゲ
ート電極への逆極性の不純物導入を防止するために、ゲ
ート電極の上面がマスク絶縁膜で被覆される。なお、い
ずれのプロセスにおいても、ゲート電極の側壁面はＬＤ
Ｄサイドウォールで被覆されるので、結局ゲート電極は
その周囲を絶縁膜に取り囲まれた形となる。

【００１６】

【発明が解決しようとする課題】このように、ＤＣＳ還
元ＣＶＤによるＷＳｉｘ膜は密着性の点で有利とされる
が、後工程での熱負荷により発生する内部ストレスや、
上層に堆積された材料膜との熱膨張係数の違いにより発
生する外部ストレスに起因して、下地の段差プロファイ
ルによっては剥離を生ずる場合がある。この問題を、図
１３および図１４を参照しながら説明する。

【００１７】図１３は、予めフィールド酸化膜２２（Ｓ
ｉＯ₂ ）で素子分離が行われたＳｉ基板２１の素子形成
領域に熱酸化によりゲート酸化膜２３（ＳｉＯ₂ ）を形
成し、さらに基体の全面を被覆するごとくＤＣＳ還元Ｃ
ＶＤでＷＳｉｘ膜２４を成膜した直後の状態を示してい
る。この段階におけるＷＳｉｘ膜２４の下地ＳｉＯｘ
膜、すなわちフィールド酸化膜２２やゲート酸化膜２３
に対する密着性は良好である。

【００１８】ところが、この膜が後工程で熱処理を経る
と、図１４に示されるように（ただし、熱処理を必要と
する段階でウェハ上に作成されている構造部の図示は省
略した。）、フィールド酸化膜２２のエッジ近傍で膜が
浮き上がり、ボイド２５が生ずることがある。この現象
は、フィールド酸化膜２２の形成にいわゆるポリシリコ
ン・バッファード(Polysilicon-Buffered)ＬＯＣＯＳ法
を採用した場合に、特に顕著となる。ポリシリコン・バ
ッファードＬＯＣＯＳ法とは、従来のＬＯＣＯＳ法にお
けるパッド酸化膜とＳｉＮ膜マスクとの間に新たにポリ
シリコン膜を挟むことによりバーズビーク長を抑える方
法であるが、それだけ素子分離領域と素子形成領域との
間の段差が急峻となる。上記ボイド２５は、かかる急峻
な段差上でＷＳｉｘ膜２４が内部ストレスを緩和しよう
とする結果、生ずるものである。このようなＷＳｉｘ膜
２４の剥離は、素子形成領域の幅が十分に広かった世代
ではさほど問題ではなかったが、デザイン・ルールがサ
ブハーフミクロン以下となる世代では素子形成領域の幅
も縮小するので、その発生範囲がゲート電極の形成部位
にまで及ぶ可能性が高く、閾値電圧Ｖ_thの上昇を招く原
因となる。しかも、剥離がどの程度の規模で発生するか
は予測困難であるため、閾値電圧Ｖ_thの変動の度合いも
バラついてしまうことになる。かかる剥離は、貼り合わ
せＳＯＩ基板やトレンチ素子分離基板のように、表面が
平坦化された基板上では発生しないことが確認されてい
るが、すべてのプロセスにこのような基板構造が採用で
きるものでもない。

【００１９】また、ＷＳｉｘ膜の単独使用に伴うさらに
他の問題として、ゲート耐圧の確保に関連した問題があ
る。サブハーフミクロン以降の世代ではゲート酸化膜の
厚さが１０ｎｍ以下となるため、ゲート酸化膜の耐圧を
確保することが従来にも増して重要となる。ＷＳｉｘ膜
がＷ−ポリサイド膜の一部として用いられていた場合
は、下層側のポリシリコン膜がゲート酸化膜にかかるス
トレスを緩和していたため、ＷＳｉｘ膜の組成は化学量
論組成（ｘ＝２）よりも若干シリコン・リッチ（ｘ＝
２．３〜２．４）に設定しておけば良かった。つまり、
相対的にタングステン・リッチな膜でも良かった。しか
し、ＷＳｉｘ膜を直接にゲート酸化膜上へ成膜する場合
には、よりＳｉの組成比を高めた条件で成膜しなければ
ならない。これは、あまりタングステン・リッチな膜で
はストレスが増大し、ゲート酸化膜とＳｉ基板との間の
界面準位密度が増大してゲート耐圧が低下するためであ
る。しかし、Ｓｉの組成比を高めることはＷＳｉｘ膜の
シート抵抗の上昇を招き、動作高速化の観点からは不利
である。すなわち、高耐圧化と低抵抗化とは相容れない
要請である。

【００２０】そこで本発明は、ＭＯＳトランジスタ等の
半導体素子のゲート電極を金属シリサイド膜、特にＷＳ
ｉｘ膜単独で形成する場合にも、下地段差部分における
密着性を改善し、しかも低抵抗化を可能とするゲート電
極の形成方法を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明のゲート電極の形
成方法は、ゲート絶縁膜上に、相対的に薄い半導体膜と
該半導体膜との界面近傍において相対的に金属含有量が
高められた相対的に厚い金属シリサイド膜とを順次成膜
してなる積層膜を形成し、この積層膜に熱処理を施すこ
とにより得られるシリサイド単層膜を用いてゲート電極
を形成することで上記の目的を達成しようとするもので
ある。すなわち、成膜時には低ストレス、ゲート電極完
成時には低抵抗といった相反する要求を満足するため
に、金属シリサイド膜を最初から固定された組成比にし
たがって単独でゲート絶縁膜上に成膜するのではなく、
薄い半導体膜を介在させた形で成膜する。この時の半導
体膜の膜厚を、後工程の熱処理において金属シリサイド
膜に完全に吸収されてしまう程度に薄く設定しておくこ
とにより、最終的にシリサイド単層膜を得るのである。
また、成膜当初の金属シリサイド膜は、その金属含有量
が半導体膜との界面近傍において高められているので、
該半導体膜との反応により界面近傍における金属含有量
が補償される。したがって、最終的に得られるシリサイ
ド単層膜の金属含有量を膜厚方向でほぼ均一化すること
ができる。

【００２２】

【発明の実施の形態】本発明では、金属シリサイド膜の
下側に介在させる薄い半導体膜として、たとえばアモル
ファス・シリコン膜，ポリシリコン膜，Ｓｉ−Ｇｅ膜を
用いることが特に好適である。また、この半導体膜の膜
厚は、この上に積層される金属シリサイド膜の膜厚との
相対的な比較でその１／４以下に設定することが好まし
く、特に絶対値としても２０ｎｍ以下とすることが好ま
しい。これは、上記半導体膜を成膜する理由のひとつが
応力緩和にあり、この半導体膜の膜厚が２０ｎｍを大き
く上回ると、この膜自身の応力が蓄積される可能性が高
いからである。また、２０ｎｍ以下の薄膜化を図る観点
からは、ポリシリコン膜よりもアモルファス・シリコン
膜の方が利用し易い。一般に、ポリシリコン膜のＣＶＤ
成膜温度はアモルファス・シリコン膜のそれよりも高
く、また原料ガスの供給開始から堆積開始までのタイム
ラグ（堆積遅れ時間）の存在によりまず島状成長が進行
するために、２０ｎｍ程度の膜厚では薄く均一なポリシ
リコン膜を成膜することは難しいからである。

【００２３】一方、上記金属シリサイド膜は、金属ハロ
ゲン化物ガスのハロゲン化シラン・ガス還元反応にもと
づいて成膜することができる。この金属シリサイド膜と
しては、たとえばＷＳｉｘ膜，ＭｏＳｉｘ（モリブデン
・シリサイド）膜，ＴａＳｉｘ（タンタル・シリサイ
ド）膜を用いることができる。

【００２４】これらの中でも代表的なＷＳｉｘ膜を用い
る場合、その成膜はＷＦ₆ ガスのＤＣＳ（ＳｉＣｌ₂ Ｈ
₂ ）還元ＣＶＤで行うことが好適である。この反応系は
基本的に反応律速であり、下地の材料に応じて堆積種の
吸着係数が変化するため、堆積の初期には後期に比べて
金属含有量の高い膜が堆積し易い。この傾向は、堆積温
度が低い場合に一層顕著となる。したがって、前記半導
体膜との界面付近において金属含有量の高い金属シリサ
イド膜を成膜するには、上記反応系は極めて好都合であ
る。供給律速が支配的なシラン還元ＣＶＤでは、このよ
うな金属含有量の分布を自動的に得ることは難しく、ま
たポリシラン系ガス還元ＣＶＤでは堆積反応の進行が速
すぎて余計に難しい。

【００２５】なお本発明では、最初の金属シリサイド膜
の成膜時に下地として薄い半導体膜が存在しているた
め、従来のポリサイド膜の成膜における金属シリサイド
膜の成膜条件を採用できることも利点のひとつである。
すなわち、従来はたとえばＭＯＳトランジスタのゲート
電極をＷＳｉｘ膜を単層で成膜する場合、ゲート耐圧の
劣化を防止するためにその組成をシリコン・リッチにす
る必要があったが、本発明ではかかる考慮は不要であ
り、これによりゲート電極の低抵抗化を図ることができ
るからである。

【００２６】ところで、本発明で形成されるゲート電極
をＭＯＳトランジスタのゲート電極として用いた場合に
は、次のようなメリットがある。すなわち、金属シリサ
イドの仕事関数は、一般にＳｉのバンド・ギャップ付近
に位置しているので、かかる材料を用いてＭＯＳトラン
ジスタのゲート電極を形成すれば、ポリシリコン・ゲー
ト電極あるいはＷ−ポリサイド・ゲート電極を用いる場
合に比べて約１桁低いチャネル不純物濃度（１０¹⁶／ｃ
ｍ³ のオーダー）でも、トランジスタの閾値電圧Ｖthを
適当な値（約０．６Ｖ）に調整することができる。この
とき、電子の移動度μ_n は不純物による散乱が少なくな
る分増大するので、ＭＯＳトランジスタの電流駆動能力
（電子の移動度μ_n に比例）を改善することができるの
である。本発明ではまた、前記金属シリサイド膜に前記
熱処理に先だってｐ型またはｎ型の不純物を導入するこ
とにより、前記ゲート電極の仕事関数をさらに制御する
ことができる。このときの不純物導入方法としては、気
相拡散、固相拡散、イオン注入を挙げることができる。
この不純物導入は、マスクを用いて高融点金属シリサイ
ド膜の所定の領域に選択的に行うこともでき、たとえば
レジスト・マスクを介したイオン注入により、各々異な
る種類の不純物、もしくは異なる濃度の不純物を異なる
領域に導入することができるこの後、これらの領域の各
々においてパターニングを行えば、基板上で仕事関数の
異なる複数のゲート電極を同時に形成することが可能と
なる。このようにゲート電極の仕事関数を制御する考え
方は、相補型トランジスタ（ＣＭＯＳ）の製造において
極めて有効である。従来のＣＭＯＳでは多くの場合、ｎ
ＭＯＳのゲート電極にもｐ型のゲート電極にも共にｎ⁺
型ポリシリコン膜が用いられてきた。ただし、ｎＭＯＳ
とｐＭＯＳとの間には仕事関数差が存在し、この差に起
因して閾値電圧Ｖ_thが非対称となっているため、ｐＭＯ
Ｓのチャネル領域に浅くホウ素（Ｂ）のイオン注入を行
って両タイプのトランジスタの閾値電圧Ｖ_thをほぼ等し
く１Ｖ以下としていた。しかし、閾値調整用のイオン注
入により基板表面の不純物濃度を上昇させると、表面付
近のキャリアの移動度が低下するのでＬＳＩ動作の高速
化には不利であり、将来的にはチャネル不純物濃度を低
下させることが必須と考えられている。本発明のよう
に、閾値電圧Ｖ_thをゲート電極の仕事関数を通じて制御
すれば、チャネル不純物濃度を上げずにｎＭＯＳとｐＭ
ＯＳとの間で閾値電圧Ｖ_thを対称化することができ、ト
ランジスタの入出力特性を対称化することができる。こ
のことは、ＣＭＯＳインバータとして基本ゲートを構成
した場合の信号伝達特性の対称性の改善につながる。

【００２７】ところで、本発明では薄い半導体膜と金属
シリサイド膜とを反応させてシリサイド単層膜を形成す
るための熱処理が必要となるが、本発明をＭＯＳプロセ
スに適用するにあたっては、この熱処理をソース／ドレ
イン領域の活性化を兼ねて行うことができる。この場合
の熱処理は、薄い半導体膜と金属シリサイド膜との積層
膜をゲート電極の形状に倣ってパターニングした後に行
われることになり、工程数の増加を最小限に抑えること
ができる。

【００２８】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２９】実施例１本実施例では、本発明をＣＭＯＳトランジスタの製造に
適用したプロセス例を、図１ないし図８を参照しながら
説明する。なお、デザイン・ルールは０．３５μｍとす
る。

【００３０】まず、図１に示されるように、ｎ型のＳｉ
基板１（ｎ−Ｓｕｂ）に高エネルギー・イオン注入およ
びアニールによりｐ型ウェル２（ｐ−Ｗｅｌｌ）を形成
し、続いてＬＯＣＯＳ法によりフィールド酸化膜３（Ｓ
ｉＯ₂ ）を形成し、さらに熱酸化により厚さ１１ｎｍの
ゲート酸化膜４（ＳｉＯ₂ ）を形成した。ここで、上記
フィールド酸化膜３の形成により基体表面に生じた段差
の高さは、約２００ｎｍである。

【００３１】次に、図２に示されるように、基体の全面
に薄いアモルファス・シリコン膜５（ａ−Ｓｉ）を公知
のＬＰＣＶＤにより成膜した。このアモルファス・シリ
コン膜５の膜厚は、最終的には次に述べるＷＳｉｘ膜６
と残らず反応できる分量に設定する必要があり、ここで
は約１０ｎｍとした。なお、この膜厚の設定に関して行
った検討については、後述する。

【００３２】続いて、ＤＣＳ還元ＬＰＣＶＤを行い、上
記アモルファス・シリコン膜５の上に厚さ約１００ｎｍ
のＷＳｉｘ膜６ｉ（添字ｉは、真性であることを表
す。）を積層した。このときの成膜条件は、たとえばＷＦ₆ 流量３．２ＳＣＣＭＳｉＣｌ₂ Ｈ₂流量１２０ＳＣＣＭガス圧９３Ｐａ基板温度５８５℃ とした。上記の条件は、従来の一般的なＷ−ポリサイド
膜の成膜におけるＷＳｉｘ膜の成膜条件と同等である。
上記ＷＳｉｘ膜６ｉのＳｉ組成比ｘは約２．５であり、
フィールド酸化膜３やゲート酸化膜４に対する密着性は
極めて良好であった。なお、上記の反応系は基本的に反
応律速であるため、上記ＷＳｉｘ膜６ｉはアモルファス
・シリコン膜５との界面に近い領域の膜組成が相対的に
タングステン・リッチとされている。

【００３３】次に、図３に示されるように、基体の全面
にＳｉＯｘ膜を堆積させ、膜厚約１５０ｎｍのマスクＳ
ｉＯｘ膜７を成膜した。このときの成膜方法としては、
Ｏ₂−ＴＥＯＳプラズマＣＶＤ法，Ｈ₂ Ｏ−ＴＥＯＳプ
ラズマＣＶＤ法，Ｏ₃ −ＴＥＯＳ常圧ＣＶＤ法のいずれ
であっても良い。このマスクＳｉＯｘ膜７は、後述のソ
ース／ドレイン領域（図７の符号１２，１３を参照。）
を形成するためのイオン注入からゲート電極の前身とな
るＷＳｉｘパターン（図６および図７の符号６ｉａを参
照。）を保護する役割と、該ＷＳｉｘパターン６ｉａを
酸化雰囲気から遮断する役割とを果たすものである。さ
らに、上記マスクＳｉＯｘ膜７の上でレジスト・パター
ニングを行い、ゲート電極パターンに倣ったレジスト・
パターン８（ＰＲ）を形成した。

【００３４】次に、上記レジスト・パターン８をマスク
として、一例としてマグネトロンＲＩＥ装置とＣＨＦ₃
／Ｏ₂ 混合ガスを用い、上記マスクＳｉＯｘ膜７をドラ
イエッチングし、図４に示されるようなマスクＳｉＯｘ
パターン７ａ（添字ａは、異方性加工された部材である
ことを示す。以下同様。）を形成した。

【００３５】この後、レジスト・アッシングを行ってレ
ジスト・パターン８を除去した。なお、このレジスト・
パターン８は、続くＷＳｉｘ膜６ｉとアモルファス・シ
リコン膜５のドライエッチングの段階まで残しておいて
もＣＭＯＳプロセスそのものに支障は無いが、この段階
で除去することにより、カーボン系ポリマーによる汚染
やレジスト・パターン８のエッジ後退による寸法変換差
の発生を未然に防止することができる。また、レジスト
・パターン８は一般にプラズマ照射により硬化するとア
ッシングによる除去が困難となるが、本実施例のような
方法であればレジスト・パターン８はそれほど硬化が進
行しないうちに除去されることになり、アッシング残渣
の問題も解決し易くなる。

【００３６】次に、基板を有磁場マイクロ波プラズマ・
エッチング装置に搬入し、図５に示されるように、マス
クＳｉＯｘパターン７ａを介してＷＳｉｘ層６ｉをドラ
イエッチングした。このときの条件はたとえば、Ｃｌ₂ 流量７２ＳＣＣＭＯ₂ 流量８ＳＣＣＭガス圧０．４Ｐａマイクロ波パワー８５０Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー４０Ｗ（１３．５６ＭＨｚ）基板温度０ ℃ とした。このエッチングにより、異方性形状を有する線
幅約０．３５μｍのＷＳｉｘパターン６ｉａおよびアモ
ルファス・シリコン・パターン５ａを形成した。次に、
ＬＤＤイオン注入を行った。図５では、ｎＭＯＳトラン
ジスタ形成領域にｎ型不純物として砒素（Ａｓ⁺ ），
ｐＭＯＳトランジスタ形成領域にｐ型不純物としてホウ
素（ＢＦ₂ ⁺）をイオン注入する様子が図示されている
が、これらのイオン注入は実際にはそれぞれｐＭＯＳ形
成領域とｎＭＯＳ形成領域をそれぞれ被覆するようなレ
ジスト・パターン（図示せず。）を介して順次行われ
る。なおこのイオン注入におけるイオンの飛程はマスク
ＳｉＯｘパターン７ａの膜厚を超えるものではなく、し
たがってＷＳｉｘパターン６ｉａは不純物導入を免れて
いる。

【００３７】次に、図６に示されるように、通常のＳｉ
Ｏｘ膜の全面堆積およびエッチバックを行い、上記ＷＳ
ｉｘパターン６ｉａの側壁面にサイドウォール９ＳＷを
形成した。このエッチバックは、Ｓｉ基板１（ｐＭＯＳ
形成領域ではｐ型ウェル２）が露出するまで行った。こ
の後、熱酸化を行い、Ｓｉ露出面に厚さ１０ｎｍ程度の
薄いＳｉＯ₂ 膜１０を形成した。この薄いＳｉＯ₂ 膜１
０は、次に述べるイオン注入時のチャネリング防止膜と
して設けられるものである。なお、この熱酸化時、ＷＳ
ｉｘパターン６ｉａはマスクＳｉＯｘパターン７ａおよ
びサイドウォール９ＳＷに囲まれているため、酸化雰囲
気に曝されることがなく、したがって、ＷＯ₃ の生成に
よる膜の脆弱化や剥離は生じなかった。

【００３８】続いて、再び図示されないレジスト・マス
クを用い、ｎＭＯＳトランジスタ形成領域とｐＭＯＳト
ランジスタ形成領域の各々に対してｎ型不純物とｐ型不
純物をイオン注入で打ち分けた。このときのドース量は
先のＬＤＤイオン注入時よりも大としたが、マスクＳｉ
Ｏｘパターン７ａの存在により、ＷＳｉｘパターン６ｉ
ａには何ら影響は及ばなかった。

【００３９】次に、この基体に対してＮ₂ 雰囲気中，１
０５０℃，１０秒間のアニールを行った。この熱処理に
より、図７に示されるように、ｎＭＯＳ形成領域ではｐ
型ウェル２の表層部に導入された砒素が活性化されてＬ
ＤＤ構造を有するｎ⁺ 型のソース／ドレイン領域１２
が、またｐＭＯＳ形成領域ではｎ型のＳｉ基板１の表層
部に導入されたホウ素が活性化されてＬＤＤ構造を有す
るｐ⁺ 型のソース／ドレイン領域１３が、それぞれ形成
された。さらに、これと同時にＷＳｉｘパターン６ｉａ
とアモルファス・シリコン・パターン５ａとが反応し、
ＷＳｉｘ単層膜によるゲート電極１１が形成された。こ
のゲート電極１１の組成は、膜厚方向にほぼ均一化され
ていた。

【００４０】この後、図８に示されるように、基板の全
面にＳｉＯｘ層間絶縁膜１４を堆積させ、さらにこれを
パターニングしてソース／ドレイン領域１２，１３に臨
むコンタクトホール１５を開口し、該コンタクトホール
１５を通じて上層配線を基板にコンタクトさせた。この
上層配線は、たとえばブランケット・タングステンＣＶ
Ｄにより基体の全面に被着させたタングステン（Ｗ）膜
をエッチバックして上記コンタクトホールの内部にＷプ
ラグを形成した後、平坦化された基体の全面に例えばＡ
ｌ−１％Ｓｉ膜を被着させ、これをパターニングしてＡ
ｌ系配線１７（Ａｌ）を形成することにより、完成させ
た。

【００４１】ところで、本実施例ではアモルファス・シ
リコン膜５の膜厚を１０ｎｍに設定したが、この設定は
次のような予備実験結果にもとづいている。この実験と
は、Ｓｉ基板上に膜厚８ｎｍのゲート酸化膜を介して厚
さ１００ｎｍのＷＳｉｘ膜を積層させてなる面積２×１
０^-4ｃｍ² のＭＯＳキャパシタのＣ−Ｖ（容量−電圧）
特性を、室温（２４℃），測定周波数１０ｋＨｚにて測
定したものである。ここで、上記ＷＳｉｘ膜はアモルフ
ァス・シリコン膜と界面近傍の金属含有量が高められた
ＷＳｉｘ膜との積層膜をアニールすることにより形成し
たものである。このり、アモルファス・シリコン膜厚ｔ
を１０ｎｍ，２０ｎｍ，３０ｎｍ，４０ｎｍの４段階に
変化させてＣ−Ｖ特性の変化を調べた。結果を図９に示
す。図中、縦軸はゲート酸化膜容量で規格化した測定容
量、横軸はゲート電圧（Ｖ）である。この実験による
と、アニール後に未反応のアモルファス・シリコン膜が
残ると、その残膜部に向けて空乏層が伸びるために容量
低下が起こることを利用して、アモルファス・シリコン
膜厚の最適範囲を見積もることができる。

【００４２】この図９より、ｔ＝１０ｎｍの場合には蓄
積状態で空乏層が生じておらず、未反応のアモルファス
・シリコン膜は残存しないものと判断される。これに対
し、ｔ＝２０，３０，４０ｎｍの場合にはグラフは明ら
かな容量低下を示しており、未反応アモルファス・シリ
コン膜の残存を示唆している。これは、アモルファス・
シリコン膜との界面近傍に形成できるＷＳｉｘ膜側のタ
ングステン・リッチ領域の厚さに限度があり、アモルフ
ァス・シリコン膜が厚過ぎるとシリサイド化反応におい
てＳｉを消費し切れなくなるからである。このように、
ＷＳｉｘ膜とゲート酸化膜との間に結果的に異種材料膜
が残存することは、ｔ＝１０ｎｍのグラフとｔ＝２０ｎ
ｍのグラフの間で、フラットバンド容量Ｃ_fb（半導体基
板の不純物濃度から算出）を与える時のゲート電圧であ
るフラットバンド電圧Ｖ_fbが０．２Ｖほどシフトする現
象にも現れている。上記の実験結果より、０．３５μｍ
ルールにおけるアモルファス・シリコン膜の最適膜厚は
１０ｎｍ近傍であり、厚くともせいぜい２０ｎｍである
ことがわかる。

【００４３】実施例２本実施例では、実施例１のｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタの各ゲート電極の仕事関数を不純物導
入により変化させ、デュアルゲート型ＣＭＯＳを製造し
た。このプロセスを、図１０ないし図１２を参照しなが
ら説明するが、実施例１と共通する部分については詳細
な説明を省略する。

【００４４】図１０は、前掲の図２に示した真性のＷＳ
ｉｘ膜６ｉのうち、ｐＭＯＳトランジスタの形成領域を
レジスト・パターン１８（ＰＲ）で被覆し、露出部分に
ヒ素（Ａｓ+ ）のイオン注入を行ってこれをｎ⁺ 型のＷ
Ｓｉｘ層６ｎに変化させた状態を示している。このとき
のイオン注入条件は、たとえばイオン加速エネルギー２
０ｋｅＶ，ドース量１×１０¹⁶／ｃｍ² のオーダーとし
た。

【００４５】次に、図１１に示されるように、ｎＭＯＳ
トランジスタの形成領域をレジスト・パターン１９（Ｐ
Ｒ）で被覆し、露出部分にホウ素（Ｂ⁺ ）のイオン注入
を行ってこれをｐ⁺ 型のＷＳｉｘ層６ｐに変化させた。
このときのイオン注入条件は、たとえばイオン加速エネ
ルギー１５ｋｅＶ，ドース量１×１０¹⁶／ｃｍ² のオー
ダーとした。

【００４６】この後、図１２に示されるように、マスク
ＳｉＯｘ膜７の成膜およびそのパターニング、ｎ⁺ 型お
よびｐ⁺ 型のＷＳｉｘ膜６ｎ，６ｐとアモルファス・シ
リコン膜５のパターニング、ＬＤＤイオン注入、サイド
ウォール９ＳＷの形成、高濃度イオン注入、不純物活性
化アニールによる単層シリサイド・ゲート電極１１ｎ，
１１ｐの同時形成、ＳｉＯｘ層間絶縁膜１４の成膜とコ
ンタクトホール１５の開口、および上層配線の形成をい
ずれも実施例１と同様に行い、デュアルゲート型ＣＭＯ
Ｓトランジスタを完成させた。

【００４７】本実施例においても、ＷＳｉｘ膜の剥離を
生ずることなく、良好な素子特性を達成することができ
た。なお、本実施例ではｎ⁺ 型とゲート電極１１ｎとｐ
⁺ 型のゲート電極１１ｐとを形成したが、ｎ⁺ 型とｐ⁺
型の中間的な仕事関数を有するゲート電極を形成するこ
とも、もちろん可能である。

【００４８】以上、本発明を２例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、上述の各実施例では工程数増
加を最小限に抑えるために、シリサイド単層膜を形成す
るためのアニールをゲート・パターニング後に行った
が、これをゲート・パターニング前に行っても良い。後
者の場合のアニールは、たとえば前掲の図２に示される
ように基体の全面にアモルファス・シリコン膜５とＷＳ
ｉｘ膜６ｉとが積層された段階で行うことができる。こ
のとき、たとえフィールド酸化膜３により急峻な段差が
形成されていても、アモルファス・シリコン膜５で応力
が緩和されるために、得られる単層ＷＳｉｘ膜が段差部
で剥離を生ずることはない。

【００４９】また、金属シリサイド膜としてはＷＳｉｘ
膜のみを例示したが、この他にＭｏＳｉｘやＴａＳｉｘ
を使用しても、同様の効果が期待できる。また、ＣＭＯ
Ｓトランジスタの形成基板としてはｐ型ウェルを有する
ｎ型Ｓｉ基板を採り上げたが、ｎ型ウェルを有するｐ型
Ｓｉ基板、あるいはｐ型とｎ型の両方のウェルを有する
ν型Ｓｉ基板を用いても良い。また、ｎＭＯＳトランジ
スタとｐＭＯＳトランジスタに対するイオン注入の実施
順序も、上述の逆として構わない。この他、デザイン・
ルール、基板構成の細部、イオン注入条件、ＣＶＤ条
件、ドライエッチング条件についても、適宜変更可能で
ある。

【００５０】

【発明の効果】以上の説明からも明らかなように、本発
明によれば密着性の不足が解消されることにより、従来
は困難であったシリサイド単層膜によるゲート電極の形
成が可能となる。したがって、従来のポリサイド膜に比
べて低抵抗かつ薄型で高集積化に適するゲート電極を形
成することができ、トランジスタの動作速度を大幅に向
上させることができる。また、成膜・加工工程もポリサ
イド膜に比べて簡略化されるため、製造コストの上昇を
抑制することができる。

【図面の簡単な説明】

【図１】本発明を適用したＣＭＯＳトランジスタのゲー
ト電極形成プロセスにおいて、Ｓｉ基板上でウェル形
成，素子分離，およびゲート酸化を行った状態を示す模
式的断面図である。

【図２】図１の基体の全面にアモルファス・シリコン膜
およびＷＳｉｘ膜を形成した状態を示す模式的断面図で
ある。

【図３】図２のＷＳｉｘ膜の上にマスクＳｉＯｘ膜を積
層し、さらにその上でレジスト・パターニングを行った
状態を示す模式的断面図である。

【図４】図３のマスクＳｉＯｘ膜をドライエッチングし
た後、レジスト・アッシングを行った状態を示す模式的
断面図である。

【図５】図４のマスクＳｉＯｘパターンを介してＷＳｉ
ｘ膜とアモルファス・シリコン膜とをドライエッチング
し、ＬＤＤイオン注入を行った状態を示す模式的断面図
である。

【図６】図５のＷＳｉｘ膜のパターンの側壁面にサイド
ウォールを形成し、高濃度イオン注入を行った状態を示
す模式的断面図である。

【図７】不純物活性化アニールを、ＷＳｉｘ膜とアモル
ファス・シリコン膜の両パターンの反応による単層シリ
サイド・ゲート電極の形成を兼ねて行う状態を示す模式
的断面図である。

【図８】図７の基体上で層間絶縁膜の形成，コンタクト
・ホールの開口，配線の形成を経てＣＭＯＳトランジス
タを完成した状態を示す模式的断面図である。

【図９】ＭＯＳキャパシタのＣ−Ｖ特性のアモルファス
・シリコン膜厚依存性を示すグラフである。

【図１０】本発明を適用したデュアルゲート型ＣＭＯＳ
トランジスタのゲート電極形成プロセスにおいて、ｎＭ
ＯＳ形成領域にある真性のＷＳｉｘ膜にｎ型不純物をイ
オン注入している状態を示す模式的断面図である。

【図１１】ｐＭＯＳ形成領域にある上記真性のＷＳｉｘ
膜にｐ型不純物をイオン注入している状態を示す模式的
断面図である。

【図１２】図１２の基板上でゲート電極のパターニン
グ，サイドウォールの形成，イオン注入，層間絶縁膜の
形成，コンタクト・ホールの開口，上層配線の形成を経
てデュアルゲート型ＣＭＯＳトランジスタを完成した状
態を示す模式的断面図である。

【図１３】従来プロセスにおいて、フィールド酸化膜が
形成された基板上にＷＳｉｘ膜を成膜した直後の状態を
示す模式的断面図である。

【図１４】アニールを経て図１３のＷＳｉｘ膜がフィー
ルド酸化膜のエッジ部で一部剥離した状態を示す模式的
断面図である。

【符号の説明】

１Ｓｉ基板，２ｐ型ウェル，５アモルファス・シ
リコン膜，６ｉ（真性）ＷＳｉｘ膜，６ｉａ（真性）Ｗ
Ｓｉｘパターン，６ｎ（ｎ⁺ 型）ＷＳｉ膜，６ｐ（ｐ⁺
型）ＷＳｉｘ膜，７マスクＳｉＯｘ膜，９ＳＷサイ
ドウォール，１１ｉゲート電極，１１ｎ（ｎＭＯＳト
ランジスタの単層シリサイド）ゲート電極，１１ｐ（ｐ
ＭＯＳトランジスタの単層シリサイド）ゲート電極，１
２（ｎＭＯＳトランジスタの）ソース／ドレイン領域，
１３（ｐＭＯＳトランジスタの）ソース／ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｅ 27/092 29/78 ３０１Ｇ 29/78

Claims

【特許請求の範囲】

【請求項１】ゲート絶縁膜上に、相対的に薄い半導体
膜と該半導体膜との界面近傍において相対的に金属含有
量が高められた相対的に厚い金属シリサイド膜とを順次
成膜してなる積層膜を形成し、この積層膜に熱処理を施
すことにより得られるシリサイド単層膜を用いてゲート
電極を形成するゲート電極の形成方法。
【請求項２】前記半導体膜がアモルファス・シリコン
膜またはポリシリコン膜である請求項１記載のゲート電
極の形成方法。
【請求項３】前記半導体膜の膜厚が前記金属シリサイ
ド膜の膜厚の１／４以下である請求項１記載のゲート電
極の形成方法。
【請求項４】前記半導体膜の膜厚が２０ｎｍ以下であ
る請求項３記載のゲート電極の形成方法。
【請求項５】前記金属シリサイド膜を、金属ハロゲン
化物ガスのハロゲン化シラン・ガス還元反応にもとづい
て成膜する請求項１記載のゲート電極の形成方法。
【請求項６】前記金属ハロゲン化物ガスがＷＦ₆ 、前
記ハロゲン化シラン・ガスがＳｉＣｌ₂ Ｈ₂ である請求
項５記載のゲート電極の形成方法。
【請求項７】前記ゲート電極がＭＯＳトランジスタの
ゲート電極である請求項１記載のゲート電極の形成方
法。
【請求項８】前記熱処理は、前記積層膜をゲート電極
の形状に倣ってパターニングした後、ソース／ドレイン
領域の不純物活性化を兼ねて行う請求項７記載のゲート
電極の形成方法。