JP2003282879A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 薄膜のＳＯＩ層が形成された完全空乏型ＳＯ
Ｉ−ＭＯＳＦＥＴ等において、ロールオフ特性の改善と
寄生抵抗低減とを両立し十分な駆動能力を確保する。 【解決手段】 ＳＯＩ基板のＳＯＩ層２に複数個の素子
分離領域４を形成し、Ｓｉ活性層領域２ａのボディ部に
対して所望の不純物を注入してから、ゲート絶縁膜を介
してゲート電極５ｂを形成する。その後、前記Ｓｉ活性
層領域２ａに対して、不純物注入により前記ソース・ド
レイン部のエクステンション部６を形成してから、前記
ソース・ドレイン部とは極性が異なる不純物をハロー注
入して逆特性層７を形成する。前記ハロー注入において
は、その投影飛程を前記埋め込み酸化膜１ｂ中に達する
ようにする。
Ｉ−ＭＯＳＦＥＴ等において、ロールオフ特性の改善と
寄生抵抗低減とを両立し十分な駆動能力を確保する。 【解決手段】 ＳＯＩ基板のＳＯＩ層２に複数個の素子
分離領域４を形成し、Ｓｉ活性層領域２ａのボディ部に
対して所望の不純物を注入してから、ゲート絶縁膜を介
してゲート電極５ｂを形成する。その後、前記Ｓｉ活性
層領域２ａに対して、不純物注入により前記ソース・ド
レイン部のエクステンション部６を形成してから、前記
ソース・ドレイン部とは極性が異なる不純物をハロー注
入して逆特性層７を形成する。前記ハロー注入において
は、その投影飛程を前記埋め込み酸化膜１ｂ中に達する
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、例えばＳＯＩ基板を用いたＭ
ＯＳトランジスタ等のＬＳＩにおいて高集積化，高性能
化を図るためのものである。
方法に関するものであり、例えばＳＯＩ基板を用いたＭ
ＯＳトランジスタ等のＬＳＩにおいて高集積化，高性能
化を図るためのものである。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタ（以下、ＭＯ
ＳＦＥＴと称する）のＬＳＩにおいて高集積化・高性能
化が求められ、埋め込み酸化膜を介して半導体基板上に
ＳＯＩ（Silicon on Insulator）層が形成された構
造、すなわちＳＯＩ基板を用いたＭＯＳＦＥＴ（以下、
ＳＯＩ−ＭＯＳＦＥＴと称する）が注目されている。こ
のＳＯＩ−ＭＯＳＦＥＴは、絶縁膜（シリコン酸化膜）
によって完全な素子間分離が行われるため、ソフトエラ
ーやラッチアップが抑制され、集積度の高いＬＳＩにお
いても高い信頼性が得られる。また、拡散層の接合容量
を減らすことができるため、スイッチングに伴う充放電
が少なくなり、高速・低消費電力化において有利にな
る。
ＳＦＥＴと称する）のＬＳＩにおいて高集積化・高性能
化が求められ、埋め込み酸化膜を介して半導体基板上に
ＳＯＩ（Silicon on Insulator）層が形成された構
造、すなわちＳＯＩ基板を用いたＭＯＳＦＥＴ（以下、
ＳＯＩ−ＭＯＳＦＥＴと称する）が注目されている。こ
のＳＯＩ−ＭＯＳＦＥＴは、絶縁膜（シリコン酸化膜）
によって完全な素子間分離が行われるため、ソフトエラ
ーやラッチアップが抑制され、集積度の高いＬＳＩにお
いても高い信頼性が得られる。また、拡散層の接合容量
を減らすことができるため、スイッチングに伴う充放電
が少なくなり、高速・低消費電力化において有利にな
る。
【０００３】このようなＳＯＩ−ＭＯＳＦＥＴは、動作
モードによって大きく２種類に分類できる。その一方
は、ゲート電極直下のボディ部に誘起される空乏層が、
そのボディ部の底面、すなわち埋め込み酸化膜との界面
にまで到達する動作モードの完全空乏型（Fully Deple
ted）ＳＯＩ−ＭＯＳＦＥＴである。その他方は、空乏
層がボディ部の底面まで到達せず、そのボディ部におい
て電気的に中性の領域が残存する動作モードの部分空乏
型（Partially Depleted）ＳＯＩ−ＭＯＳＦＥＴであ
る。
モードによって大きく２種類に分類できる。その一方
は、ゲート電極直下のボディ部に誘起される空乏層が、
そのボディ部の底面、すなわち埋め込み酸化膜との界面
にまで到達する動作モードの完全空乏型（Fully Deple
ted）ＳＯＩ−ＭＯＳＦＥＴである。その他方は、空乏
層がボディ部の底面まで到達せず、そのボディ部におい
て電気的に中性の領域が残存する動作モードの部分空乏
型（Partially Depleted）ＳＯＩ−ＭＯＳＦＥＴであ
る。
【０００４】図９は一般的な完全空乏型ＳＯＩ−ＭＯＳ
ＦＥＴの概略断面図を示すものである。図９において。
まず、Ｓｉ基板９０ａ上に埋め込み酸化膜９０ｂを介し
てＳＯＩ層９１が形成されたＳＯＩ基板９０を用い、そ
のＳＯＩ基板９０の主面側の一部に対して複数個の素子
分離領域９２をそれぞれ所定間隔を隔てて形成する。
ＦＥＴの概略断面図を示すものである。図９において。
まず、Ｓｉ基板９０ａ上に埋め込み酸化膜９０ｂを介し
てＳＯＩ層９１が形成されたＳＯＩ基板９０を用い、そ
のＳＯＩ基板９０の主面側の一部に対して複数個の素子
分離領域９２をそれぞれ所定間隔を隔てて形成する。
【０００５】前記の各素子分離領域９２の間に位置する
Ｓｉ活性層領域（ＳＯＩ層）９１ａには、例えばｎＭＯ
ＳまたはｐＭＯＳの不純物（ボディ部用の不純物）を注
入し、その表面の一部（ボディ部が位置する表面）に対
してはゲート絶縁膜９３ａを介してゲート電極９３ｂを
形成する。
Ｓｉ活性層領域（ＳＯＩ層）９１ａには、例えばｎＭＯ
ＳまたはｐＭＯＳの不純物（ボディ部用の不純物）を注
入し、その表面の一部（ボディ部が位置する表面）に対
してはゲート絶縁膜９３ａを介してゲート電極９３ｂを
形成する。
【０００６】また、前記のゲート電極９３ｂをマスクと
して前記Ｓｉ活性層領域９１ａに不純物を注入すること
により、ソース・ドレイン部とボディ部との間に位置
（後述するサイドウォール９３ｃの直下に位置）、すな
わちソース・ドレイン部におけるエクステンション部９
１ｂを形成する。
して前記Ｓｉ活性層領域９１ａに不純物を注入すること
により、ソース・ドレイン部とボディ部との間に位置
（後述するサイドウォール９３ｃの直下に位置）、すな
わちソース・ドレイン部におけるエクステンション部９
１ｂを形成する。
【０００７】その後、前記ゲート電極９３ｂの側壁側に
サイドウォール９３ｃを形成する。さらに、前記のサイ
ドウォール９３ｃをマスクとして、Ｓｉ活性層領域９１
ａのソース・ドレイン部に不純物を注入して拡散層（ソ
ース・ドレイン層；図示省略）を形成する。さらにま
た、前記ソース・ドレイン部表面とゲート電極９３ｂ表
面とに金属膜を堆積し熱処理（アニール処理）してシリ
サイド膜９４（およびゲート・シリサイド膜９３ｄ）を
形成する。
サイドウォール９３ｃを形成する。さらに、前記のサイ
ドウォール９３ｃをマスクとして、Ｓｉ活性層領域９１
ａのソース・ドレイン部に不純物を注入して拡散層（ソ
ース・ドレイン層；図示省略）を形成する。さらにま
た、前記ソース・ドレイン部表面とゲート電極９３ｂ表
面とに金属膜を堆積し熱処理（アニール処理）してシリ
サイド膜９４（およびゲート・シリサイド膜９３ｄ）を
形成する。
【０００８】そして、前記の素子分離領域９２，ソース
・ドレイン部（シリサイド膜９４），ゲート電極９３ｂ
（ゲート・シリサイド膜９３ｄ），サイドウォール９３
ｃを覆うように層間絶縁膜を形成してから、その層間絶
縁膜におけるソース・ドレイン部（シリサイド膜９４）
が位置する部分に対して電気的接続用のコンタクト孔を
開孔し、そのコンタクト孔を埋め込むように配線を形成
して完全空乏型ＳＯＩ−ＭＯＳＦＥＴを作製する。な
お、図９において、符号９３ｅはエクステンション部９
１ｂと共にゲート電極９３ｄに対して形成された拡散層
を示すものであり、前記層間絶縁膜，コンタクト孔，配
線においては図示省略する。
・ドレイン部（シリサイド膜９４），ゲート電極９３ｂ
（ゲート・シリサイド膜９３ｄ），サイドウォール９３
ｃを覆うように層間絶縁膜を形成してから、その層間絶
縁膜におけるソース・ドレイン部（シリサイド膜９４）
が位置する部分に対して電気的接続用のコンタクト孔を
開孔し、そのコンタクト孔を埋め込むように配線を形成
して完全空乏型ＳＯＩ−ＭＯＳＦＥＴを作製する。な
お、図９において、符号９３ｅはエクステンション部９
１ｂと共にゲート電極９３ｄに対して形成された拡散層
を示すものであり、前記層間絶縁膜，コンタクト孔，配
線においては図示省略する。
【０００９】前記のような完全空乏型のＳＯＩ−ＭＯＳ
ＦＥＴの場合、前記のボディ部における電気的中性の領
域が残らないようにするため、酸化膜（すなわち、埋め
込み酸化膜）上に対し非常に薄いＳＯＩ層を均一な厚さ
で形成しなければならず、製造プロセス上の難易度は増
してしまうが、動作特性上においてサブスレッシュホー
ルド特性（Ｓ特性）が改善されるという大きなメリット
が得られる。
ＦＥＴの場合、前記のボディ部における電気的中性の領
域が残らないようにするため、酸化膜（すなわち、埋め
込み酸化膜）上に対し非常に薄いＳＯＩ層を均一な厚さ
で形成しなければならず、製造プロセス上の難易度は増
してしまうが、動作特性上においてサブスレッシュホー
ルド特性（Ｓ特性）が改善されるという大きなメリット
が得られる。
【００１０】なお、完全空乏化型ＳＯＩ−ＭＯＳＦＥＴ
では、ボディ部における空乏層の厚さが埋め込み酸化膜
によって制限されるため、部分空乏型のものと比較して
空乏電荷量が大幅に減少し、代ってドレイン電流に寄与
する可動電荷が増える。その結果、急峻なＳ特性が得ら
れるが、例えば０．１３μｍ世代以降で完全空乏型ＳＯ
Ｉ−ＭＯＳＦＥＴを形成する場合には、そのＳＯＩ層の
厚さを３０ｎｍ程度以下に抑える必要がある。
では、ボディ部における空乏層の厚さが埋め込み酸化膜
によって制限されるため、部分空乏型のものと比較して
空乏電荷量が大幅に減少し、代ってドレイン電流に寄与
する可動電荷が増える。その結果、急峻なＳ特性が得ら
れるが、例えば０．１３μｍ世代以降で完全空乏型ＳＯ
Ｉ−ＭＯＳＦＥＴを形成する場合には、そのＳＯＩ層の
厚さを３０ｎｍ程度以下に抑える必要がある。
【００１１】すなわち、完全空乏型ＳＯＩ−ＭＯＳＦＥ
Ｔによれば、非常に急峻なＳ特性が得られた場合でも、
オフリーク電流を抑制しながら閾値電圧を下げることが
できるため、低い動作電圧においても十分なドレイン電
流を確保でき、例えば１Ｖ以下（および閾値電圧０．３
Ｖ以下）で動作するような極めて消費電力の低いデバイ
スを作製することが可能となる。
Ｔによれば、非常に急峻なＳ特性が得られた場合でも、
オフリーク電流を抑制しながら閾値電圧を下げることが
できるため、低い動作電圧においても十分なドレイン電
流を確保でき、例えば１Ｖ以下（および閾値電圧０．３
Ｖ以下）で動作するような極めて消費電力の低いデバイ
スを作製することが可能となる。
【００１２】従って、将来的に高集積・高性能の超低消
費電力デバイスのＬＳＩを製造する場合には、非常に薄
い（例えば、厚さ３０ｎｍ以下）ＳＯＩ層に対し完全空
乏型のＳＯＩ−ＭＯＳＦＥＴを構成できるプロセスの確
立が重要になってくる。
費電力デバイスのＬＳＩを製造する場合には、非常に薄
い（例えば、厚さ３０ｎｍ以下）ＳＯＩ層に対し完全空
乏型のＳＯＩ−ＭＯＳＦＥＴを構成できるプロセスの確
立が重要になってくる。
【００１３】
【発明が解決しようとする課題】前記のようにＳＯＩ層
が薄膜である場合、完全空乏型ＳＯＩ−ＭＯＳＦＥＴの
一般的な製造技術では、ＳＯＩ層におけるボディ部が薄
膜化されると共に、ソース・ドレイン部やエクステンシ
ョン部においても薄膜化されてしまう。そのため、前記
のソース・ドレイン部，エクステンション部におけるシ
ート抵抗の上昇、すなわちトランジスタの寄生抵抗の上
昇により駆動能力が低下してしまう。
が薄膜である場合、完全空乏型ＳＯＩ−ＭＯＳＦＥＴの
一般的な製造技術では、ＳＯＩ層におけるボディ部が薄
膜化されると共に、ソース・ドレイン部やエクステンシ
ョン部においても薄膜化されてしまう。そのため、前記
のソース・ドレイン部，エクステンション部におけるシ
ート抵抗の上昇、すなわちトランジスタの寄生抵抗の上
昇により駆動能力が低下してしまう。
【００１４】前記のソース・ドレイン部のシート抵抗
は、図９に示したようにシリサイド膜を形成することに
より十分低減できるが、前記エクステンション部のシー
ト抵抗においては、そのエクステンション部の不純物濃
度を高く（例えば、１×１０15／ｃｍ2程度に高く）す
る必要がある。しかし、前記のエクステンション部の不
純物濃度を高くすると、ソース側のエクステンション部
がドレイン側からの電界（電気力線）の影響を強く受け
てしまい、特にゲート長が短いトランジスタが構成され
ている場合には、閾値電圧（閾値電圧の絶対値）が急峻
に低下してしまう（ロールオフ特性の悪化）。
は、図９に示したようにシリサイド膜を形成することに
より十分低減できるが、前記エクステンション部のシー
ト抵抗においては、そのエクステンション部の不純物濃
度を高く（例えば、１×１０15／ｃｍ2程度に高く）す
る必要がある。しかし、前記のエクステンション部の不
純物濃度を高くすると、ソース側のエクステンション部
がドレイン側からの電界（電気力線）の影響を強く受け
てしまい、特にゲート長が短いトランジスタが構成され
ている場合には、閾値電圧（閾値電圧の絶対値）が急峻
に低下してしまう（ロールオフ特性の悪化）。
【００１５】ロールオフ特性を改善する方法としては、
例えば図１０の概略説明図（図９と同様なものには同一
符号を用いて説明を省略）の白抜き矢印で示すように、
エクステンション部９１ｂを形成した後にソース・ドレ
イン部とは極性が異なる不純物をハロー注入（Ｈａｌｏ
イオン注入）することにより、電気的特性がソース・ド
レイン層とは異なる不純物層（以下、逆特性層と称す
る）９５をエクステンション部の周囲（ソース・ドレイ
ン部の下面側と、エクステンション部の下面側およびゲ
ート電極側）を覆うように形成し、ドレイン側からの電
界の影響を遮断する方法が知られている。
例えば図１０の概略説明図（図９と同様なものには同一
符号を用いて説明を省略）の白抜き矢印で示すように、
エクステンション部９１ｂを形成した後にソース・ドレ
イン部とは極性が異なる不純物をハロー注入（Ｈａｌｏ
イオン注入）することにより、電気的特性がソース・ド
レイン層とは異なる不純物層（以下、逆特性層と称す
る）９５をエクステンション部の周囲（ソース・ドレイ
ン部の下面側と、エクステンション部の下面側およびゲ
ート電極側）を覆うように形成し、ドレイン側からの電
界の影響を遮断する方法が知られている。
【００１６】なお、一般的なハロー注入は、例えばイオ
ン注入装置内に配置されたＳＯＩ基板の配置角度を調整
し、被注入対象表面（後述する実施例ではＳｉ活性層領
域表面）の法線方向に対する注入角度が７°を超えるよ
うに斜めイオン注入して行われる。
ン注入装置内に配置されたＳＯＩ基板の配置角度を調整
し、被注入対象表面（後述する実施例ではＳｉ活性層領
域表面）の法線方向に対する注入角度が７°を超えるよ
うに斜めイオン注入して行われる。
【００１７】しかし、図１０に示したようにエクステン
ション部の下面側（埋め込み酸化膜側）に逆特性層を形
成した場合、特にｐＭＯＳが形成された完全空乏型ＳＯ
Ｉ−ＭＯＳＦＥＴにおいて、エクステンション部のシー
ト抵抗が上昇してしまう問題がある。
ション部の下面側（埋め込み酸化膜側）に逆特性層を形
成した場合、特にｐＭＯＳが形成された完全空乏型ＳＯ
Ｉ−ＭＯＳＦＥＴにおいて、エクステンション部のシー
ト抵抗が上昇してしまう問題がある。
【００１８】以上示したことから、薄膜のＳＯＩ層が形
成された完全空乏型ＳＯＩ−ＭＯＳＦＥＴにおいては、
ロールオフ特性の改善と寄生抵抗低減とを両立させるこ
とができないため、十分な駆動能力を確保することがで
きなかった。
成された完全空乏型ＳＯＩ−ＭＯＳＦＥＴにおいては、
ロールオフ特性の改善と寄生抵抗低減とを両立させるこ
とができないため、十分な駆動能力を確保することがで
きなかった。
【００１９】本発明は前記課題に基づいてなされたもの
であり、特に薄膜のＳＯＩ層が形成された完全空乏型Ｓ
ＯＩ−ＭＯＳＦＥＴに適したハロー注入を行うことによ
り、ロールオフ特性の改善と寄生抵抗低減とを両立さ
せ、十分な駆動能力を確保できる半導体装置の製造方法
を提供することにある。
であり、特に薄膜のＳＯＩ層が形成された完全空乏型Ｓ
ＯＩ−ＭＯＳＦＥＴに適したハロー注入を行うことによ
り、ロールオフ特性の改善と寄生抵抗低減とを両立さ
せ、十分な駆動能力を確保できる半導体装置の製造方法
を提供することにある。
【００２０】
【課題を解決するための手段】本発明は前記の課題の解
決を図るために、Ｓｉ基板上に埋め込み酸化膜を介して
ＳＯＩ層が形成されたＳＯＩ基板を用い、そのＳＯＩ層
に複数個の素子分離領域を形成し、それら各素子分離領
域間のＳｉ活性層領域に不純物を注入しボディ部，ソー
ス・ドレイン部を形成してＭＯＳＦＥＴを構成した半導
体装置の製造方法において、前記Ｓｉ活性層領域のボデ
ィ部上にゲート絶縁膜を介してゲート電極を形成する工
程と、前記Ｓｉ活性層領域に不純物を注入して前記ソー
ス・ドレイン部のエクステンション部を形成する工程
と、前記Ｓｉ活性層領域に前記ソース・ドレイン部とは
極性が異なる不純物をハロー注入して逆特性層を形成す
る工程と、を有するものである。そして、前記ハロー注
入の投影飛程を前記埋め込み酸化膜中に達するようにし
たことを特徴とする。
決を図るために、Ｓｉ基板上に埋め込み酸化膜を介して
ＳＯＩ層が形成されたＳＯＩ基板を用い、そのＳＯＩ層
に複数個の素子分離領域を形成し、それら各素子分離領
域間のＳｉ活性層領域に不純物を注入しボディ部，ソー
ス・ドレイン部を形成してＭＯＳＦＥＴを構成した半導
体装置の製造方法において、前記Ｓｉ活性層領域のボデ
ィ部上にゲート絶縁膜を介してゲート電極を形成する工
程と、前記Ｓｉ活性層領域に不純物を注入して前記ソー
ス・ドレイン部のエクステンション部を形成する工程
と、前記Ｓｉ活性層領域に前記ソース・ドレイン部とは
極性が異なる不純物をハロー注入して逆特性層を形成す
る工程と、を有するものである。そして、前記ハロー注
入の投影飛程を前記埋め込み酸化膜中に達するようにし
たことを特徴とする。
【００２１】本発明によれば、前記エクステンション部
におけるボディ部側に対して、十分な濃度で逆特性層不
純物を導入することができる。すなわち、前記エクステ
ンション部には逆特性層の不純物が殆ど導入されないた
め、寄生抵抗上昇の抑制（エクステンション部における
シート抵抗上昇の抑制）とロールオフ特性の改善とを両
立することができ、十分な駆動能力を確保することが可
能となる。
におけるボディ部側に対して、十分な濃度で逆特性層不
純物を導入することができる。すなわち、前記エクステ
ンション部には逆特性層の不純物が殆ど導入されないた
め、寄生抵抗上昇の抑制（エクステンション部における
シート抵抗上昇の抑制）とロールオフ特性の改善とを両
立することができ、十分な駆動能力を確保することが可
能となる。
【００２２】前記のハロー注入においては、Ｓｉ活性層
領域表面（被注入対象表面）に隣接する素子分離領域や
ゲート電極等に干渉されることなく、その注入される不
純物がＳｉ活性層領域におけるエクステンション部のボ
ディ部側に注入される角度（好ましくは７°よりも大き
い角度）であれば良い。
領域表面（被注入対象表面）に隣接する素子分離領域や
ゲート電極等に干渉されることなく、その注入される不
純物がＳｉ活性層領域におけるエクステンション部のボ
ディ部側に注入される角度（好ましくは７°よりも大き
い角度）であれば良い。
【００２３】また、本発明は、前記ボディ部に誘起され
る空乏層がＳＯＩ基板のＳＯＩ層と埋め込み酸化膜との
界面に達するようにＳｉ活性層領域を形成した場合の半
導体装置において、顕著な駆動能力改善効果を発揮す
る。
る空乏層がＳＯＩ基板のＳＯＩ層と埋め込み酸化膜との
界面に達するようにＳｉ活性層領域を形成した場合の半
導体装置において、顕著な駆動能力改善効果を発揮す
る。
【００２４】なお、本発明におけるＳＯＩ基板として
は、例えばＳｉやＳｉ−Ｇｅ等のように、内部に埋め込
み絶縁層が存在した各種半導体基板が揚げられる。前記
ゲート絶縁膜においては、例えばＳｉＯ2，ＳｉＮ，Ｓ
ｉＯＮ，ＳｉＯＦ等のＳｉ化合物である絶縁材料、Ｔａ
2Ｏ5等の高誘電率膜、または前記の絶縁材料，高誘電率
膜を一つ以上組み合わせて成る積層膜を挙げることがで
きる。
は、例えばＳｉやＳｉ−Ｇｅ等のように、内部に埋め込
み絶縁層が存在した各種半導体基板が揚げられる。前記
ゲート絶縁膜においては、例えばＳｉＯ2，ＳｉＮ，Ｓ
ｉＯＮ，ＳｉＯＦ等のＳｉ化合物である絶縁材料、Ｔａ
2Ｏ5等の高誘電率膜、または前記の絶縁材料，高誘電率
膜を一つ以上組み合わせて成る積層膜を挙げることがで
きる。
【００２５】本発明のゲート電極材料においては、例え
ばＢ，Ａｓ，Ｐ等の不純物を含んだ多結晶シリコン（ま
たはアモルファスシリコン）、Ｗ，Ｍｏ，Ｔａ，Ｔｉ等
の高融点金属、ＷＳｉ2，ＭｏＳｉ2，ＴｉＳｉ2，Ｃｏ
Ｓｉ2，ＮｉＳｉ等の金属シリサイド、ＷＮ，ＴａＮ，
ＴｉＮ等の金属窒化物、あるいは前記の多結晶シリコ
ン，高融点金属，金属シリサイド，金属窒化物を一つ以
上組み合わせて成る積層膜を挙げることができる。
ばＢ，Ａｓ，Ｐ等の不純物を含んだ多結晶シリコン（ま
たはアモルファスシリコン）、Ｗ，Ｍｏ，Ｔａ，Ｔｉ等
の高融点金属、ＷＳｉ2，ＭｏＳｉ2，ＴｉＳｉ2，Ｃｏ
Ｓｉ2，ＮｉＳｉ等の金属シリサイド、ＷＮ，ＴａＮ，
ＴｉＮ等の金属窒化物、あるいは前記の多結晶シリコ
ン，高融点金属，金属シリサイド，金属窒化物を一つ以
上組み合わせて成る積層膜を挙げることができる。
【００２６】本発明のＳｉ活性層領域に導入する不純物
においては、Ｂ，Ｉｎ，Ｐ，Ａｓ，Ｓｂ等の３Ａ族，５
Ａ族の各種材料を挙げることができる。前記サイドウォ
ール材料としては、ＳｉＯ2，ＳｉＮ，ＳｉＯＮ，Ｓｉ
ＯＦ等のＳｉ化合物である絶縁材料、多結晶シリコン
（またはアモルファスシリコン）、または前記の絶縁材
料，多結晶シリコンを一つ以上組み合わせて成る積層膜
を挙げることができる。
においては、Ｂ，Ｉｎ，Ｐ，Ａｓ，Ｓｂ等の３Ａ族，５
Ａ族の各種材料を挙げることができる。前記サイドウォ
ール材料としては、ＳｉＯ2，ＳｉＮ，ＳｉＯＮ，Ｓｉ
ＯＦ等のＳｉ化合物である絶縁材料、多結晶シリコン
（またはアモルファスシリコン）、または前記の絶縁材
料，多結晶シリコンを一つ以上組み合わせて成る積層膜
を挙げることができる。
【００２７】本発明のＳｉ活性層領域に形成するシリサ
イド膜においては、ＴｉＳｉ2，ＣｏＳｉ2，ＮｉＳｉ，
ＷＳｉ2，ＭｏＳｉ2等の各種材料を挙げることができ
る。
イド膜においては、ＴｉＳｉ2，ＣｏＳｉ2，ＮｉＳｉ，
ＷＳｉ2，ＭｏＳｉ2等の各種材料を挙げることができ
る。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体装置およびその製造方法を説明する。
る半導体装置およびその製造方法を説明する。
【００２９】本実施の形態では、Ｓｉ基板上に埋め込み
酸化膜（厚めの酸化膜）を介して薄膜（ボディ部に誘起
される空乏層がＳＯＩ基板におけるＳＯＩ層と埋め込み
酸化膜との界面に達する程度に薄膜）のＳＯＩ層が形成
されたＳＯＩ基板を用い、そのＳＯＩ基板の主面側の一
部に対して例えばＳＴＩ（Shallow Trench Isolatio
n）法により複数個の素子分離領域をそれぞれ所定間隔
を隔てて形成する。前記の各素子分離領域の間に位置す
るＳｉ活性層領域（ＳＯＩ層）には、例えばｎＭＯＳま
たはｐＭＯＳの不純物を注入し、その表面の一部（ボデ
ィ部が位置する部分）に対してはゲート絶縁膜を介して
ゲート電極を形成する。
酸化膜（厚めの酸化膜）を介して薄膜（ボディ部に誘起
される空乏層がＳＯＩ基板におけるＳＯＩ層と埋め込み
酸化膜との界面に達する程度に薄膜）のＳＯＩ層が形成
されたＳＯＩ基板を用い、そのＳＯＩ基板の主面側の一
部に対して例えばＳＴＩ（Shallow Trench Isolatio
n）法により複数個の素子分離領域をそれぞれ所定間隔
を隔てて形成する。前記の各素子分離領域の間に位置す
るＳｉ活性層領域（ＳＯＩ層）には、例えばｎＭＯＳま
たはｐＭＯＳの不純物を注入し、その表面の一部（ボデ
ィ部が位置する部分）に対してはゲート絶縁膜を介して
ゲート電極を形成する。
【００３０】前記Ｓｉ活性層領域のソース・ドレイン部
およびエクステンション部には、前記ゲート電極をマス
クとし比較的高濃度の不純物を注入してエクステンショ
ン部を形成する。その後、投影飛程（Ｒｐ）が埋め込み
酸化膜中に達するように注入エネルギー，注入角度を調
整してハロー注入を行うことにより、Ｓｉ活性層領域に
おけるエクステンション部のボディ部側に逆特性層を形
成する。
およびエクステンション部には、前記ゲート電極をマス
クとし比較的高濃度の不純物を注入してエクステンショ
ン部を形成する。その後、投影飛程（Ｒｐ）が埋め込み
酸化膜中に達するように注入エネルギー，注入角度を調
整してハロー注入を行うことにより、Ｓｉ活性層領域に
おけるエクステンション部のボディ部側に逆特性層を形
成する。
【００３１】また、前記ゲート電極の側壁側にサイドウ
ォールを形成してから、そのサイドウォールをマスクと
して不純物を注入することによりソース・ドレイン層を
形成した後、前記ソース・ドレイン部表面に金属膜を堆
積し熱処理（アニール処理）してシリサイド膜を形成す
る。
ォールを形成してから、そのサイドウォールをマスクと
して不純物を注入することによりソース・ドレイン層を
形成した後、前記ソース・ドレイン部表面に金属膜を堆
積し熱処理（アニール処理）してシリサイド膜を形成す
る。
【００３２】そして、前記の素子分離領域，ソース・ド
レイン部（シリサイド膜），ゲート電極，サイドウォー
ルを覆うように層間絶縁膜を形成してから、その層間絶
縁膜におけるソース・ドレイン部（シリサイド膜）やゲ
ート電極の位置に対して電気的接続用のコンタクト孔を
開孔する。
レイン部（シリサイド膜），ゲート電極，サイドウォー
ルを覆うように層間絶縁膜を形成してから、その層間絶
縁膜におけるソース・ドレイン部（シリサイド膜）やゲ
ート電極の位置に対して電気的接続用のコンタクト孔を
開孔する。
【００３３】前記のように、単にハロー注入を行うので
はなく、その投影飛程（Ｒｐ）が埋め込み酸化膜中に達
するように注入エネルギー，注入角度を調整して逆特性
層を形成することにより、エクステンション部には前記
の逆特性層が形成されないため、そのエクステンション
部におけるシート抵抗の上昇を抑制することができる。
また、前記逆特性層がＳｉ活性層領域におけるエクステ
ンション部のボディ部側に形成されるため、ロールオフ
特性を改善することができる。
はなく、その投影飛程（Ｒｐ）が埋め込み酸化膜中に達
するように注入エネルギー，注入角度を調整して逆特性
層を形成することにより、エクステンション部には前記
の逆特性層が形成されないため、そのエクステンション
部におけるシート抵抗の上昇を抑制することができる。
また、前記逆特性層がＳｉ活性層領域におけるエクステ
ンション部のボディ部側に形成されるため、ロールオフ
特性を改善することができる。
【００３４】（実施例）次に、本実施の形態における半
導体装置（ＳＯＩ−ＭＯＳＦＥＴ）の製造方法の実施例
を、図面（各製造工程を示す図面）に基づいて詳細に説
明する。まず、図１において、Ｓｉ基板１ａ上に比較的
厚い埋め込み酸化膜（例えば、厚さ１００ｎｍの酸化
膜）１ｂを介して薄膜（例えば、厚さ３３ｎｍ）のＳＯ
Ｉ層２が形成されたＳＯＩ基板１を用い、そのＳＯＩ層
２の表面に対して熱酸化膜３ａ（例えば、厚さ１０ｎ
ｍ）を形成（なお、この形成時でＳＯＩ層の厚さは２９
ｎｍ程度になる）してから、その熱酸化膜３ａ表面にＣ
ＭＰ（Chemical MechanicalPolish）用の保護膜として
Ｓｉ3Ｎ4膜３ｂ（例えば、厚さ１００ｎｍ）を減圧ＣＶ
Ｄ（Low Pressure Chemical Vapor Deposition）法
により成膜した。
導体装置（ＳＯＩ−ＭＯＳＦＥＴ）の製造方法の実施例
を、図面（各製造工程を示す図面）に基づいて詳細に説
明する。まず、図１において、Ｓｉ基板１ａ上に比較的
厚い埋め込み酸化膜（例えば、厚さ１００ｎｍの酸化
膜）１ｂを介して薄膜（例えば、厚さ３３ｎｍ）のＳＯ
Ｉ層２が形成されたＳＯＩ基板１を用い、そのＳＯＩ層
２の表面に対して熱酸化膜３ａ（例えば、厚さ１０ｎ
ｍ）を形成（なお、この形成時でＳＯＩ層の厚さは２９
ｎｍ程度になる）してから、その熱酸化膜３ａ表面にＣ
ＭＰ（Chemical MechanicalPolish）用の保護膜として
Ｓｉ3Ｎ4膜３ｂ（例えば、厚さ１００ｎｍ）を減圧ＣＶ
Ｄ（Low Pressure Chemical Vapor Deposition）法
により成膜した。
【００３５】そして、前記のＳｉ3Ｎ4膜３ｂにおいて後
述する素子分離領域が位置する部分のみを所望のリソグ
ラフィとエッチングとにより除去した後、その除去した
部分を介してエッチングすることにより前記ＳＯＩ層２
（および熱酸化膜３ａ）にトレンチ溝３ｃを形成した。
なお、本実施例では、前記Ｓｉ3Ｎ4膜３ｂの成膜および
エッチング，ＳＯＩ層２のエッチングをそれぞれ下記に
示す条件で行った。
述する素子分離領域が位置する部分のみを所望のリソグ
ラフィとエッチングとにより除去した後、その除去した
部分を介してエッチングすることにより前記ＳＯＩ層２
（および熱酸化膜３ａ）にトレンチ溝３ｃを形成した。
なお、本実施例では、前記Ｓｉ3Ｎ4膜３ｂの成膜および
エッチング，ＳＯＩ層２のエッチングをそれぞれ下記に
示す条件で行った。
【００３６】［Ｓｉ3Ｎ4膜３ｂの成膜条件］
・使用したガス…ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2＝５０／２
００／２００ｓｃｃｍ ・圧力…７０Ｐａ ・基板加熱温度…７６０℃ ［Ｓｉ3Ｎ4膜３ｂのエッチング条件］ ・使用したガス…ＣＦ4／Ａｒ＝１００／９００ｓｃｃ
ｍ ・圧力…１０５Ｐａ ・基板加熱温度…１０℃ ・ＲＦ Ｐｏｗｅｒ…６００Ｗ ［ＳＯＩ層２のエッチング条件］ ・使用したガス…Ｃ4Ｆ8／Ｏ2／Ａｒ＝５／４／１００
ｓｃｃｍ ・圧力…５．３Ｐａ ・基板加熱温度…１０℃ ・ＲＦ Ｐｏｗｅｒ…４００Ｗ そして、前記のトレンチ溝３ｃの内壁を酸化（例えば、
厚さ５ｎｍ；図示省略）した後、そのトレンチ溝３ｃを
埋め込むようにＳｉＯ2膜を減圧ＣＶＤ法により成膜
（例えば、厚さ３００ｎｍ成膜）し、アニール処理して
からトレンチ溝３ｃ以外のＳｉＯ2膜をＣＭＰ法により
除去することにより、複数個の素子分離領域４をそれぞ
れ所定間隔を隔てて形成した。なお、本実施例では、前
記素子分離領域４に関するＳｉＯ2膜の成膜，アニール
処理，ＣＭＰをそれぞれ下記に示す条件で行った。
００／２００ｓｃｃｍ ・圧力…７０Ｐａ ・基板加熱温度…７６０℃ ［Ｓｉ3Ｎ4膜３ｂのエッチング条件］ ・使用したガス…ＣＦ4／Ａｒ＝１００／９００ｓｃｃ
ｍ ・圧力…１０５Ｐａ ・基板加熱温度…１０℃ ・ＲＦ Ｐｏｗｅｒ…６００Ｗ ［ＳＯＩ層２のエッチング条件］ ・使用したガス…Ｃ4Ｆ8／Ｏ2／Ａｒ＝５／４／１００
ｓｃｃｍ ・圧力…５．３Ｐａ ・基板加熱温度…１０℃ ・ＲＦ Ｐｏｗｅｒ…４００Ｗ そして、前記のトレンチ溝３ｃの内壁を酸化（例えば、
厚さ５ｎｍ；図示省略）した後、そのトレンチ溝３ｃを
埋め込むようにＳｉＯ2膜を減圧ＣＶＤ法により成膜
（例えば、厚さ３００ｎｍ成膜）し、アニール処理して
からトレンチ溝３ｃ以外のＳｉＯ2膜をＣＭＰ法により
除去することにより、複数個の素子分離領域４をそれぞ
れ所定間隔を隔てて形成した。なお、本実施例では、前
記素子分離領域４に関するＳｉＯ2膜の成膜，アニール
処理，ＣＭＰをそれぞれ下記に示す条件で行った。
【００３７】［ＳｉＯ2の成膜条件］
・使用したガス…ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０
／１００ｓｃｃｍ ・圧力…１３．３Ｐａ ・基板加熱温度…５２０℃ ［ＳｉＯ2のアニール処理条件］ ・アニール温度…１０００℃ ・アニール時間…３０ｍｉｎ ［ＳｉＯ2のＣＭＰ条件］ ・研磨圧力…３００ｇ／ｃｍ2 ・回転数…定盤３０ｒｐｍ，研磨ヘッド３０ｒｐｍ ・使用した研磨パッド…ＩＣ−１０００（商品名） ・使用したスラリー…ＮＨ4ＯＨベースのスラリー（ヒ
ュームドシリカ含有） ・スラリー流量…１００ｃｃ／ｍｉｎ ・スラリー使用温度…２５〜３０℃ 次に、図２において、前記の残存したＳｉ3Ｎ4膜３ｂ
を、ＨＯＴリン酸を用いたウェット処理により除去し
て、前記の各素子分離領域４間のＳＯＩ層２、すなわち
Ｓｉ活性層領域２ａにｎＭＯＳ用またはｐＭＯＳ用の不
純物（ボディ部用の不純物）を注入した。本実施例で
は、前記ｎＭＯＳ用，ｐＭＯＳ用の不純物の注入をそれ
ぞれ下記に示す条件で行った。なお、以下に示す注入角
度は、Ｓｉ活性層領域２ａ表面の法線方向に対するイオ
ン注入（および後述するハロー注入）方向の角度を示す
ものである。
／１００ｓｃｃｍ ・圧力…１３．３Ｐａ ・基板加熱温度…５２０℃ ［ＳｉＯ2のアニール処理条件］ ・アニール温度…１０００℃ ・アニール時間…３０ｍｉｎ ［ＳｉＯ2のＣＭＰ条件］ ・研磨圧力…３００ｇ／ｃｍ2 ・回転数…定盤３０ｒｐｍ，研磨ヘッド３０ｒｐｍ ・使用した研磨パッド…ＩＣ−１０００（商品名） ・使用したスラリー…ＮＨ4ＯＨベースのスラリー（ヒ
ュームドシリカ含有） ・スラリー流量…１００ｃｃ／ｍｉｎ ・スラリー使用温度…２５〜３０℃ 次に、図２において、前記の残存したＳｉ3Ｎ4膜３ｂ
を、ＨＯＴリン酸を用いたウェット処理により除去し
て、前記の各素子分離領域４間のＳＯＩ層２、すなわち
Ｓｉ活性層領域２ａにｎＭＯＳ用またはｐＭＯＳ用の不
純物（ボディ部用の不純物）を注入した。本実施例で
は、前記ｎＭＯＳ用，ｐＭＯＳ用の不純物の注入をそれ
ぞれ下記に示す条件で行った。なお、以下に示す注入角
度は、Ｓｉ活性層領域２ａ表面の法線方向に対するイオ
ン注入（および後述するハロー注入）方向の角度を示す
ものである。
【００３８】［ｎＭＯＳの場合の注入条件］
・不純物…ＢＦ2+
・注入エネルギー…２０ｋｅＶ
・ドーズ量…３×１０12／ｃｍ2
・注入角度…７°
［ｐＭＯＳの場合の注入条件］
・不純物…Ｐ+
・注入エネルギー…１０ｋｅＶ
・ドーズ量…３×１０12／ｃｍ2
・注入角度…７°
その後、前記の熱酸化膜３ａを除去し、前記のＳｉ活性
層領域２ａの表面に絶縁膜およびポリシリコン（減圧Ｃ
ＶＤ法によるポリシリコン）を順次成膜（例えば、それ
ぞれ厚さ１．８ｎｍ，１５０ｎｍ成膜）してから、それ
らポリシリコン，絶縁膜をエッチングにより所望パター
ンに加工してゲート絶縁膜５ａ，ゲート電極５ｂをそれ
ぞれ形成した。なお、本実施例では、前記ポリシリコン
の成膜およびエッチングをそれぞれ下記に示す条件で行
った。
層領域２ａの表面に絶縁膜およびポリシリコン（減圧Ｃ
ＶＤ法によるポリシリコン）を順次成膜（例えば、それ
ぞれ厚さ１．８ｎｍ，１５０ｎｍ成膜）してから、それ
らポリシリコン，絶縁膜をエッチングにより所望パター
ンに加工してゲート絶縁膜５ａ，ゲート電極５ｂをそれ
ぞれ形成した。なお、本実施例では、前記ポリシリコン
の成膜およびエッチングをそれぞれ下記に示す条件で行
った。
【００３９】［ポリシリコンの成膜条件］
・使用したガス…ＳｉＨ4／Ｎ2／Ｈｅ＝１００／２００
／４００ｓｃｃｍ ・圧力…７０Ｐａ ・基板加熱温度…６１０℃ ［ポリシリコンのエッチング条件］ ・使用したガス…Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６０／１０ｓｃ
ｃｍ ・圧力…１．３Ｐａ ・基板加熱温度…２０℃ ・ＲＦ Ｐｏｗｅｒ…１５０Ｗ 次に、図３に示すように、前記ゲート電極５ｂをマスク
としＳｉ活性層領域２ａ（ソース・ドレイン部およびエ
クステンション部）に不純物を注入することにより、エ
クステンション部６を形成した。なお、図３中の符号５
ｃは、前記エクステンション部６を形成した際の不純物
により、ゲート電極５ｂ表面に形成された拡散層を示す
ものである。
／４００ｓｃｃｍ ・圧力…７０Ｐａ ・基板加熱温度…６１０℃ ［ポリシリコンのエッチング条件］ ・使用したガス…Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６０／１０ｓｃ
ｃｍ ・圧力…１．３Ｐａ ・基板加熱温度…２０℃ ・ＲＦ Ｐｏｗｅｒ…１５０Ｗ 次に、図３に示すように、前記ゲート電極５ｂをマスク
としＳｉ活性層領域２ａ（ソース・ドレイン部およびエ
クステンション部）に不純物を注入することにより、エ
クステンション部６を形成した。なお、図３中の符号５
ｃは、前記エクステンション部６を形成した際の不純物
により、ゲート電極５ｂ表面に形成された拡散層を示す
ものである。
【００４０】前記のようにエクステンション部６を形成
するための不純物を注入する際、そのエクステンション
部６のシート抵抗を十分に低減するために、その不純物
の濃度（ドーズ量）を高く設定（トランジスタの寄生抵
抗を低減し十分な駆動能力を確保できる程度に設定）す
る必要がある。本実施例では、前記エクステンション部
６を形成するための不純物の注入を下記に示す条件で行
った。
するための不純物を注入する際、そのエクステンション
部６のシート抵抗を十分に低減するために、その不純物
の濃度（ドーズ量）を高く設定（トランジスタの寄生抵
抗を低減し十分な駆動能力を確保できる程度に設定）す
る必要がある。本実施例では、前記エクステンション部
６を形成するための不純物の注入を下記に示す条件で行
った。
【００４１】［ｎＭＯＳの場合の注入条件］
・不純物…Ａｓ+
・注入エネルギー…２．５ｋｅＶ
・ドーズ量…１×１０15／ｃｍ2
・注入角度…０°
［ｐＭＯＳの場合の注入条件］
・不純物…ＢＦ2+
・注入エネルギー…２．５ｋｅＶ
・ドーズ量…８×１０14／ｃｍ2
・注入角度…０°
次に、図４に示すように、前記ゲート電極５ｂをマスク
とし、投影飛程（Ｒｐ）が埋め込み酸化膜中に達するよ
うに、後述するソース・ドレイン層とは極性が異なる不
純物をハロー注入することにより、Ｓｉ活性層領域２に
おけるエクステンション部６のボディ部側に逆特性層７
を形成する。なお、前記のように逆特性層７を形成した
後は、欠陥による増速拡散を防ぐために、短時間熱処理
（ＲＴＡ；Rapid Thermal Anneal）を行っても良い。
また、前記ハロー注入は、ＳＯＩ基板１に対する各ゲー
ト電極５ｂの配列（パターン）に応じて、例えばハロー
注入装置内に配置されたＳＯＩ基板１の配置角度（イオ
ン注入方向に対するＳＯＩ層表面の角度）を調整し複数
回に分割して行う。本実施例では、前記逆特性層７の不
純物の注入（８回に分割して注入）およびＲＴＡをそれ
ぞれ下記に示す条件で行った。
とし、投影飛程（Ｒｐ）が埋め込み酸化膜中に達するよ
うに、後述するソース・ドレイン層とは極性が異なる不
純物をハロー注入することにより、Ｓｉ活性層領域２に
おけるエクステンション部６のボディ部側に逆特性層７
を形成する。なお、前記のように逆特性層７を形成した
後は、欠陥による増速拡散を防ぐために、短時間熱処理
（ＲＴＡ；Rapid Thermal Anneal）を行っても良い。
また、前記ハロー注入は、ＳＯＩ基板１に対する各ゲー
ト電極５ｂの配列（パターン）に応じて、例えばハロー
注入装置内に配置されたＳＯＩ基板１の配置角度（イオ
ン注入方向に対するＳＯＩ層表面の角度）を調整し複数
回に分割して行う。本実施例では、前記逆特性層７の不
純物の注入（８回に分割して注入）およびＲＴＡをそれ
ぞれ下記に示す条件で行った。
【００４２】［ｎＭＯＳの場合の注入条件］
・不純物…Ｂ+
・注入エネルギー…１２ｋｅＶ
・ドーズ量…（１×１０13／ｃｍ2）×８回
・注入角度…２８°
・投影飛程…３７ｎｍ
［ｐＭＯＳの場合の注入条件］
・不純物…Ｐ+
・注入エネルギー…２５ｋｅＶ
・ドーズ量…（１．４×１０13／ｃｍ2）×８回
・注入角度…２８°
・投影飛程…３１ｎｍ
［逆特性層７のＲＴＡ条件］
・アニール温度…９５０℃
・アニール時間…１０ｓｅｃ
・使用雰囲気…Ｎ2雰囲気中
次に、図５において、まず前記ゲート電極５ｂを覆うよ
うにＳｉＯ2膜８ａ（例えば、厚さ１０ｎｍ），Ｓｉ3Ｎ
4膜８ｂ（例えば、厚さ５０ｎｍ）を順次成膜し、それ
らＳｉ3Ｎ4膜８ｂ，ＳｉＯ2膜８ａをエッチングにより
所望パターンに加工することによりサイドウォール８を
形成した。なお、本実施例では、ＳｉＯ 2膜８ａの成膜,
Ｓｉ3Ｎ4膜８ｂの成膜を、それぞれ前記の素子分離領域
４におけるＳｉＯ2の成膜，Ｓｉ3Ｎ4膜３ｂの成膜と同
様の条件によって行った。
うにＳｉＯ2膜８ａ（例えば、厚さ１０ｎｍ），Ｓｉ3Ｎ
4膜８ｂ（例えば、厚さ５０ｎｍ）を順次成膜し、それ
らＳｉ3Ｎ4膜８ｂ，ＳｉＯ2膜８ａをエッチングにより
所望パターンに加工することによりサイドウォール８を
形成した。なお、本実施例では、ＳｉＯ 2膜８ａの成膜,
Ｓｉ3Ｎ4膜８ｂの成膜を、それぞれ前記の素子分離領域
４におけるＳｉＯ2の成膜，Ｓｉ3Ｎ4膜３ｂの成膜と同
様の条件によって行った。
【００４３】その後、前記サイドウォール８をマスクと
し、前記Ｓｉ活性層領域３ａ（ソース・ドレイン部）に
対して不純物を前記エクステンション部６の不純物より
も深く（例えば、若干深く）注入することにより、ソー
ス・ドレイン層９を形成した。これにより、サイドウォ
ール８の直下に位置する部分にのみエクステンション部
６が残存するようになる。なお、本実施例では、前記ソ
ース・ドレイン層９の活性化のためにＲＴＡを行った。
また、前記ソース・ドレイン層９の不純物の注入および
ＲＴＡは、それぞれ下記に示す条件で行った。一般的
に、５ｋｅＶ以上の注入エネルギーでソース・ドレイン
層を形成する場合、チャネリング防止のために注入角度
は約７°に設定される。
し、前記Ｓｉ活性層領域３ａ（ソース・ドレイン部）に
対して不純物を前記エクステンション部６の不純物より
も深く（例えば、若干深く）注入することにより、ソー
ス・ドレイン層９を形成した。これにより、サイドウォ
ール８の直下に位置する部分にのみエクステンション部
６が残存するようになる。なお、本実施例では、前記ソ
ース・ドレイン層９の活性化のためにＲＴＡを行った。
また、前記ソース・ドレイン層９の不純物の注入および
ＲＴＡは、それぞれ下記に示す条件で行った。一般的
に、５ｋｅＶ以上の注入エネルギーでソース・ドレイン
層を形成する場合、チャネリング防止のために注入角度
は約７°に設定される。
【００４４】［ｎＭＯＳの場合の注入条件］
・不純物…Ｐ+
・注入エネルギー…１５ｋｅＶ
・ドーズ量…（２×１０15／ｃｍ2）×４回
・注入角度…７°
［ｐＭＯＳの場合の注入条件］
・不純物…Ｂ+
・注入エネルギー…５ｋｅＶ
・ドーズ量…（１×１０15／ｃｍ2）×４回
・注入角度…７°
［ソース・ドレイン層９のＲＴＡ条件］
・アニール温度…９５０℃
・アニール時間…１０ｓｅｃ
・使用雰囲気…Ｎ2雰囲気中
そして、前記Ｓｉ活性層領域２ａのソース・ドレイン部
（ソース・ドレイン層９）表面やゲート電極５ｂを覆う
ように、薄膜のＣｏ膜（例えば、厚さ５ｎｍ）をスパッ
タリングにより成膜し、そのＣｏ膜におけるソース・ド
レイン部表面（およびゲート電極５ｂ表面）をＲＴＡに
よりシリサイド化してＣｏＳｉから成るシリサイド膜１
０（およびゲート・シリサイド膜５ｄ）を形成した。
（ソース・ドレイン層９）表面やゲート電極５ｂを覆う
ように、薄膜のＣｏ膜（例えば、厚さ５ｎｍ）をスパッ
タリングにより成膜し、そのＣｏ膜におけるソース・ド
レイン部表面（およびゲート電極５ｂ表面）をＲＴＡに
よりシリサイド化してＣｏＳｉから成るシリサイド膜１
０（およびゲート・シリサイド膜５ｄ）を形成した。
【００４５】その後、前記のソース・ドレイン部表面
（およびゲート電極５ｂ表面）以外のＣｏ膜（素子分離
領域４およびサイドウォール８表面のＣｏ膜）を硫酸加
水により除去した。本実施例では、シリサイド膜１０
（およびゲート・シリサイド膜５ｄ）における成膜，Ｒ
ＴＡをそれぞれ下記に示す条件で行った。
（およびゲート電極５ｂ表面）以外のＣｏ膜（素子分離
領域４およびサイドウォール８表面のＣｏ膜）を硫酸加
水により除去した。本実施例では、シリサイド膜１０
（およびゲート・シリサイド膜５ｄ）における成膜，Ｒ
ＴＡをそれぞれ下記に示す条件で行った。
【００４６】［シリサイド膜１０の成膜条件］
・使用したガス…Ａｒ＝１００ｓｃｃｍ
・圧力…０．４Ｐａ
・基板加熱温度…４５０℃
・ＤＣ Ｐｏｗｅｒ…０．８ｋＷ
［シリサイド膜１０のＲＴＡ条件］
・アニール温度…５５０℃
・アニール時間…３０ｓｅｃ
・使用雰囲気…Ｎ2またはＮ2／Ａｒ雰囲気中
さらに、前記のように形成したシリサイド膜１０におい
て再びＲＴＡ（以下、再ＲＴＡと称する）を行って、そ
のＣｏＳｉ膜をさらにＳｉ活性層領域のＳｉ層と反応さ
せることによりＣｏＳｉ2膜に変換し、前記シリサイド
膜１０を十分に低抵抗化させた。本実施例では、前記の
再ＲＴＡを下記に示す条件で行った。
て再びＲＴＡ（以下、再ＲＴＡと称する）を行って、そ
のＣｏＳｉ膜をさらにＳｉ活性層領域のＳｉ層と反応さ
せることによりＣｏＳｉ2膜に変換し、前記シリサイド
膜１０を十分に低抵抗化させた。本実施例では、前記の
再ＲＴＡを下記に示す条件で行った。
【００４７】［再ＲＴＡ条件］
・アニール温度…７００℃
・アニール時間…３０ｓｅｃ
・使用雰囲気…Ｎ2またはＮ2／Ａｒ雰囲気中
なお、シリサイド化によりＣｏＳｉ2膜を形成する際に
消費されるＳｉ層の厚さは、スパッタリングにより成膜
されたＣｏ膜の約３．６４倍となり、得られるＣｏＳｉ
2膜の厚さにおいては前記Ｃｏ膜の約３．５２倍となる
ことが判っている。したがって、本実施例のように厚さ
２９ｎｍのＳＯＩ層２を用いると共にシリサイド膜１０
において厚さ５ｎｍのＣｏ膜を成膜すると、厚さ約１８
ｎｍ程度のＣｏＳｉ2膜が形成されるため、そのＣｏＳ
ｉ2膜の直下に位置する部分には厚さ１１ｎｍ程度のＳ
ｉ層が残存することになる。
消費されるＳｉ層の厚さは、スパッタリングにより成膜
されたＣｏ膜の約３．６４倍となり、得られるＣｏＳｉ
2膜の厚さにおいては前記Ｃｏ膜の約３．５２倍となる
ことが判っている。したがって、本実施例のように厚さ
２９ｎｍのＳＯＩ層２を用いると共にシリサイド膜１０
において厚さ５ｎｍのＣｏ膜を成膜すると、厚さ約１８
ｎｍ程度のＣｏＳｉ2膜が形成されるため、そのＣｏＳ
ｉ2膜の直下に位置する部分には厚さ１１ｎｍ程度のＳ
ｉ層が残存することになる。
【００４８】次に、図６に示すように、ＳＯＩ基板１に
おけるＳｉ活性層領域２ａのソース・ドレイン部表面，
素子分離領域４，ゲート・シリサイド膜５ｄ，サイドウ
ォール８の表面を覆うように、減圧ＣＶＤ法により例え
ばＳｉＯ2膜を堆積して層間絶縁膜１１（例えば、厚さ
７００ｎｍ）を形成した後、所望のリソグラフィとエッ
チングとにより、その層間絶縁膜１１においてシリサイ
ド膜１０上に電気的接続用のコンタクト孔１１ａを開孔
した。本実施例では、コンタクト孔１１ａにおけるエッ
チングを下記に示す条件で行った。
おけるＳｉ活性層領域２ａのソース・ドレイン部表面，
素子分離領域４，ゲート・シリサイド膜５ｄ，サイドウ
ォール８の表面を覆うように、減圧ＣＶＤ法により例え
ばＳｉＯ2膜を堆積して層間絶縁膜１１（例えば、厚さ
７００ｎｍ）を形成した後、所望のリソグラフィとエッ
チングとにより、その層間絶縁膜１１においてシリサイ
ド膜１０上に電気的接続用のコンタクト孔１１ａを開孔
した。本実施例では、コンタクト孔１１ａにおけるエッ
チングを下記に示す条件で行った。
【００４９】［コンタクト孔１１ａにおけるエッチング
条件］ ・使用したガス…Ｃ4Ｆ8／ＣＯ／Ａｒ＝１０／１００／
２００ｓｃｃｍ ・圧力…６Ｐａ ・基板加熱温度…２０℃ ・ＲＦ Ｐｏｗｅｒ…１６００Ｗ その後、前記コンタクト孔１１ａの内壁（および底部）
表面に対して、スパッタリングによるＴｉ膜（例えば、
厚さ２０ｎｍ）、ＴｉＮ膜（例えば、厚さ３０ｎｍ）を
順次成膜してバリアメタル１２ａを形成した。さらに、
前記コンタクト孔１１ａに埋め込むようにＣＶＤ法によ
りＷ膜を成膜し、そのコンタクト孔１１ａ以外のＷ膜を
エッチバックで除去しコンタクトプラグ１２を形成（お
よび所望の配線等を形成）することにより、半導体装置
を作製した。なお、本実施例では、前記バリアメタル１
２ａ（Ｔｉ膜およびＴｉＮ膜）における成膜，コンタク
トプラグ１２（Ｗ膜）における成膜およびエッチング
を、それぞれ下記に示す条件で行った。
条件］ ・使用したガス…Ｃ4Ｆ8／ＣＯ／Ａｒ＝１０／１００／
２００ｓｃｃｍ ・圧力…６Ｐａ ・基板加熱温度…２０℃ ・ＲＦ Ｐｏｗｅｒ…１６００Ｗ その後、前記コンタクト孔１１ａの内壁（および底部）
表面に対して、スパッタリングによるＴｉ膜（例えば、
厚さ２０ｎｍ）、ＴｉＮ膜（例えば、厚さ３０ｎｍ）を
順次成膜してバリアメタル１２ａを形成した。さらに、
前記コンタクト孔１１ａに埋め込むようにＣＶＤ法によ
りＷ膜を成膜し、そのコンタクト孔１１ａ以外のＷ膜を
エッチバックで除去しコンタクトプラグ１２を形成（お
よび所望の配線等を形成）することにより、半導体装置
を作製した。なお、本実施例では、前記バリアメタル１
２ａ（Ｔｉ膜およびＴｉＮ膜）における成膜，コンタク
トプラグ１２（Ｗ膜）における成膜およびエッチング
を、それぞれ下記に示す条件で行った。
【００５０】［Ｔｉ膜の成膜条件］
・使用したガス…Ａｒ＝１００ｓｃｃｍ
・圧力…０．４Ｐａ
・基板加熱温度…２００℃
・ＤＣ Ｐｏｗｅｒ…６ｋＷ
［ＴｉＮ膜の成膜条件］
・使用したガス…Ａｒ／Ｎ2＝２０／７０ｓｃｃｍ
・圧力…０．４Ｐａ
・基板加熱温度…２００℃
・μ波…１２ｋＷ
［Ｗ膜の成膜条件］
・使用したガス…ＷＦ6／Ｈ2／Ａｒ＝８０／５００／２
８００ｓｃｃｍ ・圧力…１０６４０Ｐａ ・基板加熱温度…４００℃ ［Ｗ膜のエッチバック条件］ ・使用したガス…ＳＦ6／Ａｒ＝１１０／９０ｓｃｃｍ ・圧力…３５Ｐａ ・ＲＦ Ｐｏｗｅｒ…２７５Ｗ 以上示した実施例により作製したｐＭＯＳの半導体装置
において、ハロー注入エネルギーを変化させた際のエク
ステンション部のシート抵抗を測定し、その結果を図７
の特性図に示した。また、前記ｐＭＯＳの半導体装置に
おいて、ハロー注入エネルギーを１５ｋｅＶ（投影飛程
がＳｉ活性層領域中），２５ｋｅＶ（投影飛程が埋め込
み酸化膜中）に設定して作製し、ゲート長を変化させた
際の閾値電圧を測定して、その測定結果を図８の特性図
に示した。
８００ｓｃｃｍ ・圧力…１０６４０Ｐａ ・基板加熱温度…４００℃ ［Ｗ膜のエッチバック条件］ ・使用したガス…ＳＦ6／Ａｒ＝１１０／９０ｓｃｃｍ ・圧力…３５Ｐａ ・ＲＦ Ｐｏｗｅｒ…２７５Ｗ 以上示した実施例により作製したｐＭＯＳの半導体装置
において、ハロー注入エネルギーを変化させた際のエク
ステンション部のシート抵抗を測定し、その結果を図７
の特性図に示した。また、前記ｐＭＯＳの半導体装置に
おいて、ハロー注入エネルギーを１５ｋｅＶ（投影飛程
がＳｉ活性層領域中），２５ｋｅＶ（投影飛程が埋め込
み酸化膜中）に設定して作製し、ゲート長を変化させた
際の閾値電圧を測定して、その測定結果を図８の特性図
に示した。
【００５１】図７に示した結果から、エクステンション
部のシート抵抗は、ハロー注入エネルギーの上昇に連れ
て低減することが読み取れる。また、図８に示した結果
から、投影飛程が埋め込み酸化膜中に達するようにハロ
ー注入を行うことにより、たとえゲート長が短くても十
分な閾値電圧を確保でき、良好なロールオフ特性が得ら
れることを確認できた。
部のシート抵抗は、ハロー注入エネルギーの上昇に連れ
て低減することが読み取れる。また、図８に示した結果
から、投影飛程が埋め込み酸化膜中に達するようにハロ
ー注入を行うことにより、たとえゲート長が短くても十
分な閾値電圧を確保でき、良好なロールオフ特性が得ら
れることを確認できた。
【００５２】以上示したように本実施の形態によれば、
ハロー注入における投影飛程をＳＯＩ基板の埋め込み酸
化膜中に達するように注入エネルギー，注入角度を調整
して逆特性層を形成することにより、その逆特性層がＳ
ｉ活性層領域におけるエクステンション部のボディ部側
に形成されるため、ロールオフ特性を改善することがで
きる。また、エクステンション部には前記の逆特性層が
殆ど形成されないため、そのエクステンション部におけ
るシート抵抗の上昇を抑制することができる。
ハロー注入における投影飛程をＳＯＩ基板の埋め込み酸
化膜中に達するように注入エネルギー，注入角度を調整
して逆特性層を形成することにより、その逆特性層がＳ
ｉ活性層領域におけるエクステンション部のボディ部側
に形成されるため、ロールオフ特性を改善することがで
きる。また、エクステンション部には前記の逆特性層が
殆ど形成されないため、そのエクステンション部におけ
るシート抵抗の上昇を抑制することができる。
【００５３】以上、本発明において、記載された具体例
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
【００５４】例えば、本実施の形態のハロー注入は注入
角度を２８°に設定して行ったが、被注入対象表面（実
施例ではＳｉ活性層領域表面）に隣接する素子分離領域
やゲート電極等に干渉されることなく、前記の注入され
る不純物がＳｉ活性層領域におけるエクステンション部
のボディ部側に注入される角度であれば良い。
角度を２８°に設定して行ったが、被注入対象表面（実
施例ではＳｉ活性層領域表面）に隣接する素子分離領域
やゲート電極等に干渉されることなく、前記の注入され
る不純物がＳｉ活性層領域におけるエクステンション部
のボディ部側に注入される角度であれば良い。
【００５５】また、シリサイド膜においては、ＣｏＳｉ
2を形成したフルサリサイド構造を示したが、ゲート電
極やシリサイド膜における材料や構造を限定するもので
はない。さらに、ＳＯＩ基板（Ｓｉ基板，埋め込み酸化
膜，ＳＯＩ層），ゲート絶縁膜，ゲート電極材料，エク
ステンション部，ソース・ドレイン層等においても本実
施の形態に記載した材料に限定されるものではなく、そ
れぞれ前記［課題を解決するための手段］の欄に記載し
た各種材料を適用した場合においても、本実施の形態と
同様の作用効果が得られる。
2を形成したフルサリサイド構造を示したが、ゲート電
極やシリサイド膜における材料や構造を限定するもので
はない。さらに、ＳＯＩ基板（Ｓｉ基板，埋め込み酸化
膜，ＳＯＩ層），ゲート絶縁膜，ゲート電極材料，エク
ステンション部，ソース・ドレイン層等においても本実
施の形態に記載した材料に限定されるものではなく、そ
れぞれ前記［課題を解決するための手段］の欄に記載し
た各種材料を適用した場合においても、本実施の形態と
同様の作用効果が得られる。
【００５６】
【発明の効果】以上示したように本発明によれば、ハロ
ー注入における投影飛程をＳＯＩ基板の埋め込み酸化膜
中に達するように注入エネルギー，注入角度を調整して
逆特性層を形成することにより、例えば薄膜（例えば、
ボディ部に誘起される空乏層がＳＯＩ基板におけるＳＯ
Ｉ層と埋め込み酸化膜との界面に達する程度に薄膜）の
ＳＯＩ層が形成された完全空乏型ＳＯＩ−ＭＯＳＦＥＴ
においても、ロールオフ特性の改善と寄生抵抗低減とを
両立できるため、十分な駆動能力を確保した高速・低消
費電力のＬＳＩを得ることが可能となる。
ー注入における投影飛程をＳＯＩ基板の埋め込み酸化膜
中に達するように注入エネルギー，注入角度を調整して
逆特性層を形成することにより、例えば薄膜（例えば、
ボディ部に誘起される空乏層がＳＯＩ基板におけるＳＯ
Ｉ層と埋め込み酸化膜との界面に達する程度に薄膜）の
ＳＯＩ層が形成された完全空乏型ＳＯＩ−ＭＯＳＦＥＴ
においても、ロールオフ特性の改善と寄生抵抗低減とを
両立できるため、十分な駆動能力を確保した高速・低消
費電力のＬＳＩを得ることが可能となる。
【図１】本実施例における半導体装置の製造工程図（素
子分離領域の形成）。
子分離領域の形成）。
【図２】本実施例における半導体装置の製造工程図（ゲ
ート電極の形成）。
ート電極の形成）。
【図３】本実施例における半導体装置の製造工程図（エ
クステンション部の形成）。
クステンション部の形成）。
【図４】本実施例における半導体装置の製造工程図（逆
特性層の形成）。
特性層の形成）。
【図５】本実施例における半導体装置の製造工程図（ソ
ース・ドレイン層，シリサイド膜の形成）。
ース・ドレイン層，シリサイド膜の形成）。
【図６】本実施例における半導体装置の製造工程図（コ
ンタクトプラグの形成）。
ンタクトプラグの形成）。
【図７】本実施例におけるハロー注入エネルギーに対す
るエクステンション部のシート抵抗特性図。
るエクステンション部のシート抵抗特性図。
【図８】本実施例におけるゲート長に対する閾値電圧特
性図。
性図。
【図９】一般的な完全空乏型ＳＯＩ−ＭＯＳＦＥＴの概
略断面図。
略断面図。
【図１０】逆特性層を形成した完全空乏型ＳＯＩ−ＭＯ
ＳＦＥＴの概略断面図。
ＳＦＥＴの概略断面図。
１…ＳＯＩ基板
１ａ…Ｓｉ基板
１ｂ…埋め込み酸化膜
２…ＳＯＩ層
２ａ…Ｓｉ活性層領域
４…素子分離領域
５ｂ…ゲート電極
６…エクステンション部
７…逆特性層
８…サイドウォール
９…ソース・ドレイン層
１０…シリサイド層
１１…層間絶縁膜
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Ｆターム(参考） 5F110 AA03 AA08 CC02 DD05 DD13
EE05 EE09 EE14 EE32 EE41
EE44 EE45 FF02 FF23 GG02
GG12 GG32 GG37 GG51 GG52
GG58 HJ01 HJ04 HJ13 HJ14
HJ23 HK05 HK33 HK40 HL01
HL04 HL12 HL23 HL24 HM15
HM17 NN04 NN23 NN35 NN62
NN65 QQ03 QQ04 QQ08 QQ11
QQ19
Claims (3)
- 【請求項１】 Ｓｉ基板上に埋め込み酸化膜を介してＳ
ＯＩ層が形成されたＳＯＩ基板を用い、そのＳＯＩ層に
複数個の素子分離領域を形成し、それら各素子分離領域
間のＳｉ活性層領域に不純物を注入しボディ部，ソース
・ドレイン部を形成してＭＯＳＦＥＴを構成した半導体
装置の製造方法において、 前記Ｓｉ活性層領域のボディ部上にゲート絶縁膜を介し
てゲート電極を形成する工程と、 前記Ｓｉ活性層領域に不純物を注入して前記ソース・ド
レイン部のエクステンション部を形成する工程と、 前記Ｓｉ活性層領域に前記ソース・ドレイン部とは極性
が異なる不純物をハロー注入して逆特性層を形成する工
程と、を有し、 前記ハロー注入の投影飛程を前記埋め込み酸化膜中に達
するようにしたことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記Ｓｉ活性層領域表面の法線方向に対
して前記ハロー注入角度を７°よりも大きくしたことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記Ｓｉ活性層領域は、前記ボディ部に
誘起される空乏層がＳＯＩ基板におけるＳＯＩ層と埋め
込み酸化膜との界面に達するように形成したことを特徴
とする請求項１記載の半導体装置の製造方法。
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