JP4524995B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特にＭＩＳ（Metal Insulator Semiconductor ）素子のしきい値電圧を低く抑制することができる半導体装置およびその製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）素子のｎ型ＭＯＳ素子とｐ型ＭＯＳ素子の両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎ型ＭＯＳ素子とｐ型ＭＯＳ素子を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ 型不純物を導入することにより、ｎ型ＭＯＳ素子のゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐ型ＭＯＳ素子のゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００３】
しかし、近年ＣＭＯＳ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化が無視できなくなってきている。すなわち、微細化によって、酸化シリコン膜等よりなるゲート絶縁膜の電気的酸化シリコン等価膜厚を２ｎｍ以下程度にする必要がでてきたが、この場合、ゲート電極の空乏化によりゲート電極内に生ずる寄生容量（厚さ０．３ｎｍ程度の容量）が無視出来なくなってきているのである。このため、ゲート電極材料としてポリシリコン膜ではなく金属膜を使用することが検討されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−１１８１７５号公報（第３頁〜第６頁、図１）
【０００５】
【発明が解決しようとする課題】
ゲート絶縁膜に金属膜を使用した場合、ＭＯＳ素子のしきい値電圧を低くするために、ゲート電極材料である金属膜には、所定の仕事関数を有することが求められる。例えば、しきい値を低く抑えるため、ｎ型ＭＯＳ素子としてはシリコンの伝導帯である４．０５ｅＶ近傍の仕事関数を有する金属材料が要求される。一方、ｐ型ＭＯＳ素子としてはシリコンの価電子帯である５．１７ｅＶ近傍の仕事関数を有する金属材料が要求される。
【０００６】
しかし、上記した４．０５ｅＶ近傍の仕事関数を有する金属材料は、熱的安定性に乏しく、半導体装置の製造工程で加えられる熱処理によってゲート絶縁膜と反応してしまう問題点がある。
【０００７】
また、上記した５．１７ｅＶ近傍の仕事関数を有する金属材料は、逆に隣接するゲート絶縁膜と密着性が悪く剥離してしまう問題点がある。
【０００８】
本発明の目的は、熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置を提供することにある。
【０００９】
また、本発明の他の目的は、熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置の製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
本発明は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された絶縁体よりなる膜であって、しきい値電圧を調整するしきい値調整膜と、（ｄ）前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたＭＩＳ素子を有することを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
本実施の形態１は、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）素子に本発明を適用したものである。
【００１５】
図１は、本実施の形態１であるＣＭＩＳ素子を示した断面図である。図１において、本実施の形態１であるＣＭＩＳ素子は、まずシリコン単結晶よりなる半導体基板１上に素子形成領域を分離するための素子分離領域２が形成されている。この素子分離領域２は、ｎ型ＭＩＳ素子を形成するｎ型ＭＩＳ素子形成領域とｐ型ＭＩＳ素子を形成するｐ型ＭＩＳ素子形成領域とを分離している。
【００１６】
ｎ型ＭＩＳ素子形成領域の半導体基板１内には、ボロンなどのｐ型不純物を導入したｐ型ウェル３が形成されている一方、ｐ型ＭＩＳ素子形成領域の半導体基板１内にはリンや砒素などのｎ型不純物を導入したｎ型ウェル４が形成されている。
【００１７】
ｐ型ウェル３およびｎ型ウェル４の所定領域上には、ゲート絶縁膜９が形成されており、このゲート絶縁膜９は、例えばハフニウムアルミネート膜から形成されている。このハフニウムアルミネート膜は、酸化シリコン膜より誘電率の高い、いわゆるＨｉｇｈ−ｋ膜であり、その誘電率εは約１６である。
【００１８】
従来、ゲート絶縁膜９としては、絶縁耐性が高い、リーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜９の膜厚として、２ｎｍ以下が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、ＭＯＳ素子のチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。例えば、酸化シリコン膜の誘電率は、約４であるので、上記した誘電率が約１６のハフニウムアルミネート膜をゲート絶縁膜９に使用した場合、酸化シリコン膜で約１ｎｍ〜２ｎｍにした場合と同等の容量を得るためには、ハフニウムアルミネート膜の物理的膜厚を約４ｎｍ〜８ｎｍにすることができる。
【００１９】
ゲート絶縁膜９として、ハフニウムアルミネート膜から形成されている例を示したが、これに限らず、例えばアルミナ（酸化アルミニウム）、ハフニア（酸化ハフニウム）、ジルコニア（酸化ジルコニウム）、窒化シリコン、Ｌａ2Ｏ3などの希土類酸化物などの膜から形成してもよい。なお、ゲート絶縁膜９としては上記したようにＨｉｇｈ−ｋ膜を使用することが望ましいが、もちろん酸化シリコン膜を使用した場合であっても本発明を適用することができる。
【００２０】
ｎ型ＭＩＳ素子形成領域のゲート絶縁膜９上には、ゲート電極１０が形成されている一方、ｐ型ＭＩＳ素子形成領域のゲート絶縁膜９上には、しきい値調整膜７が形成されている。そして、しきい値調整膜７上にゲート電極１１が形成されている。ゲート電極１０、１１は、金属を含む材料から形成されている。すなわち、ゲート電極１０、１１は、金属あるいは金属化合物から形成され、本実施の形態１では、例えばケイ窒化タンタル膜から形成されている。このケイ窒化タンタルの仕事関数は、４．３ｅＶであり、４．０５ｅＶと５．１７ｅＶの間にあるため、熱的安定性を備えているとともに膜の密着性もよい。
【００２１】
しきい値調整膜７は、ｐ型ＭＩＳ素子におけるしきい値電圧（スレッショルド電圧）を低く抑制するために設けられた膜であり、例えば酸化アルミニウム膜から形成されている。この酸化アルミニウム膜の膜厚は、形成するＭＩＳ素子を微細化する観点から、例えば約０．３ｎｍ〜約２．０ｎｍであることが望ましい。ここで、しきい値電圧とは、ＭＩＳ素子のドレイン電流が流れなくなるゲート電圧をいう。
【００２２】
このように、ゲート絶縁膜９とゲート電極１１との間に酸化アルミニウム膜を形成することにより、ｐ型ＭＩＳ素子におけるしきい値電圧を低くすることができることを本発明者は見出した。例えばｐ型ＭＩＳの場合、従来は、ゲート絶縁膜と接する部分のゲート電極材料の仕事関数がなるべくシリコンの価電子帯の近傍になるような観点から、金属（または金属化合物）材料を選択し、ＭＩＳ型素子のしきい値電圧を低く抑制していた。しかし、本発明は、まったく別の観点からなされたものである。すなわち、ゲート絶縁膜と接する部分のゲート電極材料の仕事関数を所定の値に調整するものではなく、ゲート絶縁膜とゲート電極の間に絶縁体からなる特定の膜を形成することによって、しきい値電圧を低く抑制できることを見出したものである。
【００２３】
なお、上記ではしきい値調整膜７が酸化アルミニウム膜から形成される例を示したが、例えば酸窒化アルミニウム膜から形成してもよい。すなわち、本実施の形態１は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された絶縁体よりなる膜であって、しきい値電圧を調整するしきい値調整膜と、（ｄ）前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたＭＩＳ素子を有し、前記しきい値調整膜は酸化アルミニウム膜または酸窒化アルミニウム膜より形成されていることを特徴とするものである。
【００２４】
次に、ゲート電極１０、１１の両側にはサイドウォール１６が形成されている。そして、ｎ型ＭＩＳ素子形成領域においては、このサイドウォール１６の下側にリンなどのｎ型不純物を導入した低濃度ｎ型不純物拡散層１２、１３が形成されており、この低濃度ｎ型不純物拡散層１２、１３の脇には高濃度ｎ型不純物拡散層１７、１８が形成されている。以上より、低濃度ｎ型不純物拡散層１２および高濃度ｎ型不純物拡散層１７よりなるソース領域と低濃度ｎ型不純物拡散層１３および高濃度ｎ型不純物拡散層１８よりなるドレイン領域が形成されている。このようにして、ｎ型ＭＩＳ素子が形成されている。
【００２５】
同様に、ｐ型ＭＩＳ素子形成領域には、低濃度ｐ型不純物拡散層１４および高濃度ｐ型不純物拡散層１９よりなるソース領域と低濃度ｐ型不純物拡散層１５および高濃度ｐ型不純物拡散層２０よりなるドレイン領域が形成されている。このようにして、ｐ型ＭＩＳ素子が形成されている。
【００２６】
半導体基板１に形成されたｎ型ＭＩＳ素子およびｐ型ＭＩＳ素子上には、層間絶縁膜２１が形成されており、この層間絶縁膜２１には、ｎ型ＭＩＳ素子およびｐ型ＭＩＳ素子のソース領域、ドレイン領域に貫通する貫通孔２２が形成されている。
【００２７】
貫通孔２２の内壁にはチタン／窒化チタン膜２３が形成されており、このチタン／窒化チタン膜２３を介して貫通孔２２にはタングステン膜２４が埋め込まれ、プラグが形成されている。チタン／窒化チタン膜２３は、例えばタングステンの拡散を抑制する機能および下地との密着性を向上させる機能を有している。
【００２８】
層間絶縁膜２１上には、チタン／窒化チタン膜２５、アルミニウム膜２６、チタン／窒化チタン膜２７よりなるパターニングされた配線２８が形成されている。なお、図示はしないが、配線２８上には、層間絶縁膜を貫通するプラグを介して多層配線が形成されている。
【００２９】
次に、上記した構成を有するｎ型ＭＩＳ素子とｐ型ＭＩＳ素子のしきい値電圧について述べる。
【００３０】
図２は、ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子のフラットバンド電圧との関係を示したグラフである。横軸は、ＭＩＳ素子のゲート絶縁膜やゲート電極などの材料構成を示したものであり、縦軸は、フラットバンド電圧をボルト（Ｖ）単位で示したものである。
【００３１】
図２において、ゲート絶縁膜９にハフニウムアルミネート膜を使用し、ゲート電極１０にケイ窒化タンタル膜を使用しただけの構成、すなわち、図１に示すｎ型ＭＩＳ素子の構成の場合、フラットバンド電圧は、約−０．６５Ｖであった。
【００３２】
ここで、フラットバンド電圧としきい値電圧とは、所定の式で示されるが、大まかにいうとフラットバンド電圧が約−０．９Ｖのとき、ｎ型ＭＩＳ素子のしきい値電圧が約０Ｖとなり、フラットバンド電圧が＋方向へ上昇するに従ってしきい値電圧が上昇することになる。したがって、フラットバンド電圧が約−０．６５Ｖの場合、ｎ型ＭＩＳ素子のしきい値電圧は、約０．２５Ｖになる。
【００３３】
一方、フラットバンド電圧が約０．１Ｖのときｐ型ＭＩＳ素子のしきい値電圧が約０Ｖになり、フラットバンド電圧が−方向へ下降するに従ってしきい値電圧が上昇する。したがって、ｐ型ＭＩＳ素子として、ゲート絶縁膜９にハフニウムアルミネート膜を使用し、このゲート絶縁膜９上にケイ窒化タンタル膜からなるゲート電極１１を形成しただけの構成をとった場合、しきい値電圧は、約０．７５Ｖにもなってしまう。
【００３４】
ところが、ゲート絶縁膜９にハフニウムアルミネート膜を使用し、ゲート電極１１にケイ窒化タンタル膜を使用するとともにゲート絶縁膜９とゲート電極１１の間に酸化アルミニウム膜よりなるしきい値調整膜７を形成した構成、すなわち図１に示すｐ型ＭＩＳ素子の構成をとった場合、フラットバンド電圧は、約−０．６５Ｖから約−０．３２Ｖになった。つまり、フラットバンド電圧を＋方向に約０．３３Ｖシフトさせることができた。このようにフラットバンド電圧を約＋０．３３Ｖシフトできたということは、ｐ型ＭＩＳ素子のしきい値電圧を約０．３３Ｖ下げることができたことを意味し、ｐ型ＭＩＳ素子のしきい値電圧は、約０．４２Ｖになる。ただし、この構成の場合、ｎ型ＭＩＳ素子のしきい値電圧は、約０．３３Ｖ上昇することになる。
【００３５】
したがって、図１に示すようにｎ型ＭＩＳ素子においては、ハフニウムアルミネート膜よりなるゲート絶縁膜９上にケイ窒化タンタル膜よりなるゲート電極１０を形成した構成をとる一方、ｐ型ＭＩＳ素子においては、ハフニウムアルミネート膜よりなるゲート絶縁膜９とケイ窒化タンタル膜よりなるゲート電極１１の間に酸化アルミニウム膜よりなるしきい値調整膜７を形成する構成をとることで、ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子の両方のしきい値電圧を低く抑制することができる。
【００３６】
ゲート絶縁膜９とゲート電極１１との間の酸化アルミニウム膜よりなるしきい値調整膜７を形成することで、フラットバンド電圧が正方向にシフトする理由は、酸化アルミニウム膜中に存在する負の固定電荷が影響していると推察される。すなわち、酸化アルミニウム膜が相対的に負の固定電荷が多い状態の膜であるため、フラットバンド電圧が正方向にシフトしたと考えられる。したがって、相対的に負の固定電荷が多い状態の膜であれば、酸化アルミニウム膜に限らずフラットバンド電圧を正方向にシフトできると推察される。
【００３７】
ここで、固定電荷とは、電界などで移動せず固定された状態の電荷をいう。なお、膜中の固定電荷量は、膜の作製条件によっても変化する可能性がある。
【００３８】
次に、本実施の形態１におけるＣＭＩＳ素子の製造方法の一例について、図面を参照しながら説明する。
【００３９】
まず、図３に示すように単結晶シリコンよりなる半導体基板１を用意する。そして、半導体基板１の主面に熱酸化法などを使用して酸化シリコン膜を形成し、この酸化シリコン膜上に例えばＣＶＤ法を使用して窒化シリコン膜を形成する。その後、この窒化シリコン膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングする。パターニングは、素子分離領域２を形成する領域に窒化シリコン膜が残らないようにする。続いて、窒化シリコン膜の耐酸化性を利用した選択酸化法により、図４に示すような酸化シリコン膜よりなる素子分離領域２を形成する。その後、パターニングした窒化シリコン膜は除去される。
【００４０】
次に、半導体基板１上に感光性のレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ｎ型ＭＩＳ素子形成領域を選択的に開口するように行う。そして、図５に示すようにイオン注入法を使用することにより、ボロンやフッ化ボロンなどのｐ型不純物を半導体基板１のｎ型ＭＩＳ素子形成領域に導入してｐ型ウェル３を形成する。同様に、イオン注入法を使用することにより、リンや砒素などのｎ型不純物を半導体基板１のｐ型ＭＩＳ素子形成領域に導入してｎ型ウェル４を形成する。
【００４１】
続いて、図６に示すように、例えばＡＬＤ（Atomic Layer Deposition）法などを使用してハフニウムアルミネート膜５を形成する。具体的には、まず原料であるトリメチルアルミニウム（Ａｌ（ＣＨ3）3）を約３００℃に加熱した半導体基板１上に導入する。そして、トリメチルアルミニウムを排気した後、水蒸気（Ｈ2０）を半導体基板１上に導入して排気する。続いて、テトラジメチルアミノハフニウム（Ｈｆ［Ｎ（ＣＨ3）2］4）を約３００℃に加熱した半導体基板１上に導入する。その後、水蒸気を半導体基板１上に導入して排気する。このようにして、約２ｎｍ〜３ｎｍのハフニウムアルミネート膜５を形成する。なお、ＣＶＤ法などを使用してハフニウムアルミネート膜５を形成してもよい。
【００４２】
次に、図７に示すように例えばＡＬＤ法を使用して、ハフニウムアルミネート膜５上に酸化アルミニウム膜６を形成する。具体的には、トリメチルアルミニウムを約３００℃に加熱した半導体基板１上に導入する。そして、トリメチルアルミニウムを排気した後、水蒸気を半導体基板１上に導入し、排気する。このようにして、約０．３ｎｍ〜約２．０ｎｍの酸化アルミニウム膜６を形成する。なお、ＣＶＤ法などを使用して酸化アルミニウム膜６を形成してもよい。
【００４３】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化アルミニウム膜６をエッチングし、図８に示すしきい値調整膜７を形成する。そして、図９に示すようにＣＶＤ法などを使用して、半導体基板１上にケイ窒化タンタル膜８を形成する。その後、図１０に示すようにフォトリソグラフィ技術およびエッチング技術を使用してケイ窒化タンタル膜８をパターニングし、ｎ型ＭＩＳ素子形成領域にハフニウムアルミネート膜５よりなるゲート絶縁膜９とこのゲート絶縁膜９上にケイ窒化タンタル膜８よりなるゲート電極１０を形成する。また、ｐ型ＭＩＳ素子形成領域にハフニウムアルミネート膜５よりなるゲート絶縁膜９、このゲート絶縁膜９上に酸化アルミニウム膜６よりなるしきい値調整膜７、このしきい値調整膜７上にケイ窒化タンタル膜８よりなるゲート電極１１を形成する。
【００４４】
次に、半導体基板１内の領域であって、形成したゲート電極１０の両脇に、イオン注入法を使用してリンなどのｎ型不純物を導入することにより、図１１に示すような低濃度ｎ型不純物拡散層１２、１３を形成する。同様に、ゲート電極１１の両脇に低濃度ｐ型不純物拡散層１４、１５を形成する。この後、イオンの活性化のため、アニール処理が行われる。
【００４５】
続いて、ＣＶＤ法などを使用して半導体基板１上に酸化シリコン膜を形成した後、異方性エッチングを行うことにより、図１２に示すようにサイドウォール１６を形成する。そして、イオン注入法を使用することにより高濃度ｎ型不純物拡散層１７、１８を形成した後、再びイオン注入法を使用して高濃度ｐ型不純物拡散層１９、２０を形成する。この後、イオンの活性化のためアニール処理が行われる。このようにして、ｎ型ＭＩＳ素子およびｐ型ＭＩＳ素子において、それぞれＬＤＤ（Lightly Doped Drain）型のソース領域、ドレイン領域を形成することができる。
【００４６】
次に、図１３に示すようにＣＶＤ法を使用して半導体基板１上に酸化シリコン膜よりなる層間絶縁膜２１を形成した後、化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）を使用して、表面を平坦化する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜２１にソース領域やドレイン領域へ貫通する貫通孔２２を形成する。続いて、スパッタリング法を使用して半導体基板１上にチタン／窒化チタン膜２３を形成した後、ＣＶＤ法を使用してタングステン膜２４を形成する。このとき、貫通孔２２の底部および内壁にはチタン／窒化チタン膜２３が形成され、このチタン／窒化チタン膜２３を介してタングステン膜２４が貫通孔２２に埋め込まれている。続いて、ＣＭＰ法を使用して半導体基板１を研磨し、貫通孔２２内にだけチタン／窒化チタン膜２３およびタングステン膜２４が残るようにする。
【００４７】
次に、スパッタリング法により、チタン／窒化チタン膜２５、アルミニウム膜２６、チタン／窒化チタン膜２７を順次、形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記した膜をパターニングし、図１に示すような配線２８を形成する。このようにして、図１に示すＣＭＩＳ素子を形成することができる。
【００４８】
本実施の形態１では、ｎ型ＭＩＳ素子のゲート電極１０とｐ型ＭＩＳ素子のゲート電極１１とは同じ材料であるケイ窒化タンタルから形成したが、他の材料を使用してもよい。
【００４９】
また、ｎ型ＭＩＳ素子のゲート電極１０とｐ型ＭＩＳ素子のゲート電極１１は、異なる材料から形成してもよい。例えば、ゲート電極１０に使用する材料をｎ型ＭＩＳ素子のしきい値電圧を下げるものから形成する一方、ゲート電極１１に使用する材料をｐ型ＭＩＳ素子のしきい値電圧を下げるものから形成することができる。例えば、ｎ型ＭＩＳ素子のゲート電極１０として、窒化タンタル、窒化ハフニウム、窒化ジルコニウム、ケイ化タンタル、ケイ化ハフニウム、ケイ化ジルコニウムまたはこれらの混合物などから形成することができる。また、ｐ型ＭＩＳ素子のゲート電極１１としては、タングステン、窒化タングステン、モリブデン、窒化モリブデン、酸化イリジウム、ケイ化タングステンまたはこれらの混合物などから形成することができる。上記したこれらの材料からなる膜は、熱的安定性を備えているとともに膜の密着性もよい。
【００５０】
本実施の形態１では、ｐ型ＭＩＳ素子の方にだけしきい値調整膜７が形成されていたが、これに限らず、図１４に示すようにｎ型ＭＩＳ素子にもしきい値調整膜３０を形成してもよい。このしきい値調整膜３０は、フラットバンド電圧が負方向にシフトする材料が選択される。具体的にしきい値調整膜３０は、窒化シリコン膜、酸窒化シリコン膜、酸化ハフニウム膜、酸窒化ハフニウム膜、酸化ジルコニウム膜、酸窒化ジルコニウム膜などより形成される。これらの膜は、正の固定電荷が相対的に多い状態の膜であることが推察される。ただし、これらの膜中の固定電荷量は、膜の形成条件によって変わる可能性がある。なお、しきい値調整膜３０の膜厚は、素子を微細化する観点から、約０．３ｎｍ〜約２．０ｎｍであることが望ましい。
【００５１】
以上のことをまとめると、本実施の形態１の変形例は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された膜であって、しきい値電圧を調整するしきい値調整膜と、（ｄ）前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたＭＩＳ素子を有し、前記しきい値調整膜は、相対的に正の固定電荷が多い状態の膜であることを特徴とするものである。
【００５２】
また、具体的に述べると、本実施の形態１の変形例は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された膜であって、しきい値電圧を調整するしきい値調整膜と、（ｃ）前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたＭＩＳ素子を有し、前記しきい値調整膜は、窒化シリコン、酸窒化シリコン、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、酸窒化ジルコニウムのいずれかより形成されていることを特徴とするものである。
【００５３】
また、ゲート電極１０、１１の選択によっては、ｎ型ＭＩＳ素子に、しきい値調整膜３０を形成する一方、ｐ型ＭＩＳ素子にしきい値調整膜７を形成しないように構成してもよい。
【００５４】
さらに、図１５に示すように、例えばｎ型ＭＩＳ素子のゲート絶縁膜３１とゲート絶縁膜３２の間にしきい値調整膜３３を形成するようにしてもよい。すなわち、ゲート絶縁膜が複数の膜から形成されている場合、そのいずれかの間にしきい値調整膜３３を形成してもよい。同様に、ｐ型ＭＩＳ素子のゲート絶縁膜３４とゲート絶縁膜３５の間にしきい値調整膜３６を形成するようにしてもよい。
【００５５】
図１５においては、ｎ型ＭＩＳ素子およびｐ型ＭＩＳ素子の両方ともゲート絶縁膜の間にしきい値調整膜が形成されている例を示したが、片方にだけしきい値調整膜を形成してもよいし、片方に形成されているしきい値調整膜がゲート絶縁膜とゲート電極との間に形成されていてもよい。
【００５６】
なお、しきい値調整膜がゲート絶縁膜とゲート電極との間ではなく、半導体基板とゲート絶縁膜との間に形成されてもよい。ただし、しきい値調整膜は、相対的に正の固定電荷または負の固定電荷が多い状態の膜であることが推察されるため、しきい値調整膜が電子の通り道であるチャネルに近づきすぎるとチャネルを通過している電子を散乱させるおそれがある。したがって、電子を散乱させない観点からは、しきい値調整膜はなるべくチャネル形成領域から離すことが望ましい。つまり、上記観点からは、ゲート絶縁膜とゲート電極の間にしきい値調整膜を形成することが望ましい。
【００５７】
（実施の形態２）
本実施の形態２では、しきい値電圧を低く抑制できるｐ型ＭＩＳＦＥＴ素子の製造方法に本発明を適用したものである。
【００５８】
本実施の形態２では、しきい値電圧を低く抑制できるｐ型ＭＩＳ素子の製造方法の一例を、図面を参照しながら説明する。まず、図１６に示すように、単結晶シリコンよりなる半導体基板４０を用意する。次に、半導体基板４０を洗浄した後、前記実施の形態１で説明したのと同様に、選択酸化法を使用して酸化シリコン膜よりなる素子分離領域４１を形成する（図１７）。この素子分離領域４１の幅は、約５００ｎｍである。
【００５９】
続いて、半導体基板４０上に感光性のレジスト膜を塗布した後、露光・現像することによりパターニングする。パターニングは、ｐ型ＭＩＳ素子形成領域を選択的に開口するように行う。そして、図１８に示すようにイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより、ｎ型ウェル４２を形成する。そして、パターニングしたレジスト膜を除去する。
【００６０】
次に、半導体基板４０上に再び感光性のレジスト膜を塗布する。そして、露光・現像することによりレジスト膜をパターニングし、半導体基板４０上にダミーゲート電極４３を図１８に示すように形成する。なお、ダミーゲート電極４３をレジスト膜から形成するようにしたが、これに限らず絶縁膜などから形成してもよい。
【００６１】
続いて、半導体基板４０内であって、ダミーゲート電極４３の両脇に、イオン注入法を使用してボロンなどのｐ型不純物を導入することにより、図１９に示すようなソース領域４４およびドレイン領域４５を形成する。次に、図２０に示すようにダミーゲート電極４３を除去して洗浄を行った後、ソース領域４４およびドレイン領域４５に導入したイオンの活性化を行うためのアニールを約６００℃〜約１１００℃で行う。
【００６２】
次に、図２１に示すように熱酸化法を使用して半導体基板４０上に酸化シリコン膜４６を形成する。そして、この酸化シリコン膜４６上にＣＶＤ法などを使用して窒化タンタル膜４７を形成する。
【００６３】
続いて、フォトリソグラフィ技術および反応性イオンエッチング（ＲＩＥ；Reactive Ion Etching）技術を使用して酸化シリコン膜４６および窒化タンタル膜４７を加工し、図２２に示すようなゲート絶縁膜４８およびゲート電極４９を形成する。
【００６４】
次に、形成したゲート絶縁膜４８およびゲート電極４９に対して熱処理を施す。熱処理をする方法としては、例えば局所的に加熱することができるレーザアニール法を使用することができる。また、ランプ加熱法によっても熱処理を行うことができる。このように、ゲート絶縁膜４８およびゲート電極４９に対して熱処理を施すことにより、形成するＭＩＳ素子のしきい値電圧を変化させることができることを本発明者は見出した。
【００６５】
図２３に上記した熱処理の温度とフラットバンド電圧の関係を示す。図２３において、横軸は熱処理の温度（℃）を示しており、縦軸はフラットバンド電圧（Ｖ）を示している。熱処理温度が約４００℃のとき、フラットバンド電圧は約−０．６５Ｖである。前記実施の形態１で述べたように、ｐ型ＭＩＳ素子の場合、フラットバンド電圧が約０．１Ｖのとき、しきい値電圧が約０Ｖになる。したがって、フラットバンド電圧が約−０．６５Ｖのとき、しきい値電圧は約０．７５Ｖとなる。
【００６６】
ところが、熱処理の温度が上昇するにしたがって、フラットバンド電圧が上昇していることがわかる。フラットバンド電圧が上昇するということは、ｐ型ＭＩＳ素子からみた場合、しきい値電圧が低くなることを意味する。したがって、温度を上げた熱処理を行うことにより、しきい値電圧を低くすることができる。
【００６７】
具体的には、熱処理の温度が約６００℃のとき、フラットバンド電圧は約０．６Ｖとなり、しきい値電圧は約０．７Ｖとなる。そして、熱処理の温度が約８００℃になるとフラットバンド電圧は急激に上がり、約−０．３５Ｖになる。このため、しきい値電圧は急激に低くなり約０．４５Ｖになる。その後、熱処理の温度を約１０００℃に上昇させると、フラットバンド電圧は約−０．３３Ｖになるため、しきい値電圧は約０．４３Ｖになる。したがって、ｐ型ＭＩＳ素子のしきい値電圧を低下させる観点からは、熱処理の温度を約８００℃〜約１０００℃にすることが望ましいことがわかる。
【００６８】
このように本実施の形態２における半導体装置の製造方法によれば、単に熱処理を施すことによりｐ型ＭＩＳ素子のしきい値電圧を低下させることができる。したがって、マスクの増加を伴った製造工程や複雑な製造工程を追加することなくｐ型ＭＩＳ素子のしきい値電圧を低下させることができるため、製品の歩留まり向上を図ることができる。
【００６９】
上記した熱処理をゲート絶縁膜４８およびゲート電極４９に施した後、図２４に示すようにＣＶＤ法などを使用して半導体基板４０上に酸化シリコンよりなる層間絶縁膜５０を形成する。そして、表面をＣＭＰ法によって研磨する。
【００７０】
続いて、図２５に示すように、層間絶縁膜５０に対して、ソース領域４４やドレイン領域４５へ貫通する貫通孔５１を形成する。そして、スパッタリング法を使用して半導体基板４０上にチタン／窒化チタン膜５２を形成した後、ＣＶＤ法を使用してタングステン膜５３を形成する。このとき、貫通孔５１の底部および内壁にはチタン／窒化チタン膜５２が形成され、このチタン／窒化チタン膜５２を介してタングステン膜５３が貫通孔５１に埋め込まれている。続いて、ＣＭＰ法を使用して半導体基板４０を研磨し、貫通孔５１内にだけチタン／窒化チタン膜５２およびタングステン膜５３が残るようにする。
【００７１】
次に、スパッタリング法により、チタン／窒化チタン膜５４、アルミニウム膜５５、チタン／窒化チタン膜５６を順次、形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記した膜をパターニングし、図２５に示すような配線５７を形成する。このようにして、本実施の形態２における半導体装置の製造方法を使用したｐ型ＭＩＳ素子を形成することができる。
【００７２】
本実施の形態２において形成されるｐ型ＭＩＳ素子のゲート絶縁膜として酸化シリコン膜を使用したが、これに限らず、例えばハフニウムアルミネート膜などのいわゆるＨｉｇｈ−ｋ膜であってもよい。
【００７３】
また、本実施の形態２における半導体装置の製造方法では、ゲート絶縁膜４８およびゲート電極４９を形成した直後に熱処理を行っているが、層間絶縁膜５０を形成した後に本発明における熱処理を行ってもよい。
【００７４】
また、ゲート絶縁膜４８およびゲート電極４９を形成する前に本発明における熱処理を行ってもよい。つまり、半導体基板４０上に酸化シリコン膜（絶縁膜）４６および窒化タンタル膜（導体膜）４７を形成した段階で本発明における熱処理を行ってもよい。この場合、本実施の形態２における半導体装置の製造方法は、（ａ）半導体基板を用意する工程と、（ｂ）前記半導体基板の所定領域上にダミーゲート電極を形成する工程と、（ｃ）前記ダミーゲート電極をマスクにしたイオン注入により、ソース領域およびドレイン領域を形成する工程と、（ｄ）前記ダミーゲート電極を除去する工程と、（ｅ）前記半導体基板上に絶縁膜を形成する工程と、（ｆ）前記絶縁膜上に導体膜を形成する工程と、（ｇ）前記絶縁膜および前記導体膜に対して熱処理を施すことにより、しきい値電圧の調整を行う工程と、（ｈ）前記絶縁膜および前記導体膜を加工して、前記ソース領域と前記ドレイン領域の間の領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属を含む材料よりなるゲート電極を形成する工程とを備えてＭＩＳ素子を形成することを特徴とするものである。
【００７５】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７７】
熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】しきい値調整膜を形成した場合としきい値調整膜を形成しない場合のフラットバンド電圧を示したグラフである。
【図３】本発明の実施の形態１である半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】実施の形態１の変形例における半導体装置を示した断面図である。
【図１５】実施の形態１の変形例における半導体装置を示した断面図である。
【図１６】本発明の実施の形態２である半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】図１８に続く半導体装置の製造工程を示した断面図である。
【図２０】図１９に続く半導体装置の製造工程を示した断面図である。
【図２１】図２０に続く半導体装置の製造工程を示した断面図である。
【図２２】図２１に続く半導体装置の製造工程を示した断面図である。
【図２３】熱処理の温度とフラットバンド電圧の関係を示したグラフである。
【図２４】図２２に続く半導体装置の製造工程を示した断面図である。
【図２５】図２４に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ ハフニウムアルミネート膜
６ 酸化アルミニウム膜
７ しきい値調整膜
８ ケイ窒化タンタル膜
９ ゲート絶縁膜
１０ ゲート電極
１１ ゲート電極
１２ 低濃度ｎ型不純物拡散層
１３ 低濃度ｎ型不純物拡散層
１４ 低濃度ｐ型不純物拡散層
１５ 低濃度ｐ型不純物拡散層
１６ サイドウォール
１７ 高濃度ｎ型不純物拡散層
１８ 高濃度ｎ型不純物拡散層
１９ 高濃度ｐ型不純物拡散層
２０ 高濃度ｐ型不純物拡散層
２１ 層間絶縁膜
２２ 貫通孔
２３ チタン／窒化チタン膜
２４ タングステン膜
２５ チタン／窒化チタン膜
２６ アルミニウム膜
２７ チタン／窒化チタン膜
２８ 配線
３０ しきい値調整膜
３１ ゲート絶縁膜
３２ ゲート絶縁膜
３３ しきい値調整膜
３４ ゲート絶縁膜
３５ ゲート絶縁膜
３６ しきい値調整膜
４０ 半導体基板
４１ 素子分離領域
４２ ｎ型ウェル
４３ ダミーゲート電極
４４ ソース領域
４５ ドレイン領域
４６ 酸化シリコン膜
４７ 窒化タンタル膜
４８ ゲート絶縁膜
４９ ゲート電極
５０ 層間絶縁膜
５１ 貫通孔
５２ チタン／窒化チタン膜
５３ タングステン膜
５４ チタン／窒化チタン膜
５５ アルミニウム膜
５６ チタン／窒化チタン膜
５７ 配線
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特にＭＩＳ（Metal Insulator Semiconductor ）素子のしきい値電圧を低く抑制することができる半導体装置およびその製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）素子のｎ型ＭＯＳ素子とｐ型ＭＯＳ素子の両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎ型ＭＯＳ素子とｐ型ＭＯＳ素子を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ 型不純物を導入することにより、ｎ型ＭＯＳ素子のゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐ型ＭＯＳ素子のゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００３】
しかし、近年ＣＭＯＳ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化が無視できなくなってきている。すなわち、微細化によって、酸化シリコン膜等よりなるゲート絶縁膜の電気的酸化シリコン等価膜厚を２ｎｍ以下程度にする必要がでてきたが、この場合、ゲート電極の空乏化によりゲート電極内に生ずる寄生容量（厚さ０．３ｎｍ程度の容量）が無視出来なくなってきているのである。このため、ゲート電極材料としてポリシリコン膜ではなく金属膜を使用することが検討されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−１１８１７５号公報（第３頁〜第６頁、図１）
【０００５】
【発明が解決しようとする課題】
ゲート絶縁膜に金属膜を使用した場合、ＭＯＳ素子のしきい値電圧を低くするために、ゲート電極材料である金属膜には、所定の仕事関数を有することが求められる。例えば、しきい値を低く抑えるため、ｎ型ＭＯＳ素子としてはシリコンの伝導帯である４．０５ｅＶ近傍の仕事関数を有する金属材料が要求される。一方、ｐ型ＭＯＳ素子としてはシリコンの価電子帯である５．１７ｅＶ近傍の仕事関数を有する金属材料が要求される。
【０００６】
しかし、上記した４．０５ｅＶ近傍の仕事関数を有する金属材料は、熱的安定性に乏しく、半導体装置の製造工程で加えられる熱処理によってゲート絶縁膜と反応してしまう問題点がある。
【０００７】
また、上記した５．１７ｅＶ近傍の仕事関数を有する金属材料は、逆に隣接するゲート絶縁膜と密着性が悪く剥離してしまう問題点がある。
【０００８】
本発明の目的は、熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置を提供することにある。
【０００９】
また、本発明の他の目的は、熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置の製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
本発明は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された絶縁体よりなる膜であって、しきい値電圧を調整するしきい値調整膜と、（ｄ）前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたＭＩＳ素子を有することを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
本実施の形態１は、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）素子に本発明を適用したものである。
【００１５】
図１は、本実施の形態１であるＣＭＩＳ素子を示した断面図である。図１において、本実施の形態１であるＣＭＩＳ素子は、まずシリコン単結晶よりなる半導体基板１上に素子形成領域を分離するための素子分離領域２が形成されている。この素子分離領域２は、ｎ型ＭＩＳ素子を形成するｎ型ＭＩＳ素子形成領域とｐ型ＭＩＳ素子を形成するｐ型ＭＩＳ素子形成領域とを分離している。
【００１６】
ｎ型ＭＩＳ素子形成領域の半導体基板１内には、ボロンなどのｐ型不純物を導入したｐ型ウェル３が形成されている一方、ｐ型ＭＩＳ素子形成領域の半導体基板１内にはリンや砒素などのｎ型不純物を導入したｎ型ウェル４が形成されている。
【００１７】
ｐ型ウェル３およびｎ型ウェル４の所定領域上には、ゲート絶縁膜９が形成されており、このゲート絶縁膜９は、例えばハフニウムアルミネート膜から形成されている。このハフニウムアルミネート膜は、酸化シリコン膜より誘電率の高い、いわゆるＨｉｇｈ−ｋ膜であり、その誘電率εは約１６である。
【００１８】
従来、ゲート絶縁膜９としては、絶縁耐性が高い、リーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜９の膜厚として、２ｎｍ以下が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、ＭＯＳ素子のチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。例えば、酸化シリコン膜の誘電率は、約４であるので、上記した誘電率が約１６のハフニウムアルミネート膜をゲート絶縁膜９に使用した場合、酸化シリコン膜で約１ｎｍ〜２ｎｍにした場合と同等の容量を得るためには、ハフニウムアルミネート膜の物理的膜厚を約４ｎｍ〜８ｎｍにすることができる。
【００１９】
ゲート絶縁膜９として、ハフニウムアルミネート膜から形成されている例を示したが、これに限らず、例えばアルミナ（酸化アルミニウム）、ハフニア（酸化ハフニウム）、ジルコニア（酸化ジルコニウム）、窒化シリコン、Ｌａ2Ｏ3などの希土類酸化物などの膜から形成してもよい。なお、ゲート絶縁膜９としては上記したようにＨｉｇｈ−ｋ膜を使用することが望ましいが、もちろん酸化シリコン膜を使用した場合であっても本発明を適用することができる。
【００２０】
ｎ型ＭＩＳ素子形成領域のゲート絶縁膜９上には、ゲート電極１０が形成されている一方、ｐ型ＭＩＳ素子形成領域のゲート絶縁膜９上には、しきい値調整膜７が形成されている。そして、しきい値調整膜７上にゲート電極１１が形成されている。ゲート電極１０、１１は、金属を含む材料から形成されている。すなわち、ゲート電極１０、１１は、金属あるいは金属化合物から形成され、本実施の形態１では、例えばケイ窒化タンタル膜から形成されている。このケイ窒化タンタルの仕事関数は、４．３ｅＶであり、４．０５ｅＶと５．１７ｅＶの間にあるため、熱的安定性を備えているとともに膜の密着性もよい。
【００２１】
しきい値調整膜７は、ｐ型ＭＩＳ素子におけるしきい値電圧（スレッショルド電圧）を低く抑制するために設けられた膜であり、例えば酸化アルミニウム膜から形成されている。この酸化アルミニウム膜の膜厚は、形成するＭＩＳ素子を微細化する観点から、例えば約０．３ｎｍ〜約２．０ｎｍであることが望ましい。ここで、しきい値電圧とは、ＭＩＳ素子のドレイン電流が流れなくなるゲート電圧をいう。
【００２２】
このように、ゲート絶縁膜９とゲート電極１１との間に酸化アルミニウム膜を形成することにより、ｐ型ＭＩＳ素子におけるしきい値電圧を低くすることができることを本発明者は見出した。例えばｐ型ＭＩＳの場合、従来は、ゲート絶縁膜と接する部分のゲート電極材料の仕事関数がなるべくシリコンの価電子帯の近傍になるような観点から、金属（または金属化合物）材料を選択し、ＭＩＳ型素子のしきい値電圧を低く抑制していた。しかし、本発明は、まったく別の観点からなされたものである。すなわち、ゲート絶縁膜と接する部分のゲート電極材料の仕事関数を所定の値に調整するものではなく、ゲート絶縁膜とゲート電極の間に絶縁体からなる特定の膜を形成することによって、しきい値電圧を低く抑制できることを見出したものである。
【００２３】
なお、上記ではしきい値調整膜７が酸化アルミニウム膜から形成される例を示したが、例えば酸窒化アルミニウム膜から形成してもよい。すなわち、本実施の形態１は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された絶縁体よりなる膜であって、しきい値電圧を調整するしきい値調整膜と、（ｄ）前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたＭＩＳ素子を有し、前記しきい値調整膜は酸化アルミニウム膜または酸窒化アルミニウム膜より形成されていることを特徴とするものである。
【００２４】
次に、ゲート電極１０、１１の両側にはサイドウォール１６が形成されている。そして、ｎ型ＭＩＳ素子形成領域においては、このサイドウォール１６の下側にリンなどのｎ型不純物を導入した低濃度ｎ型不純物拡散層１２、１３が形成されており、この低濃度ｎ型不純物拡散層１２、１３の脇には高濃度ｎ型不純物拡散層１７、１８が形成されている。以上より、低濃度ｎ型不純物拡散層１２および高濃度ｎ型不純物拡散層１７よりなるソース領域と低濃度ｎ型不純物拡散層１３および高濃度ｎ型不純物拡散層１８よりなるドレイン領域が形成されている。このようにして、ｎ型ＭＩＳ素子が形成されている。
【００２５】
同様に、ｐ型ＭＩＳ素子形成領域には、低濃度ｐ型不純物拡散層１４および高濃度ｐ型不純物拡散層１９よりなるソース領域と低濃度ｐ型不純物拡散層１５および高濃度ｐ型不純物拡散層２０よりなるドレイン領域が形成されている。このようにして、ｐ型ＭＩＳ素子が形成されている。
【００２６】
半導体基板１に形成されたｎ型ＭＩＳ素子およびｐ型ＭＩＳ素子上には、層間絶縁膜２１が形成されており、この層間絶縁膜２１には、ｎ型ＭＩＳ素子およびｐ型ＭＩＳ素子のソース領域、ドレイン領域に貫通する貫通孔２２が形成されている。
【００２７】
貫通孔２２の内壁にはチタン／窒化チタン膜２３が形成されており、このチタン／窒化チタン膜２３を介して貫通孔２２にはタングステン膜２４が埋め込まれ、プラグが形成されている。チタン／窒化チタン膜２３は、例えばタングステンの拡散を抑制する機能および下地との密着性を向上させる機能を有している。
【００２８】
層間絶縁膜２１上には、チタン／窒化チタン膜２５、アルミニウム膜２６、チタン／窒化チタン膜２７よりなるパターニングされた配線２８が形成されている。なお、図示はしないが、配線２８上には、層間絶縁膜を貫通するプラグを介して多層配線が形成されている。
【００２９】
次に、上記した構成を有するｎ型ＭＩＳ素子とｐ型ＭＩＳ素子のしきい値電圧について述べる。
【００３０】
図２は、ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子のフラットバンド電圧との関係を示したグラフである。横軸は、ＭＩＳ素子のゲート絶縁膜やゲート電極などの材料構成を示したものであり、縦軸は、フラットバンド電圧をボルト（Ｖ）単位で示したものである。
【００３１】
図２において、ゲート絶縁膜９にハフニウムアルミネート膜を使用し、ゲート電極１０にケイ窒化タンタル膜を使用しただけの構成、すなわち、図１に示すｎ型ＭＩＳ素子の構成の場合、フラットバンド電圧は、約−０．６５Ｖであった。
【００３２】
ここで、フラットバンド電圧としきい値電圧とは、所定の式で示されるが、大まかにいうとフラットバンド電圧が約−０．９Ｖのとき、ｎ型ＭＩＳ素子のしきい値電圧が約０Ｖとなり、フラットバンド電圧が＋方向へ上昇するに従ってしきい値電圧が上昇することになる。したがって、フラットバンド電圧が約−０．６５Ｖの場合、ｎ型ＭＩＳ素子のしきい値電圧は、約０．２５Ｖになる。
【００３３】
一方、フラットバンド電圧が約０．１Ｖのときｐ型ＭＩＳ素子のしきい値電圧が約０Ｖになり、フラットバンド電圧が−方向へ下降するに従ってしきい値電圧が上昇する。したがって、ｐ型ＭＩＳ素子として、ゲート絶縁膜９にハフニウムアルミネート膜を使用し、このゲート絶縁膜９上にケイ窒化タンタル膜からなるゲート電極１１を形成しただけの構成をとった場合、しきい値電圧は、約０．７５Ｖにもなってしまう。
【００３４】
ところが、ゲート絶縁膜９にハフニウムアルミネート膜を使用し、ゲート電極１１にケイ窒化タンタル膜を使用するとともにゲート絶縁膜９とゲート電極１１の間に酸化アルミニウム膜よりなるしきい値調整膜７を形成した構成、すなわち図１に示すｐ型ＭＩＳ素子の構成をとった場合、フラットバンド電圧は、約−０．６５Ｖから約−０．３２Ｖになった。つまり、フラットバンド電圧を＋方向に約０．３３Ｖシフトさせることができた。このようにフラットバンド電圧を約＋０．３３Ｖシフトできたということは、ｐ型ＭＩＳ素子のしきい値電圧を約０．３３Ｖ下げることができたことを意味し、ｐ型ＭＩＳ素子のしきい値電圧は、約０．４２Ｖになる。ただし、この構成の場合、ｎ型ＭＩＳ素子のしきい値電圧は、約０．３３Ｖ上昇することになる。
【００３５】
したがって、図１に示すようにｎ型ＭＩＳ素子においては、ハフニウムアルミネート膜よりなるゲート絶縁膜９上にケイ窒化タンタル膜よりなるゲート電極１０を形成した構成をとる一方、ｐ型ＭＩＳ素子においては、ハフニウムアルミネート膜よりなるゲート絶縁膜９とケイ窒化タンタル膜よりなるゲート電極１１の間に酸化アルミニウム膜よりなるしきい値調整膜７を形成する構成をとることで、ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子の両方のしきい値電圧を低く抑制することができる。
【００３６】
ゲート絶縁膜９とゲート電極１１との間の酸化アルミニウム膜よりなるしきい値調整膜７を形成することで、フラットバンド電圧が正方向にシフトする理由は、酸化アルミニウム膜中に存在する負の固定電荷が影響していると推察される。すなわち、酸化アルミニウム膜が相対的に負の固定電荷が多い状態の膜であるため、フラットバンド電圧が正方向にシフトしたと考えられる。したがって、相対的に負の固定電荷が多い状態の膜であれば、酸化アルミニウム膜に限らずフラットバンド電圧を正方向にシフトできると推察される。
【００３７】
ここで、固定電荷とは、電界などで移動せず固定された状態の電荷をいう。なお、膜中の固定電荷量は、膜の作製条件によっても変化する可能性がある。
【００３８】
次に、本実施の形態１におけるＣＭＩＳ素子の製造方法の一例について、図面を参照しながら説明する。
【００３９】
まず、図３に示すように単結晶シリコンよりなる半導体基板１を用意する。そして、半導体基板１の主面に熱酸化法などを使用して酸化シリコン膜を形成し、この酸化シリコン膜上に例えばＣＶＤ法を使用して窒化シリコン膜を形成する。その後、この窒化シリコン膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングする。パターニングは、素子分離領域２を形成する領域に窒化シリコン膜が残らないようにする。続いて、窒化シリコン膜の耐酸化性を利用した選択酸化法により、図４に示すような酸化シリコン膜よりなる素子分離領域２を形成する。その後、パターニングした窒化シリコン膜は除去される。
【００４０】
次に、半導体基板１上に感光性のレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ｎ型ＭＩＳ素子形成領域を選択的に開口するように行う。そして、図５に示すようにイオン注入法を使用することにより、ボロンやフッ化ボロンなどのｐ型不純物を半導体基板１のｎ型ＭＩＳ素子形成領域に導入してｐ型ウェル３を形成する。同様に、イオン注入法を使用することにより、リンや砒素などのｎ型不純物を半導体基板１のｐ型ＭＩＳ素子形成領域に導入してｎ型ウェル４を形成する。
【００４１】
続いて、図６に示すように、例えばＡＬＤ（Atomic Layer Deposition）法などを使用してハフニウムアルミネート膜５を形成する。具体的には、まず原料であるトリメチルアルミニウム（Ａｌ（ＣＨ3）3）を約３００℃に加熱した半導体基板１上に導入する。そして、トリメチルアルミニウムを排気した後、水蒸気（Ｈ2０）を半導体基板１上に導入して排気する。続いて、テトラジメチルアミノハフニウム（Ｈｆ［Ｎ（ＣＨ3）2］4）を約３００℃に加熱した半導体基板１上に導入する。その後、水蒸気を半導体基板１上に導入して排気する。このようにして、約２ｎｍ〜３ｎｍのハフニウムアルミネート膜５を形成する。なお、ＣＶＤ法などを使用してハフニウムアルミネート膜５を形成してもよい。
【００４２】
次に、図７に示すように例えばＡＬＤ法を使用して、ハフニウムアルミネート膜５上に酸化アルミニウム膜６を形成する。具体的には、トリメチルアルミニウムを約３００℃に加熱した半導体基板１上に導入する。そして、トリメチルアルミニウムを排気した後、水蒸気を半導体基板１上に導入し、排気する。このようにして、約０．３ｎｍ〜約２．０ｎｍの酸化アルミニウム膜６を形成する。なお、ＣＶＤ法などを使用して酸化アルミニウム膜６を形成してもよい。
【００４３】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化アルミニウム膜６をエッチングし、図８に示すしきい値調整膜７を形成する。そして、図９に示すようにＣＶＤ法などを使用して、半導体基板１上にケイ窒化タンタル膜８を形成する。その後、図１０に示すようにフォトリソグラフィ技術およびエッチング技術を使用してケイ窒化タンタル膜８をパターニングし、ｎ型ＭＩＳ素子形成領域にハフニウムアルミネート膜５よりなるゲート絶縁膜９とこのゲート絶縁膜９上にケイ窒化タンタル膜８よりなるゲート電極１０を形成する。また、ｐ型ＭＩＳ素子形成領域にハフニウムアルミネート膜５よりなるゲート絶縁膜９、このゲート絶縁膜９上に酸化アルミニウム膜６よりなるしきい値調整膜７、このしきい値調整膜７上にケイ窒化タンタル膜８よりなるゲート電極１１を形成する。
【００４４】
次に、半導体基板１内の領域であって、形成したゲート電極１０の両脇に、イオン注入法を使用してリンなどのｎ型不純物を導入することにより、図１１に示すような低濃度ｎ型不純物拡散層１２、１３を形成する。同様に、ゲート電極１１の両脇に低濃度ｐ型不純物拡散層１４、１５を形成する。この後、イオンの活性化のため、アニール処理が行われる。
【００４５】
続いて、ＣＶＤ法などを使用して半導体基板１上に酸化シリコン膜を形成した後、異方性エッチングを行うことにより、図１２に示すようにサイドウォール１６を形成する。そして、イオン注入法を使用することにより高濃度ｎ型不純物拡散層１７、１８を形成した後、再びイオン注入法を使用して高濃度ｐ型不純物拡散層１９、２０を形成する。この後、イオンの活性化のためアニール処理が行われる。このようにして、ｎ型ＭＩＳ素子およびｐ型ＭＩＳ素子において、それぞれＬＤＤ（Lightly Doped Drain）型のソース領域、ドレイン領域を形成することができる。
【００４６】
次に、図１３に示すようにＣＶＤ法を使用して半導体基板１上に酸化シリコン膜よりなる層間絶縁膜２１を形成した後、化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）を使用して、表面を平坦化する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜２１にソース領域やドレイン領域へ貫通する貫通孔２２を形成する。続いて、スパッタリング法を使用して半導体基板１上にチタン／窒化チタン膜２３を形成した後、ＣＶＤ法を使用してタングステン膜２４を形成する。このとき、貫通孔２２の底部および内壁にはチタン／窒化チタン膜２３が形成され、このチタン／窒化チタン膜２３を介してタングステン膜２４が貫通孔２２に埋め込まれている。続いて、ＣＭＰ法を使用して半導体基板１を研磨し、貫通孔２２内にだけチタン／窒化チタン膜２３およびタングステン膜２４が残るようにする。
【００４７】
次に、スパッタリング法により、チタン／窒化チタン膜２５、アルミニウム膜２６、チタン／窒化チタン膜２７を順次、形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記した膜をパターニングし、図１に示すような配線２８を形成する。このようにして、図１に示すＣＭＩＳ素子を形成することができる。
【００４８】
本実施の形態１では、ｎ型ＭＩＳ素子のゲート電極１０とｐ型ＭＩＳ素子のゲート電極１１とは同じ材料であるケイ窒化タンタルから形成したが、他の材料を使用してもよい。
【００４９】
また、ｎ型ＭＩＳ素子のゲート電極１０とｐ型ＭＩＳ素子のゲート電極１１は、異なる材料から形成してもよい。例えば、ゲート電極１０に使用する材料をｎ型ＭＩＳ素子のしきい値電圧を下げるものから形成する一方、ゲート電極１１に使用する材料をｐ型ＭＩＳ素子のしきい値電圧を下げるものから形成することができる。例えば、ｎ型ＭＩＳ素子のゲート電極１０として、窒化タンタル、窒化ハフニウム、窒化ジルコニウム、ケイ化タンタル、ケイ化ハフニウム、ケイ化ジルコニウムまたはこれらの混合物などから形成することができる。また、ｐ型ＭＩＳ素子のゲート電極１１としては、タングステン、窒化タングステン、モリブデン、窒化モリブデン、酸化イリジウム、ケイ化タングステンまたはこれらの混合物などから形成することができる。上記したこれらの材料からなる膜は、熱的安定性を備えているとともに膜の密着性もよい。
【００５０】
本実施の形態１では、ｐ型ＭＩＳ素子の方にだけしきい値調整膜７が形成されていたが、これに限らず、図１４に示すようにｎ型ＭＩＳ素子にもしきい値調整膜３０を形成してもよい。このしきい値調整膜３０は、フラットバンド電圧が負方向にシフトする材料が選択される。具体的にしきい値調整膜３０は、窒化シリコン膜、酸窒化シリコン膜、酸化ハフニウム膜、酸窒化ハフニウム膜、酸化ジルコニウム膜、酸窒化ジルコニウム膜などより形成される。これらの膜は、正の固定電荷が相対的に多い状態の膜であることが推察される。ただし、これらの膜中の固定電荷量は、膜の形成条件によって変わる可能性がある。なお、しきい値調整膜３０の膜厚は、素子を微細化する観点から、約０．３ｎｍ〜約２．０ｎｍであることが望ましい。
【００５１】
以上のことをまとめると、本実施の形態１の変形例は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された膜であって、しきい値電圧を調整するしきい値調整膜と、（ｄ）前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたＭＩＳ素子を有し、前記しきい値調整膜は、相対的に正の固定電荷が多い状態の膜であることを特徴とするものである。
【００５２】
また、具体的に述べると、本実施の形態１の変形例は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された膜であって、しきい値電圧を調整するしきい値調整膜と、（ｃ）前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたＭＩＳ素子を有し、前記しきい値調整膜は、窒化シリコン、酸窒化シリコン、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、酸窒化ジルコニウムのいずれかより形成されていることを特徴とするものである。
【００５３】
また、ゲート電極１０、１１の選択によっては、ｎ型ＭＩＳ素子に、しきい値調整膜３０を形成する一方、ｐ型ＭＩＳ素子にしきい値調整膜７を形成しないように構成してもよい。
【００５４】
さらに、図１５に示すように、例えばｎ型ＭＩＳ素子のゲート絶縁膜３１とゲート絶縁膜３２の間にしきい値調整膜３３を形成するようにしてもよい。すなわち、ゲート絶縁膜が複数の膜から形成されている場合、そのいずれかの間にしきい値調整膜３３を形成してもよい。同様に、ｐ型ＭＩＳ素子のゲート絶縁膜３４とゲート絶縁膜３５の間にしきい値調整膜３６を形成するようにしてもよい。
【００５５】
図１５においては、ｎ型ＭＩＳ素子およびｐ型ＭＩＳ素子の両方ともゲート絶縁膜の間にしきい値調整膜が形成されている例を示したが、片方にだけしきい値調整膜を形成してもよいし、片方に形成されているしきい値調整膜がゲート絶縁膜とゲート電極との間に形成されていてもよい。
【００５６】
なお、しきい値調整膜がゲート絶縁膜とゲート電極との間ではなく、半導体基板とゲート絶縁膜との間に形成されてもよい。ただし、しきい値調整膜は、相対的に正の固定電荷または負の固定電荷が多い状態の膜であることが推察されるため、しきい値調整膜が電子の通り道であるチャネルに近づきすぎるとチャネルを通過している電子を散乱させるおそれがある。したがって、電子を散乱させない観点からは、しきい値調整膜はなるべくチャネル形成領域から離すことが望ましい。つまり、上記観点からは、ゲート絶縁膜とゲート電極の間にしきい値調整膜を形成することが望ましい。
【００５７】
（実施の形態２）
本実施の形態２では、しきい値電圧を低く抑制できるｐ型ＭＩＳＦＥＴ素子の製造方法に本発明を適用したものである。
【００５８】
本実施の形態２では、しきい値電圧を低く抑制できるｐ型ＭＩＳ素子の製造方法の一例を、図面を参照しながら説明する。まず、図１６に示すように、単結晶シリコンよりなる半導体基板４０を用意する。次に、半導体基板４０を洗浄した後、前記実施の形態１で説明したのと同様に、選択酸化法を使用して酸化シリコン膜よりなる素子分離領域４１を形成する（図１７）。この素子分離領域４１の幅は、約５００ｎｍである。
【００５９】
続いて、半導体基板４０上に感光性のレジスト膜を塗布した後、露光・現像することによりパターニングする。パターニングは、ｐ型ＭＩＳ素子形成領域を選択的に開口するように行う。そして、図１８に示すようにイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより、ｎ型ウェル４２を形成する。そして、パターニングしたレジスト膜を除去する。
【００６０】
次に、半導体基板４０上に再び感光性のレジスト膜を塗布する。そして、露光・現像することによりレジスト膜をパターニングし、半導体基板４０上にダミーゲート電極４３を図１８に示すように形成する。なお、ダミーゲート電極４３をレジスト膜から形成するようにしたが、これに限らず絶縁膜などから形成してもよい。
【００６１】
続いて、半導体基板４０内であって、ダミーゲート電極４３の両脇に、イオン注入法を使用してボロンなどのｐ型不純物を導入することにより、図１９に示すようなソース領域４４およびドレイン領域４５を形成する。次に、図２０に示すようにダミーゲート電極４３を除去して洗浄を行った後、ソース領域４４およびドレイン領域４５に導入したイオンの活性化を行うためのアニールを約６００℃〜約１１００℃で行う。
【００６２】
次に、図２１に示すように熱酸化法を使用して半導体基板４０上に酸化シリコン膜４６を形成する。そして、この酸化シリコン膜４６上にＣＶＤ法などを使用して窒化タンタル膜４７を形成する。
【００６３】
続いて、フォトリソグラフィ技術および反応性イオンエッチング（ＲＩＥ；Reactive Ion Etching）技術を使用して酸化シリコン膜４６および窒化タンタル膜４７を加工し、図２２に示すようなゲート絶縁膜４８およびゲート電極４９を形成する。
【００６４】
次に、形成したゲート絶縁膜４８およびゲート電極４９に対して熱処理を施す。熱処理をする方法としては、例えば局所的に加熱することができるレーザアニール法を使用することができる。また、ランプ加熱法によっても熱処理を行うことができる。このように、ゲート絶縁膜４８およびゲート電極４９に対して熱処理を施すことにより、形成するＭＩＳ素子のしきい値電圧を変化させることができることを本発明者は見出した。
【００６５】
図２３に上記した熱処理の温度とフラットバンド電圧の関係を示す。図２３において、横軸は熱処理の温度（℃）を示しており、縦軸はフラットバンド電圧（Ｖ）を示している。熱処理温度が約４００℃のとき、フラットバンド電圧は約−０．６５Ｖである。前記実施の形態１で述べたように、ｐ型ＭＩＳ素子の場合、フラットバンド電圧が約０．１Ｖのとき、しきい値電圧が約０Ｖになる。したがって、フラットバンド電圧が約−０．６５Ｖのとき、しきい値電圧は約０．７５Ｖとなる。
【００６６】
ところが、熱処理の温度が上昇するにしたがって、フラットバンド電圧が上昇していることがわかる。フラットバンド電圧が上昇するということは、ｐ型ＭＩＳ素子からみた場合、しきい値電圧が低くなることを意味する。したがって、温度を上げた熱処理を行うことにより、しきい値電圧を低くすることができる。
【００６７】
具体的には、熱処理の温度が約６００℃のとき、フラットバンド電圧は約０．６Ｖとなり、しきい値電圧は約０．７Ｖとなる。そして、熱処理の温度が約８００℃になるとフラットバンド電圧は急激に上がり、約−０．３５Ｖになる。このため、しきい値電圧は急激に低くなり約０．４５Ｖになる。その後、熱処理の温度を約１０００℃に上昇させると、フラットバンド電圧は約−０．３３Ｖになるため、しきい値電圧は約０．４３Ｖになる。したがって、ｐ型ＭＩＳ素子のしきい値電圧を低下させる観点からは、熱処理の温度を約８００℃〜約１０００℃にすることが望ましいことがわかる。
【００６８】
このように本実施の形態２における半導体装置の製造方法によれば、単に熱処理を施すことによりｐ型ＭＩＳ素子のしきい値電圧を低下させることができる。したがって、マスクの増加を伴った製造工程や複雑な製造工程を追加することなくｐ型ＭＩＳ素子のしきい値電圧を低下させることができるため、製品の歩留まり向上を図ることができる。
【００６９】
上記した熱処理をゲート絶縁膜４８およびゲート電極４９に施した後、図２４に示すようにＣＶＤ法などを使用して半導体基板４０上に酸化シリコンよりなる層間絶縁膜５０を形成する。そして、表面をＣＭＰ法によって研磨する。
【００７０】
続いて、図２５に示すように、層間絶縁膜５０に対して、ソース領域４４やドレイン領域４５へ貫通する貫通孔５１を形成する。そして、スパッタリング法を使用して半導体基板４０上にチタン／窒化チタン膜５２を形成した後、ＣＶＤ法を使用してタングステン膜５３を形成する。このとき、貫通孔５１の底部および内壁にはチタン／窒化チタン膜５２が形成され、このチタン／窒化チタン膜５２を介してタングステン膜５３が貫通孔５１に埋め込まれている。続いて、ＣＭＰ法を使用して半導体基板４０を研磨し、貫通孔５１内にだけチタン／窒化チタン膜５２およびタングステン膜５３が残るようにする。
【００７１】
次に、スパッタリング法により、チタン／窒化チタン膜５４、アルミニウム膜５５、チタン／窒化チタン膜５６を順次、形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記した膜をパターニングし、図２５に示すような配線５７を形成する。このようにして、本実施の形態２における半導体装置の製造方法を使用したｐ型ＭＩＳ素子を形成することができる。
【００７２】
本実施の形態２において形成されるｐ型ＭＩＳ素子のゲート絶縁膜として酸化シリコン膜を使用したが、これに限らず、例えばハフニウムアルミネート膜などのいわゆるＨｉｇｈ−ｋ膜であってもよい。
【００７３】
また、本実施の形態２における半導体装置の製造方法では、ゲート絶縁膜４８およびゲート電極４９を形成した直後に熱処理を行っているが、層間絶縁膜５０を形成した後に本発明における熱処理を行ってもよい。
【００７４】
また、ゲート絶縁膜４８およびゲート電極４９を形成する前に本発明における熱処理を行ってもよい。つまり、半導体基板４０上に酸化シリコン膜（絶縁膜）４６および窒化タンタル膜（導体膜）４７を形成した段階で本発明における熱処理を行ってもよい。この場合、本実施の形態２における半導体装置の製造方法は、（ａ）半導体基板を用意する工程と、（ｂ）前記半導体基板の所定領域上にダミーゲート電極を形成する工程と、（ｃ）前記ダミーゲート電極をマスクにしたイオン注入により、ソース領域およびドレイン領域を形成する工程と、（ｄ）前記ダミーゲート電極を除去する工程と、（ｅ）前記半導体基板上に絶縁膜を形成する工程と、（ｆ）前記絶縁膜上に導体膜を形成する工程と、（ｇ）前記絶縁膜および前記導体膜に対して熱処理を施すことにより、しきい値電圧の調整を行う工程と、（ｈ）前記絶縁膜および前記導体膜を加工して、前記ソース領域と前記ドレイン領域の間の領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属を含む材料よりなるゲート電極を形成する工程とを備えてＭＩＳ素子を形成することを特徴とするものである。
【００７５】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７７】
熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】しきい値調整膜を形成した場合としきい値調整膜を形成しない場合のフラットバンド電圧を示したグラフである。
【図３】本発明の実施の形態１である半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】実施の形態１の変形例における半導体装置を示した断面図である。
【図１５】実施の形態１の変形例における半導体装置を示した断面図である。
【図１６】本発明の実施の形態２である半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】図１８に続く半導体装置の製造工程を示した断面図である。
【図２０】図１９に続く半導体装置の製造工程を示した断面図である。
【図２１】図２０に続く半導体装置の製造工程を示した断面図である。
【図２２】図２１に続く半導体装置の製造工程を示した断面図である。
【図２３】熱処理の温度とフラットバンド電圧の関係を示したグラフである。
【図２４】図２２に続く半導体装置の製造工程を示した断面図である。
【図２５】図２４に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ ハフニウムアルミネート膜
６ 酸化アルミニウム膜
７ しきい値調整膜
８ ケイ窒化タンタル膜
９ ゲート絶縁膜
１０ ゲート電極
１１ ゲート電極
１２ 低濃度ｎ型不純物拡散層
１３ 低濃度ｎ型不純物拡散層
１４ 低濃度ｐ型不純物拡散層
１５ 低濃度ｐ型不純物拡散層
１６ サイドウォール
１７ 高濃度ｎ型不純物拡散層
１８ 高濃度ｎ型不純物拡散層
１９ 高濃度ｐ型不純物拡散層
２０ 高濃度ｐ型不純物拡散層
２１ 層間絶縁膜
２２ 貫通孔
２３ チタン／窒化チタン膜
２４ タングステン膜
２５ チタン／窒化チタン膜
２６ アルミニウム膜
２７ チタン／窒化チタン膜
２８ 配線
３０ しきい値調整膜
３１ ゲート絶縁膜
３２ ゲート絶縁膜
３３ しきい値調整膜
３４ ゲート絶縁膜
３５ ゲート絶縁膜
３６ しきい値調整膜
４０ 半導体基板
４１ 素子分離領域
４２ ｎ型ウェル
４３ ダミーゲート電極
４４ ソース領域
４５ ドレイン領域
４６ 酸化シリコン膜
４７ 窒化タンタル膜
４８ ゲート絶縁膜
４９ ゲート電極
５０ 層間絶縁膜
５１ 貫通孔
５２ チタン／窒化チタン膜
５３ タングステン膜
５４ チタン／窒化チタン膜
５５ アルミニウム膜
５６ チタン／窒化チタン膜
５７ 配線
Claims (4)
- 半導体基板上にｎ型ＭＩＳ素子とｐ型ＭＩＳ素子を有する半導体装置において、
前記ｎ型ＭＩＳ素子は、
前記半導体基板上に設けられた第１酸化シリコン膜と、
前記第１酸化シリコン膜上に設けられた酸化ハフニウム膜と、
前記酸化ハフニウム膜上に設けられた第１金属材料よりなる第１ゲート電極とを含み、
前記ｐ型ＭＩＳ素子は、
前記半導体基板上に設けられ、前記第１酸化シリコン膜、前記酸化ハフニウム膜および前記第１ゲート電極が設けられた領域とは異なる領域に設けられた第２酸化シリコン膜と、
前記第２酸化シリコン膜上に設けられ、前記第１酸化シリコン膜、前記酸化ハフニウム膜および前記第１ゲート電極が設けられた領域とは異なる領域に設けられた酸化アルミニウム膜と、
前記酸化アルミニウム膜上に設けられ、前記第１酸化シリコン膜、前記酸化ハフニウム膜および前記第１ゲート電極が設けられた領域とは異なる領域に設けられた第２金属材料よりなる第２ゲート電極とを含む半導体装置。 - 半導体基板と、
前記半導体基板上に設けられた第１酸化シリコン膜と、
前記半導体基板上に設けられ、前記第１酸化シリコン膜が設けられた領域とは異なる領域に設けられた第２酸化シリコン膜と、
前記第１酸化シリコン膜上に設けられ、前記第２酸化シリコン膜が設けられた領域とは異なる領域に設けられた酸化ハフニウム膜と、
前記第２酸化シリコン膜上に設けられ、前記第１酸化シリコン膜および前記酸化ハフニウム膜が設けられた領域とは異なる領域に設けられた酸化アルミニウム膜と、
前記酸化ハフニウム膜上に設けられ、前記第２酸化シリコン膜および前記酸化アルミニウム膜が設けられた領域とは異なる領域に設けられた第１金属材料よりなる第１ゲート電極と、
前記酸化アルミニウム膜上に設けられ、前記第１酸化シリコン膜、前記酸化ハフニウム膜、および前記第１ゲート電極が設けられた領域とは異なる領域に設けられた第２金属材料よりなる第２ゲート電極と、
前記第１酸化シリコン膜下を挟むように前記半導体基板に設けられたｎ型の第１不純物拡散層と、
前記第２酸化シリコン膜下を挟むように前記半導体基板に設けられたｐ型の第２不純物拡散層とを含む半導体装置。 - 前記第１金属材料は前記第２金属材料と同一の材料である請求項１または請求項２に記載の半導体装置。
- 前記第１金属材料は前記第２金属材料と異なる材料である請求項１または請求項２に記載の半導体装置。
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