JP2002359295A - デュアルゲートを有するｃｍｏｓ型半導体装置形成方法 - Google Patents
デュアルゲートを有するｃｍｏｓ型半導体装置形成方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】
【課題】 デュアルゲートを有するＣＭＯＳ半導体装置
形成方法を提供する。 【解決手段】 本発明では、素子分離が形成された基板
全面に第１ゲート絶縁膜と第１金属含有膜を順次にスタ
ックする。第２不純物型トランジスタ領域で第１金属含
有膜と第１ゲート絶縁膜を除去する。第２不純物型トラ
ンジスタ領域に第２ゲート絶縁膜と第２金属含有膜をス
タックする。第１及び第２金属含有膜をパターニングし
て第１及び第２不純物型トランジスタ領域に各々第１又
は第２ゲート電極を形成する。この時、第１不純物型ト
ランジスタ領域の不純物型がＰ型であれば、第１金属含
有膜のフェルミ準位はＰ型不純物で高濃度ドーピングさ
れたシリコンの平衡バンド準位と近接したエネルギー準
位を有するようにする。
形成方法を提供する。 【解決手段】 本発明では、素子分離が形成された基板
全面に第１ゲート絶縁膜と第１金属含有膜を順次にスタ
ックする。第２不純物型トランジスタ領域で第１金属含
有膜と第１ゲート絶縁膜を除去する。第２不純物型トラ
ンジスタ領域に第２ゲート絶縁膜と第２金属含有膜をス
タックする。第１及び第２金属含有膜をパターニングし
て第１及び第２不純物型トランジスタ領域に各々第１又
は第２ゲート電極を形成する。この時、第１不純物型ト
ランジスタ領域の不純物型がＰ型であれば、第１金属含
有膜のフェルミ準位はＰ型不純物で高濃度ドーピングさ
れたシリコンの平衡バンド準位と近接したエネルギー準
位を有するようにする。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ型半導体装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ型半導体装置はＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタを、一
つの半導体装置に共に形成して相補的な動作をするよう
にした半導体装置である。従って、半導体装置全体の効
率を高めて動作スピードを改善でき、バイポーラトラン
ジスタと類似の特性を示すことができるので、ＣＭＯＳ
型半導体装置は高速の高性能半導体装置として使用され
る。特に、ＣＭＯＳ型半導体装置で集積化を高め、かつ
電圧特性、スピードを高めるために素子の大きさが小さ
くなっているので、各チャネル型毎にゲートを形成する
ポリシリコンに各チャネル型と同一な型の不純物をドー
ピングさせてなるデュアルポリゲート方式ＣＭＯＳ型半
導体装置が多く使用されている。デュアルポリゲート方
式はチャネル表層の機能を強化させて対称的な動作を可
能にする利点がある。
ＳトランジスタとＮチャネルＭＯＳトランジスタを、一
つの半導体装置に共に形成して相補的な動作をするよう
にした半導体装置である。従って、半導体装置全体の効
率を高めて動作スピードを改善でき、バイポーラトラン
ジスタと類似の特性を示すことができるので、ＣＭＯＳ
型半導体装置は高速の高性能半導体装置として使用され
る。特に、ＣＭＯＳ型半導体装置で集積化を高め、かつ
電圧特性、スピードを高めるために素子の大きさが小さ
くなっているので、各チャネル型毎にゲートを形成する
ポリシリコンに各チャネル型と同一な型の不純物をドー
ピングさせてなるデュアルポリゲート方式ＣＭＯＳ型半
導体装置が多く使用されている。デュアルポリゲート方
式はチャネル表層の機能を強化させて対称的な動作を可
能にする利点がある。
【０００３】しかし、ポリシリコンゲートを使用するＣ
ＭＯＳ型半導体装置では、ポリシリコンゲートのドーピ
ング型に対して反対の動作電圧が与えられるので、ポリ
シリコンゲートとゲート絶縁膜との間に薄い空乏層が存
在する。特に、ゲート絶縁膜が薄いほど、このポリシリ
コンゲートのディプリーション問題がひどくなる。
ＭＯＳ型半導体装置では、ポリシリコンゲートのドーピ
ング型に対して反対の動作電圧が与えられるので、ポリ
シリコンゲートとゲート絶縁膜との間に薄い空乏層が存
在する。特に、ゲート絶縁膜が薄いほど、このポリシリ
コンゲートのディプリーション問題がひどくなる。
【０００４】ＣＭＯＳ型半導体装置のＭＯＳトランジス
タでのゲート絶縁膜は、場合によって、１０Å程度でか
なり薄く形成されることが必要であるのでこのような問
題は非常に深刻である。例えば、ゲートを形成するポリ
シリコン層からボロンが抜け出る場合、ゲート絶縁膜周
辺でゲートを形成するポリシリコン層のボロン濃度が減
るようになって、ポリゲートディプリーション効果（po
ly-gate deplation effect:PDE）を起こす可能性があ
る。ポリゲートディプリーション効果が発生してポリシ
リコンゲートの下方３Å程度が電気的に絶縁膜になる場
合を想定すれば、ゲート絶縁膜は所望の厚さよりも数十
％も厚く形成される。
タでのゲート絶縁膜は、場合によって、１０Å程度でか
なり薄く形成されることが必要であるのでこのような問
題は非常に深刻である。例えば、ゲートを形成するポリ
シリコン層からボロンが抜け出る場合、ゲート絶縁膜周
辺でゲートを形成するポリシリコン層のボロン濃度が減
るようになって、ポリゲートディプリーション効果（po
ly-gate deplation effect:PDE）を起こす可能性があ
る。ポリゲートディプリーション効果が発生してポリシ
リコンゲートの下方３Å程度が電気的に絶縁膜になる場
合を想定すれば、ゲート絶縁膜は所望の厚さよりも数十
％も厚く形成される。
【０００５】特に、高性能のデュアルポリゲート型ＣＭ
ＯＳトランジスタを製作する間に、ＣＭＯＳトランジス
タ内に、ＰＭＯＳトランジスタのゲート電極を形成する
時、ポリシリコンのドーピング不純物としてボロンを通
常使用する。ところで、トランジスタのゲートを形成す
るポリシリコンパターンに不純物としてボロンＢを使用
する場合、ボロンが十分にドーピングされないか、活性
化されないといった問題以外に、ドーピングされたボロ
ンが拡散されて薄いゲート絶縁膜を過ぎてチャネルに抜
け出る問題が生じる可能性がある。即ち、ボロンがゲー
トを形成するポリシリコン層から抜け出る場合、ゲート
絶縁膜周辺でゲートを形成するシリコン層のボロン濃度
が減るようになってポリシリコンゲートディプリーショ
ン効果がさらに深刻化する。
ＯＳトランジスタを製作する間に、ＣＭＯＳトランジス
タ内に、ＰＭＯＳトランジスタのゲート電極を形成する
時、ポリシリコンのドーピング不純物としてボロンを通
常使用する。ところで、トランジスタのゲートを形成す
るポリシリコンパターンに不純物としてボロンＢを使用
する場合、ボロンが十分にドーピングされないか、活性
化されないといった問題以外に、ドーピングされたボロ
ンが拡散されて薄いゲート絶縁膜を過ぎてチャネルに抜
け出る問題が生じる可能性がある。即ち、ボロンがゲー
トを形成するポリシリコン層から抜け出る場合、ゲート
絶縁膜周辺でゲートを形成するシリコン層のボロン濃度
が減るようになってポリシリコンゲートディプリーショ
ン効果がさらに深刻化する。
【０００６】このようなポリゲートディプリーションの
効果を防止するため、ディプリーションの原因になるポ
リシリコンゲートに代えて金属ゲートを使用する方法が
提案されてきた。ゲート電極としてポリシリコンに代え
て金属を使用すれば、ポリシリコンゲートディプリーシ
ョンの問題がなくなり、ゲートラインの抵抗を減らして
抵抗―コンデンサー遅延による信号歪曲等を減らすこと
ができる。
効果を防止するため、ディプリーションの原因になるポ
リシリコンゲートに代えて金属ゲートを使用する方法が
提案されてきた。ゲート電極としてポリシリコンに代え
て金属を使用すれば、ポリシリコンゲートディプリーシ
ョンの問題がなくなり、ゲートラインの抵抗を減らして
抵抗―コンデンサー遅延による信号歪曲等を減らすこと
ができる。
【０００７】しかし、金属ゲートを使用する場合、単一
金属ゲートのスレショルド電圧が高くなり、金属成分が
ゲート絶縁膜を通じて拡散する可能性があるので、ゲー
ト絶縁膜の信頼性が低下するといった問題がある。従っ
て、低電力、高速動作のため、スレショルド電圧を低く
する半導体装置では金属ゲートの使用が問題になる。
金属ゲートのスレショルド電圧が高くなり、金属成分が
ゲート絶縁膜を通じて拡散する可能性があるので、ゲー
ト絶縁膜の信頼性が低下するといった問題がある。従っ
て、低電力、高速動作のため、スレショルド電圧を低く
する半導体装置では金属ゲートの使用が問題になる。
【０００８】ＣＭＯＳ型半導体装置のＰＭＯＳトランジ
スタ領域とＮＭＯＳトランジスタ領域にゲート金属とし
て一種類の金属が使用されるので、スレショルド電圧の
問題が発生する。即ち、ゲート金属で、半導体層の伝導
バンド（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）レベルと平
衡バンド（ｂａｌａｎｃｅ ｂａｎｄ）レベルとの間に
フェルミレベルを有する一つの金属を使用すれば、半導
体層がチャネルドーピングと同一な場合にもデュアルポ
リゲート方式に比べて、スレショルド電圧が０．５Ｖ程
度高くなる。
スタ領域とＮＭＯＳトランジスタ領域にゲート金属とし
て一種類の金属が使用されるので、スレショルド電圧の
問題が発生する。即ち、ゲート金属で、半導体層の伝導
バンド（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）レベルと平
衡バンド（ｂａｌａｎｃｅ ｂａｎｄ）レベルとの間に
フェルミレベルを有する一つの金属を使用すれば、半導
体層がチャネルドーピングと同一な場合にもデュアルポ
リゲート方式に比べて、スレショルド電圧が０．５Ｖ程
度高くなる。
【０００９】ＣＭＯＳ型半導体装置で同一金属をゲート
電極として使用する場合、スレショルド電圧を低くする
ためには、チャネル層にドーピングされた不純物と反対
の型の不純物をチャネル層にドーピングする方法を考え
ることができる。しかし、このような場合、スレショル
ド電圧は低くなるとか、チャネルが表面だけではなく、
本体部にも形成されて素子特性が低下する可能性があ
る。
電極として使用する場合、スレショルド電圧を低くする
ためには、チャネル層にドーピングされた不純物と反対
の型の不純物をチャネル層にドーピングする方法を考え
ることができる。しかし、このような場合、スレショル
ド電圧は低くなるとか、チャネルが表面だけではなく、
本体部にも形成されて素子特性が低下する可能性があ
る。
【００１０】従って、単一金属ゲート電極に代えて異な
るフェルミレベル、又は、仕事関数を有する他の二種類
の金属をＰＭＯＳトランジスタ領域とＮＭＯＳトランジ
スタ領域に各々ゲート電極として形成する方法が提示さ
れる。即ち、ＮＭＯＳトランジスタ領域には、ゲート電
極にＮ+でドーピングされたシリコン層の伝導バンドと
類似のレベルのフェルミ水準を有する金属を、ＰＭＯＳ
トランジスタ領域にはゲート電極にＰ+でドーピングさ
れたシリコン層の平衡バンドと類似のレベルのフェルミ
水準を有する金属を使用する方法が提示される。
るフェルミレベル、又は、仕事関数を有する他の二種類
の金属をＰＭＯＳトランジスタ領域とＮＭＯＳトランジ
スタ領域に各々ゲート電極として形成する方法が提示さ
れる。即ち、ＮＭＯＳトランジスタ領域には、ゲート電
極にＮ+でドーピングされたシリコン層の伝導バンドと
類似のレベルのフェルミ水準を有する金属を、ＰＭＯＳ
トランジスタ領域にはゲート電極にＰ+でドーピングさ
れたシリコン層の平衡バンドと類似のレベルのフェルミ
水準を有する金属を使用する方法が提示される。
【００１１】二種類の金属を各領域にゲート電極として
形成する過程を見ると、先ず、図１のように第１不純物
型トランジスタ領域１４と第２不純物型トランジスタ領
域１２が形成され、素子分離膜１６が形成されて素子分
離になった基板１０に、ゲート絶縁膜１８と第１ゲート
膜２０を形成する。図２のように第２不純物型トランジ
スタ領域１２の基板１０の表面から第１ゲート膜２０を
除去し、第１不純物型トランジスタ領域１４の基板１０
の表面にのみ第１ゲート膜２１を残す。図３のように第
２不純物型トランジスタ領域１２の基板１０の表面上に
第２ゲート膜３０を形成する。図４のように第１不純物
型及び第２不純物型トランジスタ領域で、パターニング
を通じて各々第１ゲート膜２１及び第２ゲート膜３０か
らなったゲート電極２３、３３を形成する。このような
過程で、第１ゲート膜２０が部分的に除去される場合
に、第２ゲート膜下のゲート絶縁膜１８が損傷し、汚染
される可能性が大きい。従って、第２不純物型トランジ
スタの特性を低下させる問題がある。
形成する過程を見ると、先ず、図１のように第１不純物
型トランジスタ領域１４と第２不純物型トランジスタ領
域１２が形成され、素子分離膜１６が形成されて素子分
離になった基板１０に、ゲート絶縁膜１８と第１ゲート
膜２０を形成する。図２のように第２不純物型トランジ
スタ領域１２の基板１０の表面から第１ゲート膜２０を
除去し、第１不純物型トランジスタ領域１４の基板１０
の表面にのみ第１ゲート膜２１を残す。図３のように第
２不純物型トランジスタ領域１２の基板１０の表面上に
第２ゲート膜３０を形成する。図４のように第１不純物
型及び第２不純物型トランジスタ領域で、パターニング
を通じて各々第１ゲート膜２１及び第２ゲート膜３０か
らなったゲート電極２３、３３を形成する。このような
過程で、第１ゲート膜２０が部分的に除去される場合
に、第２ゲート膜下のゲート絶縁膜１８が損傷し、汚染
される可能性が大きい。従って、第２不純物型トランジ
スタの特性を低下させる問題がある。
【００１２】
【発明が解決しようとする課題】本発明は、前述したＣ
ＭＯＳ型半導体装置の問題点を解消するためのものであ
り、ポリゲートディプリーションを防止できるＣＭＯＳ
型半導体装置の形成方法を提供することを目的とする。
ＭＯＳ型半導体装置の問題点を解消するためのものであ
り、ポリゲートディプリーションを防止できるＣＭＯＳ
型半導体装置の形成方法を提供することを目的とする。
【００１３】本発明は、又、ポリゲートディプリーショ
ンを防止すると同時に、トランジスタのスレショルド電
圧を低くして、高速動作、低電力駆動が可能なＣＭＯＳ
型半導体装置の形成方法を提供することを目的とする。
ンを防止すると同時に、トランジスタのスレショルド電
圧を低くして、高速動作、低電力駆動が可能なＣＭＯＳ
型半導体装置の形成方法を提供することを目的とする。
【００１４】本発明は、又、ゲート絶縁膜の信頼性を高
めることができるＣＭＯＳ型半導体装置の形成方法を提
供することを目的とする。
めることができるＣＭＯＳ型半導体装置の形成方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】前述の目的を達成するた
めの本発明は、素子分離が形成された基板の少なくとも
第１及び第２不純物型トランジスタ領域に第１ゲート絶
縁膜と第１金属含有膜を順次にスタックする段階、第１
金属含有膜に対する選択的異方性エッチングを実施して
第２不純物型トランジスタ領域の第１ゲート絶縁膜を露
出させる段階、第２不純物型トランジスタ領域の第１ゲ
ート絶縁膜を除去する段階、第２不純物型トランジスタ
領域に第２ゲート絶縁膜を形成する段階、第２ゲート絶
縁膜が形成された基板に第２金属含有膜をスタックする
段階、第１金属含有膜をパターニングして第１不純物型
トランジスタ領域に第１ゲート電極を形成する段階、第
２金属含有膜をパターニングして第２不純物型トランジ
スタ領域に第２ゲート電極を形成する段階を備えてい
る。
めの本発明は、素子分離が形成された基板の少なくとも
第１及び第２不純物型トランジスタ領域に第１ゲート絶
縁膜と第１金属含有膜を順次にスタックする段階、第１
金属含有膜に対する選択的異方性エッチングを実施して
第２不純物型トランジスタ領域の第１ゲート絶縁膜を露
出させる段階、第２不純物型トランジスタ領域の第１ゲ
ート絶縁膜を除去する段階、第２不純物型トランジスタ
領域に第２ゲート絶縁膜を形成する段階、第２ゲート絶
縁膜が形成された基板に第２金属含有膜をスタックする
段階、第１金属含有膜をパターニングして第１不純物型
トランジスタ領域に第１ゲート電極を形成する段階、第
２金属含有膜をパターニングして第２不純物型トランジ
スタ領域に第２ゲート電極を形成する段階を備えてい
る。
【００１６】本発明で、金属含有膜は純粋な金属膜以外
に金属の導電性窒化膜や酸化膜を含むことができる。又
は、ゲート絶縁膜は基板を熱酸化して形成する以外に、
シリコン窒化物や、例えば、非誘電率１０以上である高
誘電率の絶縁性金属酸化物で形成できる。この時、ＣＶ
Ｄ、スパッタリング、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）等を使用できる。第２ゲー
ト絶縁膜が熱酸化を通じて形成され、第１金属含有膜に
絶縁性酸化膜が形成されない場合、第１ゲート電極は順
次にスタックされた第１及び第２金属含有膜で構成され
る。即ち、第１金属含有膜をパターニングしてゲート電
極を形成する時、第１金属含有膜上側の第２金属含有膜
が別途に除去されない状態で、パターニングを通じて第
１ゲート電極を形成できる。
に金属の導電性窒化膜や酸化膜を含むことができる。又
は、ゲート絶縁膜は基板を熱酸化して形成する以外に、
シリコン窒化物や、例えば、非誘電率１０以上である高
誘電率の絶縁性金属酸化物で形成できる。この時、ＣＶ
Ｄ、スパッタリング、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）等を使用できる。第２ゲー
ト絶縁膜が熱酸化を通じて形成され、第１金属含有膜に
絶縁性酸化膜が形成されない場合、第１ゲート電極は順
次にスタックされた第１及び第２金属含有膜で構成され
る。即ち、第１金属含有膜をパターニングしてゲート電
極を形成する時、第１金属含有膜上側の第２金属含有膜
が別途に除去されない状態で、パターニングを通じて第
１ゲート電極を形成できる。
【００１７】第２金属含有膜をスタックした後、ゲート
電極をパターニングにより形成する前に、ゲート電極の
導電性を高めるために、良好な導電性を有するアルミニ
ウムやタングステンのような金属膜をさらにスタックで
きる。この時、第１ゲート電極と第２ゲート電極は同一
のパターニング段階で共に行われることが望ましい。
電極をパターニングにより形成する前に、ゲート電極の
導電性を高めるために、良好な導電性を有するアルミニ
ウムやタングステンのような金属膜をさらにスタックで
きる。この時、第１ゲート電極と第２ゲート電極は同一
のパターニング段階で共に行われることが望ましい。
【００１８】第１不純物及び第２不純物が各々ｐ型及び
ｎ型不純物である場合、第１不純物型トランジスタ領域
のチャネル層はｎ型不純物でドーピングされ、第１金属
含有膜のフェルミ準位はＰ+ドーピングシリコン領域の
平衡バンドと近接したエネルギー準位、例えば、０．２
Ｖ以内と接近したエネルギー準位を有する。第２金属含
有膜のフェルミ準位は第２不純物型トランジスタ領域の
Ｎ+型でドーピングされたソース／ドレイン領域の平衡
バンド準位と近接したエネルギー準位を（ΔＶ<０．２
ボルト）を有することが望ましい。
ｎ型不純物である場合、第１不純物型トランジスタ領域
のチャネル層はｎ型不純物でドーピングされ、第１金属
含有膜のフェルミ準位はＰ+ドーピングシリコン領域の
平衡バンドと近接したエネルギー準位、例えば、０．２
Ｖ以内と接近したエネルギー準位を有する。第２金属含
有膜のフェルミ準位は第２不純物型トランジスタ領域の
Ｎ+型でドーピングされたソース／ドレイン領域の平衡
バンド準位と近接したエネルギー準位を（ΔＶ<０．２
ボルト）を有することが望ましい。
【００１９】第２不純物領域での第１ゲート絶縁膜の除
去は湿式、又は乾式により進行される。
去は湿式、又は乾式により進行される。
【００２０】
【発明の実施の形態】以下、図面を参照しながら、実施
形態を通じて本発明をより詳細に説明する。
形態を通じて本発明をより詳細に説明する。
【００２１】図５乃至図８は本発明の一実施形態のいく
つかの工程段階を示す工程断面図である。
つかの工程段階を示す工程断面図である。
【００２２】図５を参照すると、シリコン基板１００に
領域別イオン注入を通じて不純物ウェル（Ｗｅｌｌ）、
即ち、ＰＭＯＳトランジスタ領域１１４、ＮＭＯＳトラ
ンジスタ領域１１２及び素子分離膜が形成される。素子
分離膜１１６が形成された基板１００に熱酸化を実施し
てゲート絶縁膜１１８を形成する。熱酸化膜に代えて窒
素雰囲気でシリコン窒化膜を形成することができる。ゲ
ート絶縁膜１１８の厚さは１０乃至数十Å程度で薄く形
成する。ゲート絶縁膜が形成された基板１００の全面に
かけてタングステン窒化膜１２０をＣＶＤスタックす
る。タングステン窒化膜１２０はＰＭＯＳトランジスタ
領域１１４のＰ+型不純物でドーピングされたシリコン
層の平衡バンドのエネルギー準位と類似のフェルミ準位
を有する他の金属含有物質に代替することができる。
領域別イオン注入を通じて不純物ウェル（Ｗｅｌｌ）、
即ち、ＰＭＯＳトランジスタ領域１１４、ＮＭＯＳトラ
ンジスタ領域１１２及び素子分離膜が形成される。素子
分離膜１１６が形成された基板１００に熱酸化を実施し
てゲート絶縁膜１１８を形成する。熱酸化膜に代えて窒
素雰囲気でシリコン窒化膜を形成することができる。ゲ
ート絶縁膜１１８の厚さは１０乃至数十Å程度で薄く形
成する。ゲート絶縁膜が形成された基板１００の全面に
かけてタングステン窒化膜１２０をＣＶＤスタックす
る。タングステン窒化膜１２０はＰＭＯＳトランジスタ
領域１１４のＰ+型不純物でドーピングされたシリコン
層の平衡バンドのエネルギー準位と類似のフェルミ準位
を有する他の金属含有物質に代替することができる。
【００２３】図６を参照すると、タングステン窒化膜１
２０上に示されないフォトレジストエッチングマスクを
形成し、エッチングを実施してＮＭＯＳトランジスタ領
域１１２でタングステン窒化膜１２０をＲＩＥのような
異方性乾式エッチングを通じて除去する。そして、次い
で、ＮＭＯＳトランジスタ領域１１２にあるゲート絶縁
膜１１８を湿式エッチングで除去する。この時、湿式エ
ッチングはゲート絶縁膜下部の基板がゲート絶縁膜をエ
ッチングする時に損傷することを防止する役割を果たす
ことができる。ゲート絶縁膜は薄い弗酸溶液やシリコン
酸化膜に対してエッチング力を有する洗浄液を使用して
除去できる。
２０上に示されないフォトレジストエッチングマスクを
形成し、エッチングを実施してＮＭＯＳトランジスタ領
域１１２でタングステン窒化膜１２０をＲＩＥのような
異方性乾式エッチングを通じて除去する。そして、次い
で、ＮＭＯＳトランジスタ領域１１２にあるゲート絶縁
膜１１８を湿式エッチングで除去する。この時、湿式エ
ッチングはゲート絶縁膜下部の基板がゲート絶縁膜をエ
ッチングする時に損傷することを防止する役割を果たす
ことができる。ゲート絶縁膜は薄い弗酸溶液やシリコン
酸化膜に対してエッチング力を有する洗浄液を使用して
除去できる。
【００２４】図６及び図７を参照すると、ＰＭＯＳトラ
ンジスタ領域１１４を含む基板に対して、前記ＰＭＯＳ
トランジスタ１１４にはＮＭＯＳトランジスタ１１２と
違い、ゲート絶縁膜１１８とタングステン窒化膜１２１
が残存する。この時、熱酸化温度を調節して残留タング
ステン窒化膜１２１表面には不導体である酸化膜が形成
されずシリコン基板が露出されたＮＭＯＳトランジスタ
領域１１２にのみ熱酸化によるゲート絶縁膜１２８が形
成されるようにする。熱酸化に代えて窒素雰囲気での熱
処理を通じてシリコン窒化膜を形成することもできる。
シリコン窒化膜が形成される場合、ＮＭＯＳトランジス
タ領域にのみシリコン窒化膜が形成される。
ンジスタ領域１１４を含む基板に対して、前記ＰＭＯＳ
トランジスタ１１４にはＮＭＯＳトランジスタ１１２と
違い、ゲート絶縁膜１１８とタングステン窒化膜１２１
が残存する。この時、熱酸化温度を調節して残留タング
ステン窒化膜１２１表面には不導体である酸化膜が形成
されずシリコン基板が露出されたＮＭＯＳトランジスタ
領域１１２にのみ熱酸化によるゲート絶縁膜１２８が形
成されるようにする。熱酸化に代えて窒素雰囲気での熱
処理を通じてシリコン窒化膜を形成することもできる。
シリコン窒化膜が形成される場合、ＮＭＯＳトランジス
タ領域にのみシリコン窒化膜が形成される。
【００２５】そして、基板全面にかけてＮＭＯＳトラン
ジスタ領域１１２のゲートを形成するモリブデン層１３
０を、スパッタリングを利用してスタックする。モリブ
デン層１３０はＮＭＯＳトランジスタ領域のＮ+型不純
物でドーピングされたシリコン層の伝導バンドのエネル
ギー準位と類似のフェルミ準位を有する金属物質として
使用されたものである。モリブデン層１３０上に下部金
属との接合が容易であり、導電性が良好な金属膜として
タングステン層１４０をスパッタリングを使用してスタ
ックする。タングステンに代えてアルミニウムを使用す
ることができる。
ジスタ領域１１２のゲートを形成するモリブデン層１３
０を、スパッタリングを利用してスタックする。モリブ
デン層１３０はＮＭＯＳトランジスタ領域のＮ+型不純
物でドーピングされたシリコン層の伝導バンドのエネル
ギー準位と類似のフェルミ準位を有する金属物質として
使用されたものである。モリブデン層１３０上に下部金
属との接合が容易であり、導電性が良好な金属膜として
タングステン層１４０をスパッタリングを使用してスタ
ックする。タングステンに代えてアルミニウムを使用す
ることができる。
【００２６】図７、図８を参照すると、タングステン層
１４０上に示されないフォトレジストパターンを形成し
て、これをエッチングマスクでタングステン層１４０、
モリブデン層１３０、タングステン窒化膜１２１、ゲー
ト絶縁膜１１８、１２８を順次にエッチングしてゲート
電極１２３、１３３を形成する。従って、ＰＭＯＳトラ
ンジスタ領域１１４にはタングステン窒化膜、モリブデ
ン層、タングステン層が順次にスタックされたゲート電
極１２３が形成され、ＮＭＯＳトランジスタ領域１１２
にはモリブデン層とタングステン層が順次にスタックさ
れたゲート電極１３３が形成される。
１４０上に示されないフォトレジストパターンを形成し
て、これをエッチングマスクでタングステン層１４０、
モリブデン層１３０、タングステン窒化膜１２１、ゲー
ト絶縁膜１１８、１２８を順次にエッチングしてゲート
電極１２３、１３３を形成する。従って、ＰＭＯＳトラ
ンジスタ領域１１４にはタングステン窒化膜、モリブデ
ン層、タングステン層が順次にスタックされたゲート電
極１２３が形成され、ＮＭＯＳトランジスタ領域１１２
にはモリブデン層とタングステン層が順次にスタックさ
れたゲート電極１３３が形成される。
【００２７】後続的にＮＭＯＳトランジスタ領域とＰＭ
ＯＳトランジスタ領域に各々Ｎ型不純物又はＰ型不純物
で低濃度イオン注入を実施して、ゲート電極側壁にスペ
ーサを形成する。ＮＭＯＳトランジスタ領域とＰＭＯＳ
トランジスタ領域に各々Ｎ型不純物又はＰ型不純物で高
濃度イオン注入を実施してＬＤＤ構造のソース／ドレイ
ン領域を形成する。この時、ゲート電極及びゲートスペ
ーサは二種類のトランジスタ領域に同時に形成される。
ＯＳトランジスタ領域に各々Ｎ型不純物又はＰ型不純物
で低濃度イオン注入を実施して、ゲート電極側壁にスペ
ーサを形成する。ＮＭＯＳトランジスタ領域とＰＭＯＳ
トランジスタ領域に各々Ｎ型不純物又はＰ型不純物で高
濃度イオン注入を実施してＬＤＤ構造のソース／ドレイ
ン領域を形成する。この時、ゲート電極及びゲートスペ
ーサは二種類のトランジスタ領域に同時に形成される。
【００２８】図９乃至図１３は本発明の他の実施形態の
重要工程段階を示す工程断面図である。
重要工程段階を示す工程断面図である。
【００２９】図９を参照すると、シリコン基板１００に
領域別イオン注入を通じて不純物ウェル１１２、１１４
が形成され、素子分離膜１１６が形成される。素子分離
膜１１６が形成された基板に第１ゲート絶縁膜１３８を
形成する。第１ゲート絶縁膜１３８はシリコン酸化膜に
比べて高い非誘電率を有する高誘電膜をＣＶＤ、スパッ
タリング、ＡＬＤ等の方法でスタックできる。高誘電膜
としてはＡｌ2Ｏ3、ＨｆＯ2、ＨｆＳｉＯ4、ＺｉＯ2、
ＺｉＳｉＯ4、Ｌａ2Ｏ3を使用できる。第１ゲート絶縁
膜１３８の厚さは非誘電率に従って異なるが、１００Å
以下厚さで形成することが望ましい。第１ゲート絶縁膜
１３８が形成された基板の全面に渡って第１金属含有膜
１２０をスタックする。第１金属含有膜１２０はＰＭＯ
Ｓトランジスタ領域１１４のＰ+型不純物でドーピング
されたシリコン層の平衡バンドのエネルギー準位と類似
のフェルミ準位を有するＲｉＰ2、ＷＮ、Ｐｔ、Ｉｒ、
Ｎｉ等を使用できる。
領域別イオン注入を通じて不純物ウェル１１２、１１４
が形成され、素子分離膜１１６が形成される。素子分離
膜１１６が形成された基板に第１ゲート絶縁膜１３８を
形成する。第１ゲート絶縁膜１３８はシリコン酸化膜に
比べて高い非誘電率を有する高誘電膜をＣＶＤ、スパッ
タリング、ＡＬＤ等の方法でスタックできる。高誘電膜
としてはＡｌ2Ｏ3、ＨｆＯ2、ＨｆＳｉＯ4、ＺｉＯ2、
ＺｉＳｉＯ4、Ｌａ2Ｏ3を使用できる。第１ゲート絶縁
膜１３８の厚さは非誘電率に従って異なるが、１００Å
以下厚さで形成することが望ましい。第１ゲート絶縁膜
１３８が形成された基板の全面に渡って第１金属含有膜
１２０をスタックする。第１金属含有膜１２０はＰＭＯ
Ｓトランジスタ領域１１４のＰ+型不純物でドーピング
されたシリコン層の平衡バンドのエネルギー準位と類似
のフェルミ準位を有するＲｉＰ2、ＷＮ、Ｐｔ、Ｉｒ、
Ｎｉ等を使用できる。
【００３０】図９、図１０を参照すると、第１金属含有
膜１２０上に示されないフォトレジストエッチングマス
クを形成して、エッチングを実施してＮＭＯＳトランジ
スタ領域１１２で第１金属含有膜１２０をＲＩＥ（ｒｅ
ａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）のような異方
性乾式エッチングを通じて除去する。そして、次いでＮ
ＭＯＳトランジスタ領域１１２にある第１ゲート絶縁膜
１３８を湿式エッチングで除去する。
膜１２０上に示されないフォトレジストエッチングマス
クを形成して、エッチングを実施してＮＭＯＳトランジ
スタ領域１１２で第１金属含有膜１２０をＲＩＥ（ｒｅ
ａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）のような異方
性乾式エッチングを通じて除去する。そして、次いでＮ
ＭＯＳトランジスタ領域１１２にある第１ゲート絶縁膜
１３８を湿式エッチングで除去する。
【００３１】図１０及び図１１を参照すると、ＰＭＯＳ
トランジスタ領域１１４に限定的に、第１ゲート絶縁膜
１４８と第１金属含有膜１２１が残留する基板に第２ゲ
ート絶縁膜１５８をスタックする。第２ゲート絶縁膜１
５８は、第１ゲート絶縁膜１４８と同一な物質でなくと
も構わない。
トランジスタ領域１１４に限定的に、第１ゲート絶縁膜
１４８と第１金属含有膜１２１が残留する基板に第２ゲ
ート絶縁膜１５８をスタックする。第２ゲート絶縁膜１
５８は、第１ゲート絶縁膜１４８と同一な物質でなくと
も構わない。
【００３２】そして、基板全面にかけてＮＭＯＳトラン
ジスタ領域１１２のゲートを形成する第２金属含有膜１
３０をスタックする。第２含有膜１３０はＮＭＯＳトラ
ンジスタ領域１１２の、Ｎ+型不純物でドーピングされ
たシリコン層の伝導バンドのエネルギー準位と類似のフ
ェルミ準位を有する金属物質としてＴａ、Ｚｒ、Ｈｆ、
Ｔｉ等を使用できる。
ジスタ領域１１２のゲートを形成する第２金属含有膜１
３０をスタックする。第２含有膜１３０はＮＭＯＳトラ
ンジスタ領域１１２の、Ｎ+型不純物でドーピングされ
たシリコン層の伝導バンドのエネルギー準位と類似のフ
ェルミ準位を有する金属物質としてＴａ、Ｚｒ、Ｈｆ、
Ｔｉ等を使用できる。
【００３３】図１１、図１２を参照すると、示されない
が、基板にフォトレジストをスタックして、ＰＭＯＳト
ランジスタ領域で第２金属含有膜を露出させるフォトレ
ジストパターンを形成する。そして、第２ゲート絶縁膜
１５８をエッチング阻止膜にするエッチングを実施して
ＰＭＯＳトランジスタ領域１１４で第２金属含有膜１３
０を除去して、次いで、エッチング阻止膜で使用された
第２ゲート絶縁膜１５８をエッチングで除去する。その
後、フォトレジストパターンを除去する。従って、ＰＭ
ＯＳトランジスタ領域１１４には第１ゲート絶縁膜１４
８と第１金属含有膜１２１が、ＮＭＯＳトランジスタ領
域１１２には第２ゲート絶縁膜１５８と第２金属含有膜
１３１が残留するようになる。
が、基板にフォトレジストをスタックして、ＰＭＯＳト
ランジスタ領域で第２金属含有膜を露出させるフォトレ
ジストパターンを形成する。そして、第２ゲート絶縁膜
１５８をエッチング阻止膜にするエッチングを実施して
ＰＭＯＳトランジスタ領域１１４で第２金属含有膜１３
０を除去して、次いで、エッチング阻止膜で使用された
第２ゲート絶縁膜１５８をエッチングで除去する。その
後、フォトレジストパターンを除去する。従って、ＰＭ
ＯＳトランジスタ領域１１４には第１ゲート絶縁膜１４
８と第１金属含有膜１２１が、ＮＭＯＳトランジスタ領
域１１２には第２ゲート絶縁膜１５８と第２金属含有膜
１３１が残留するようになる。
【００３４】図１２、図１３を参照すると、基板全面に
ゲート電極の導電性を高めるために、金属膜１４１であ
るタングステン層又はアルミニウム層をスタックする。
そして、パターニング作業を通じて領域により金属膜１
４１と第２金属含有膜１３１、金属膜１４１と第１金属
含有膜１２１を順次にエッチングして第１及び第２ゲー
ト電極１２５、１３５を形成するようにする。
ゲート電極の導電性を高めるために、金属膜１４１であ
るタングステン層又はアルミニウム層をスタックする。
そして、パターニング作業を通じて領域により金属膜１
４１と第２金属含有膜１３１、金属膜１４１と第１金属
含有膜１２１を順次にエッチングして第１及び第２ゲー
ト電極１２５、１３５を形成するようにする。
【００３５】実施形態１のように後続的にＮＭＯＳトラ
ンジスタ領域とＰＭＯＳトランジスタ領域に各々Ｎ型不
純物又はＰ型不純物で低濃度イオン注入を実施する。ゲ
ート電極側壁にスペーサを形成する。ＮＭＯＳトランジ
スタ領域とＰＭＯＳトランジスタ領域に各々Ｎ型不純物
又はＰ型不純物で高濃度イオン注入を実施してＬＤＤ構
造のソース／ドレイン領域を形成する。
ンジスタ領域とＰＭＯＳトランジスタ領域に各々Ｎ型不
純物又はＰ型不純物で低濃度イオン注入を実施する。ゲ
ート電極側壁にスペーサを形成する。ＮＭＯＳトランジ
スタ領域とＰＭＯＳトランジスタ領域に各々Ｎ型不純物
又はＰ型不純物で高濃度イオン注入を実施してＬＤＤ構
造のソース／ドレイン領域を形成する。
【００３６】以上において、第１金属含有膜と第２金属
含有膜のスタック順序は特別な効果の差なく、互いに変
えることができる。
含有膜のスタック順序は特別な効果の差なく、互いに変
えることができる。
【００３７】
【発明の効果】本発明によると、ポリゲートディプリー
ションの問題を根本的に防止でき、同時にトランジスタ
のスレショルド電圧を低くして高速動作、低電力駆動を
可能にし、又、ゲート絶縁膜の信頼性を高めることがで
きるＣＭＯＳ型半導体装置を形成できる。
ションの問題を根本的に防止でき、同時にトランジスタ
のスレショルド電圧を低くして高速動作、低電力駆動を
可能にし、又、ゲート絶縁膜の信頼性を高めることがで
きるＣＭＯＳ型半導体装置を形成できる。
【図１】 従来のデュアル金属ゲートＣＭＯＳ型半導体
装置形成方法の工程段階を示す工程断面図である。
装置形成方法の工程段階を示す工程断面図である。
【図２】 従来のデュアル金属ゲートＣＭＯＳ型半導体
装置形成方法の工程段階を示す工程断面図である。
装置形成方法の工程段階を示す工程断面図である。
【図３】 従来のデュアル金属ゲートＣＭＯＳ型半導体
装置形成方法の工程段階を示す工程断面図である。
装置形成方法の工程段階を示す工程断面図である。
【図４】従来のデュアル金属ゲートＣＭＯＳ型半導体装
置形成方法の工程段階を示す工程断面図である。
置形成方法の工程段階を示す工程断面図である。
【図５】 本発明の一実施形態の工程段階を示す工程断
面図である。
面図である。
【図６】 本発明の一実施形態の工程段階を示す工程断
面図である。
面図である。
【図７】 本発明の一実施形態の工程段階を示す工程断
面図である。
面図である。
【図８】 本発明の一実施形態の工程段階を示す工程断
面図である。
面図である。
【図９】 本発明の他の実施形態の重要工程段階を示す
工程断面図である。
工程断面図である。
【図１０】 本発明の他の実施形態の重要工程段階を示
す工程断面図である。
す工程断面図である。
【図１１】 本発明の他の実施形態の重要工程段階を示
す工程断面図である。
す工程断面図である。
【図１２】 本発明の他の実施形態の重要工程段階を示
す工程断面図である。
す工程断面図である。
【図１３】 本発明の他の実施形態の重要工程段階を示
す工程断面図である。
す工程断面図である。
１０ 基板 １２ 第２不純物型トランジスタ領域 １４ 第１不純物型トランジスタ領域 １６，１１６ 素子分離膜 １８ ゲート絶縁膜 ２０，２１ 第１ゲート膜 ２３，３３ ゲート電極 ３０ 第２ゲート膜 １００ シリコン基板 １１２ ＮＭＯＳトランジスタ領域 １１４ ＰＭＯＳトランジスタ領域 １１８，１２８ ゲート絶縁膜 １２０，１２１ タングステン窒化膜 １２３，１３３ ゲート電極 １２５，１３５ 第２ゲート電極 １３０ モリブデン層 １３１ 第２金属含有膜 １３８，１４８ 第１ゲート絶縁膜 １４０ タングステン層 １４１ 金属膜 １５８ 第２ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB04 BB05 BB06 BB13 BB14 BB16 BB17 BB33 CC05 DD26 DD37 DD43 DD66 EE03 EE16 EE17 FF13 GG09 GG10 5F048 AA00 AA07 AC03 BA01 BB04 BB09 BB10 BB11 BB12 BB13 BB16 BB17 BC06 BE03 BG12
Claims (16)
- 【請求項１】 素子分離が形成された基板の少なくとも
第１及び第２不純物型トランジスタ領域に第１ゲート絶
縁膜と第１金属含有膜を順次にスタックする段階、 前記第１金属含有膜に対する選択的異方性エッチングを
実施して前記第２不純物型トランジスタ領域の前記第１
ゲート絶縁膜を露出させる段階、 前記第２不純物型トランジスタ領域の前記第１ゲート絶
縁膜を除去する段階、 前記第１ゲート絶縁膜が除去された前記第２不純物型ト
ランジスタ領域に第２ゲート絶縁膜を形成する段階、 前記第２ゲート絶縁膜が形成された基板に第２金属含有
膜をスタックする段階、 前記第１金属含有膜をパターニングして前記第１不純物
型トランジスタ領域に第１ゲート電極を形成する段階及
び、 前記第２金属含有膜をパターニングして前記第２不純物
型トランジスタ領域に第２ゲート電極を形成する段階を
備えて成るＣＭＯＳ型半導体装置形成方法。 - 【請求項２】 前記第１及び第２ゲート絶縁膜は前記基
板の熱酸化を通じて形成されることを特徴とする請求項
１に記載のＣＭＯＳ型半導体装置形成方法。 - 【請求項３】 前記第１金属含有膜で前記第２ゲート絶
縁膜を形成する前記基板熱酸化段階で絶縁性酸化物を形
成しない物質を使用することを特徴とする請求項２に記
載のＣＭＯＳ型半導体装置形成方法。 - 【請求項４】 前記第２不純物型トランジスタ領域を含
む基板全面にかけて前記第２金属含有膜をスタックし、 前記第１ゲート電極を形成する段階及び前記第２ゲート
電極を形成する段階は一つのパターニング過程を通じて
同時に実施することを特徴とする請求項３に記載のＣＭ
ＯＳ型半導体装置形成方法。 - 【請求項５】 前記第１ゲート絶縁膜と前記第２ゲート
絶縁膜は各々絶縁性金属化合物からなった高誘電膜で形
成することを特徴とする請求項１に記載のＣＭＯＳ型半
導体装置形成方法。 - 【請求項６】 前記高誘電膜はＡｌ2Ｏ3、ＨｆＯ2、Ｈ
ｆｉＯ4、ＺｒＯ2、ＺｒＳｉＯ4、Ｌａ2Ｏ3のうち一つ
で形成されることを特徴とする請求項５に記載のＣＭＯ
Ｓ型半導体装置。 - 【請求項７】 前記第２金属含有膜をスタックする段階
に次いで金属層をスタックする段階をさらに備えること
を特徴とする請求項１に記載のＣＭＯＳ型半導体装置。 - 【請求項８】 前記第１ゲート電極を形成する段階及び
前記第２ゲート電極を形成する段階は、一つのパターニ
ング過程を通じて同時に実施することを特徴とする請求
項１に記載のＣＭＯＳ型半導体装置形成方法。 - 【請求項９】 前記第２不純物領域で前記第１ゲート絶
縁膜を除去する段階は湿式エッチングからなることを特
徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方
法。 - 【請求項１０】 前記第２ゲート絶縁膜を形成する段階
と前記第２金属含有膜を形成する段階に次いでパターニ
ングを通じて前記第１不純物型トランジスタ領域で前記
第２金属含有膜を除去する段階をさらに備えることを特
徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方
法。 - 【請求項１１】 前記第２ゲート絶縁膜と前記第２金属
含有膜が基板全面に渡って形成され、 前記第２金属含有膜を除去する段階で前記第２ゲート絶
縁膜がエッチング阻止膜として作用し、 前記第２金属含有膜除去に次いで前記第１不純物型トラ
ンジスタ領域で前記第２ゲート絶縁膜を除去する段階を
さらに備えることを特徴とする請求項１０に記載のＣＭ
ＯＳ型半導体装置。 - 【請求項１２】 前記第１不純物型トランジスタ領域の
チャネル層はＮ型不純物によりドーピングされ、 前記第１金属含有膜はＲｕＯ2、Ｍｏ，ＴａＮ、ＷＮ，
Ｐｔ、Ｉｒ、Ｎｉのうち一つで形成されることを特徴と
する請求項１に記載のＣＭＯＳ型半導体装置形成方法。 - 【請求項１３】 前記第２不純物型トランジスタ領域の
チャネル層はＰ型不純物によりドーピングされ、 前記第２金属含有膜はＴａ、Ｚｒ、Ｈｆ、Ｔｉのうち一
つにより形成されることを特徴とする請求項１に記載の
ＣＭＯＳ型半導体装置形成方法。 - 【請求項１４】 前記第１及び第２不純物型トランジス
タ領域で各々Ｐ型不純物又はＮ型不純物により低濃度イ
オン注入を実施する段階、 前記ゲート電極側壁にスペーサを形成する段階、 前記第１及び第２不純物型トランジスタ領域に各々Ｐ型
不純物又はＮ型不純物により高濃度イオン注入を実施す
る段階がさらに備えられることを特徴とする請求項１に
記載のＣＭＯＳ型半導体装置形成方法。 - 【請求項１５】 素子分離が形成された基板の少なくと
も第１及び第２不純物型トランジスタ領域に第１ゲート
絶縁膜と第１金属含有膜を順次にスタックする段階、 前記第１金属含有膜に対する選択的異方性エッチングを
実施して前記第２不純物型トランジスタ領域の前記第１
ゲート絶縁膜を露出させる段階、 前記第２不純物型トランジスタ領域の前記第１ゲート絶
縁膜を除去する段階、 前記第１ゲート絶縁膜が除去された前記第２不純物型ト
ランジスタ領域に基板を選択的に熱酸化させて第２ゲー
ト絶縁膜を形成する段階、 前記第２ゲート絶縁膜が形成された基板全面に第２金属
含有膜をスタックする段階、 前記第２金属含有膜上にフォトレジストパターンを形成
して、前記第２金属含有膜と前記第１金属含有膜をエッ
チングして前記第１不純物型トランジスタ領域に第１ゲ
ート電極を、前記第２不純物型トランジスタ領域に第２
ゲート電極を形成する段階を備えて行われるＣＭＯＳ型
半導体装置形成方法。 - 【請求項１６】 素子分離が形成された基板の少なくと
も第１及び第２不純物型トランジスタ領域に第１ゲート
絶縁膜と第１金属含有膜を順次にスタックする段階、 前記第１金属含有膜に対する選択的異方性エッチングを
実施して前記第２不純物型トランジスタ領域の前記第１
ゲート絶縁膜を露出させる段階、 前記第２不純物型トランジスタ領域の前記第１ゲート絶
縁膜を除去する段階、 前記第１ゲート絶縁膜が除去された基板全面に第２ゲー
ト絶縁膜と第２金属含有膜を形成する段階、 前記第２不純物型トランジスタ領域をフォトレジストパ
ターンエッチングマスクで保護しながら、前記金属含有
膜と前記第２ゲート絶縁膜を除去する段階、 フォトレジストでゲート電極パターンを形成して前記第
１及び第２金属含有膜をエッチングして前記第１不純物
型トランジスタ領域に第１ゲート電極を形成し、前記第
２不純物型トランジスタ領域に第２ゲート電極を形成す
る段階を備えて行われるＣＭＯＳ型半導体装置形成方
法。
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