JP2006049895A - 半導体デバイス、半導体チップ及び半導体デバイス製造方法 - Google Patents

Abstract

【課題】
＜100＞方向に設定されたトランジスタを備える半導体・オン・インシュレータデバイスを提供する。
【解決手段】
半導体・オン・インシュレータデバイスは、絶縁層４０上に位置する結晶方位が＜100＞のシリコン活性層３０ａ〜３０ｄを含む。絶縁層４０は、結晶方位が＜110＞の基板１０上に位置している。シリコン活性層３０ａ〜３０ｃ上には、＜100＞方向に設定されたトランジスタ１６，１８が形成される。
【選択図】 図３

Description

本発明は、半導体集積回路に関し、より詳細には、＜100＞方向に設定されたトランジスタを備えるシリコン・オン・インシュレータに関するものである。

長手方向の応力の付与、つまり、電流が流れる方向にかかる応力は、ＮＭＯＳおよびＰＭＯＳトランジスタにおける電子と正孔の移動度をそれぞれ改善する。従来の（001）面のバルクシリコン基板を用い、ソース−ドレイン方向が＜110＞方向のトランジスタを形成した上で、長手方向の応力を与えると、電子と正孔に対してそれぞれ異なった作用がもたらされる。つまり、長手方向の応力がかかると、電子の移動度が上がる一方で正孔の移動度は下がる、または電子の移動度が下がる一方で正孔の移動度は上がる。
特開平０８−０８８１７３号公報

本発明の目的は、＜100＞方向に設定されたトランジスタを備えるシリコン・オン・インシュレータを提供することにある。

すなわち、本発明は、絶縁層、前記絶縁層の第１の側面上に位置し、第１の結晶方位を有するシリコン活性領域、および、前記絶縁層の第２の側面上に位置し、前記第１の結晶方位からずれている第２の結晶方位を有する基板を含む半導体デバイスに関する。

前記第１の結晶方位が＜100＞方向であり、前記第２の結晶方位が前記第１の結晶方位と平行な＜110＞方向であることが好ましい。

前記シリコン活性領域および前記基板が（001）面の上面を備えることが好ましい。

前記シリコン活性領域が引っ張り歪みを有することが好ましい。

前記シリコン活性領域が、実質的に前記＜100＞の結晶方位に沿った引っ張り歪みを有することが好ましい。

前記シリコン活性領域上に形成され、歪みがかけられたチャネル領域を備える第１の導電型の第１のトランジスタをさらに含むことが好ましい。

前記歪みがかけられたチャネル領域が、ソース−ドレイン方向の引っ張り歪みを有することが好ましい。

前記第１のトランジスタ上に形成され、約２００ＭＰａ〜２ＧＰａの応力を有する応力膜をさらに含むことが好ましい。

前記シリコン活性領域の厚さが２０〜２０００オングストロームであることが好ましい。

前記シリコン活性領域が、面取りされたコーナーまたは丸みのあるコーナーを備えることが好ましい。

また、本発明は、絶縁層上に位置し、（001）面の上面を有すると共に結晶方位が＜100＞である第１および第２のシリコン活性領域、ならびに、前記絶縁層下に位置し、結晶方位が＜110＞である基板を含み、前記シリコン活性領域の前記＜100＞の方向が、前記基板の前記＜110＞の方向と実質的に平行である半導体チップに関する。

前記第１のシリコン活性領域上に形成される第１のＮチャネルトランジスタ、および前記第２のシリコン活性領域上に形成される第１のＰチャネルトランジスタをさらに含むことが好ましい。

前記第１のＮチャネルトランジスタおよび前記第１のＰチャネルトランジスタが、歪みがかけられたチャネル領域をそれぞれ有することが好ましい。

前記基板が、（001）面の上面を有するシリコン基板であることが好ましい。

前記シリコン活性領域の厚さが２０〜３００オングストロームであることが好ましい。

前記第１のＮチャネルトランジスタおよび前記第１のＰチャネルトランジスタが、メサ分離法または浅いトレンチ分離法によって分離されることが好ましい。

また、本発明は、絶縁層上に位置し、（001）面の上面を有すると共に結晶方位が＜100＞である複数のシリコン活性領域を含んだ半導体構造を準備する工程、前記絶縁層下に位置し、結晶方位が前記シリコン活性領域の前記＜100＞の方向と実質的に平行な＜110＞である基板を準備する工程、前記シリコン活性領域のうちの少なくとも１つの上にゲートスタックを形成する工程、前記ゲートスタックの隣の相反する側にソースおよびドレイン領域を形成して、ソース−ドレイン方向が前記シリコン活性領域の前記＜100＞の結晶方位と実質的に一致するトランジスタを形成する工程、ならびに、少なくとも１つの前記トランジスタ上方に応力膜を形成する工程を含む半導体デバイス製造方法に関する。

前記応力膜上方に保護層を形成する工程、前記保護層中にコンタクトホールを形成する工程、および、前記トランジスタとの電気的なコンタクトを形成すべく前記コンタクトホールを導電材料で充填する工程をさらに含むことが好ましい。

前記シリコン活性領域の厚さが２０〜５００オングストロームであることが好ましい。

前記シリコン活性領域どうしが、メサ分離法または浅いトレンチ分離法によって互いに分離されることが好ましい。

本発明によれば、シリコン・オン・インシュレータ上に形成されるトランジスタのチャネル方向を特定の方向に設定したため、応力が加えられる際に、一方のタイプのキャリア移動度がもう一方のタイプのキャリア移動度の向上によってその相当分だけ低下するといった現象が低減される上に、円滑なダイシングも可能となる。

以下の開示では、各種実施形態のそれぞれ異なる特徴を紹介する目的で、多くの異なる形態を挙げているということが理解されなければならない。後述する特定の構成要素や配置の例は、本発明の説明を簡単化するために記載されたものである。もちろん、これらは単なる例示であって、何らの限定をするものではない。さらに、本明細書では、符号および／または用語を異なる実施形態間で繰り返し用いていることがある。ただし、このような繰り返しは、本発明の説明を簡単および明確にするために行うものであって、これによって上述した各実施形態および／または構成どうしの関係が決められることはない。また、第１の構造物が第２の構造物の上または上方に位置するという後述の構成には、第１および第２の構造物が直に接触して形成される形態が含まれていても、第１および第２の構造物が直に接触せずに第１および第２の構造物の間に更なる構造物が形成される形態が含まれていてもよい。

相補型金属酸化膜半導体（ＣＭＯＳ）の製造プロセスでは、従来より、Ｎ型（ＮＭＯＳ）およびＰ型（ＰＭＯＳ）デバイスを作製する出発材料として、結晶方位が（001）面のバルクシリコン基板が用いられている。かかる従来の基板において、形成されるトランジスタは、ソース−ドレイン方向、つまり、チャネル方向が、＜110＞に設定されている。ここで、＜110＞という記述は、例えば[110]方向や[−110]方向を含んだ、＜110＞の全ての等価な方向を表わすものである。本明細書では、結晶学において通常用いられる結晶方位および結晶面の表現を用いる。[110]および[−110]方向は、（110）および（−110）結晶面にそれぞれ垂直である。ちなみに、（110）および（−110）結晶面は、劈開が非常に容易なシリコン結晶面である。

図１を参照されたい。本発明の１実施形態に用いられるシリコン・オン・インシュレータ基板1００が示されている。このシリコン・オン・インシュレータ基板１００は、表面が（001）面のシリコン層３０を含んでいる。本実施形態ではシリコン層３０を例として用いるが、例えばシリコンゲルマニウム層、多層膜、ダイヤモンド、ガリウム、および／もしくはヒ素などといったその他の材料を、シリコン層３０に代えて用いる、または加えて用いてもよいことは言うまでもない。このうちの多層膜は、例として、シリコンゲルマニウム層とシリコン層とからなるものとすることができる。

シリコン層３０は絶縁層４０上に位置する。絶縁層４０は、一般に、任意の誘電材料、金属間誘電材料、または、例えば酸化シリコン、窒化シリコン、炭素もしくは酸化アルミニウム（サファイア）である絶縁材料を含んでなるものであり得る。これらの誘電材料の誘電率は各種の値であってよく、１実施形態における誘電率は約４．５未満である。絶縁材料の厚さは、１００〜２０００オングストロームとすることができる。また、絶縁層４０は、例えば酸化アルミニウムを酸化シリコン上に堆積したスタック、または窒化シリコンを酸化シリコン上に堆積したスタック、といった誘電材料どうしを組み合せたスタックを含む複合層であってもよい。さらに、絶縁層４０は、無定形状態、多結晶状態、または単結晶状態であり得る。

絶縁層４０は、シリコン基板であり得る基板１０上に位置する。該基板１０にはその他のタイプの半導体基板を用いることも可能である。ミラー指数を表すマーク１１および３１により示されるように、本実施形態におけるシリコン基板１０は、＜110＞と等価な方向のうちの１つの方向にノッチ１４が形成された従来のシリコン基板である。一方、シリコン層３０は、ノッチ１４の結晶方位＜100＞の方向（図１において下向きの方向）に形成されている。基板１０の[110]方向は、シリコン層３０の[100]方向と（例えば±１０度の範囲内で）実質的に平行となっている。

シリコン層３０上に形成される第１のトランジスタ１６は、ソース−ドレイン方向が結晶方位[010]に設定され、シリコン層３０の他の位置に形成される第２のトランジスタ１８は、ソース−ドレインへ方向が結晶方位 [100]に設定される。すなわち、第１および第２のトランジスタ１６，１８のソース−ドレイン方向は、＜100＞の等価な方向のうちの１つの方向に設定される。第１および第２のトランジスタ１６，１８は、共にＮＭＯＳトランジスタもしくはＰＭＯＳトランジスタであるか、またはそれぞれ異なるタイプのトランジスタであり得る。トランジスタ１６，１８を＜100＞の等価な方向に設定することによって、応力が加えられた時に、一方のタイプのキャリア移動度がもう一方のタイプのキャリア移動度の向上によってその相当分だけ低下するといった現象は低減される。

次に、図２を参照する。（図１の）シリコン層３０は途中まで加工されて、能動素子またはトランジスタが作り込まれることとなる活性領域３０ａ〜ｄが形成されている。シリコン活性領域３０ａ〜ｄは、結晶面が（001）である上面を有している。活性領域３０ａ〜ｄは、例えばプラズマエッチングでシリコン層３０に対し溝形成を行うことによって形成されるものであり得る。平面３４は、ダイ１２ａ，１２ｂが分割またはカットされる部位を示すものである。ダイ１２ａ，１２ｂを分ける平面３４は、基板１０の｛110｝面または等価な面（例えば劈開面）に平行であるため、基板のダイシングが円滑に行われることになる。平面３４は、各活性領域３０ａ〜ｄを横切らないので、それらの｛100｝の等価な面のうち１つと平行となっていなくてもさほど問題はない。

次に、図３を参照する。第１および第２のトランジスタ１６，１８のゲート電極１６ｇ，１８ｇ、ソース領域１６ｓ，１８ｓおよびドレイン領域１６ｄ，１８ｄが示されている。シリコン活性領域のうちの１つ３０ａに形成された第１のトランジスタ１６は、そのソース−ドレイン方向がシリコン層３０の[010]方向と平行になっている。また、活性領域３０ｂに形成された第２のトランジスタ１８は、そのソース−ドレイン方向がシリコン層３０の[100]方向と平行になっている。シリコン活性領域３０ａ，３０ｂに、例えば機械的に、歪みを与えてもよい。かかる歪みは、引っ張り歪みまたはその他の歪みであり得る。一部実施形態では、トランジスタ１６，１８の一部分、例えば、チャネル領域だけを歪ませることもできる。なお、図３におけるゲート電極１６ｇ，１８ｇは、説明の目的で表示するだけであるので、活性領域上のみに位置するよう示されているが、実際のデバイスにおいて、ゲート電極は活性領域を越えて延伸していてもよい。

数多くの異なるタイプおよび構成の回路素子が、本発明を適用することにより有利な効果を得ることができる。そのような素子の例を挙げれば、図４ａにおける活性領域３０ａ，３０ｂ間の溝３６が、トランジスタ１６，１８の作製前に充填される（例えばメサ分離法を用いる）ものがある。他の例では、図４ｂにおける活性領域３０ａ，３０ｂ間の溝３６が、トランジスタ１６，１８の作製に先立って溝充填用誘電体６０で充填される（例えば浅いトレンチ分離法を用いる）ものがある。後述する例では、溝充填用誘電体６０に、化学気相堆積で形成される酸化シリコンを用いることができる。また、溝充填用誘電体６０は、高密度プラズマ（HDP）堆積により堆積された酸化シリコンであってもよい。

図４ａおよび４ｂの両方に示されるように、シリコン活性領域３０ａ，３０ｂの厚さｔ_si２００は、２０〜２０００オングストロームとすることができ、本実施形態では３００オングストローム未満である。通常、シリコン活性領域３０ａ，３０ｂは、互いに同じ厚さでなくてもよいこととなっている。シリコン活性領域の断面図（例えば図４）は、単に説明を目的としたものであることが理解されなければならない。例えば、シリコン活性領域３０ａ，３０ｂのコーナーは、尖っていなくてもよく、面取りされた、または１０〜５００オングストロームの曲率半径で丸みがつけられたものであってもよい。

更なる一連の例を説明するために、図５ａを参照する。断面図であるので、シリコン・オン・インシュレータ基板１００の中心から（図１の）ノッチ１４に引かれるラインは、この図内には示されない。シリコン層３０の結晶方位[010]と、シリコン基板１０の結晶方位[110]とは、（例えば、±１０度の範囲内で）実質的に平行となっている。シリコン・オン・インシュレータ基板１００は、ウェハ貼り合わせおよびウェハ分割技術などによって形成されるものであり得る。

次に、図５ｂを参照する。溝３６がシリコン層３０（図５ａ）に形成されて、活性領域３０ａ，３０ｂが規定されている。この溝３６は、パターン化されたマスクを形成して、シリコン層３０における活性領域３０ａ，３０ｂが形成されることとなる部分を覆ってから、シリコン層３０の露出部分をエッチングすることによって形成することができる。エッチングは、例えばプラズマエッチングプロセスを用いることができる。メサ分離法を用いる場合、溝３６は、トランジスタの形成前には充填されない。一方、浅いトレンチ分離法（STI）を用いる場合、トレンチ３６は、化学気相堆積などのプロセスにより、例えば酸化シリコンである溝充填用材料（図５ｃの６０）で充填されることとなる。その結果できた構造を平坦化した後、パターン化されたマスクを除去することによって、図５ｃに示すごとくの構造が形成される。

次に、図５ｄを参照する。ゲートスタック１７が活性領域３０ａ上に形成されている。このゲートスタック１７は、ゲート誘電体１６ｃとこの上に位置するゲート電極１６ｅとを含む。ゲート誘電体１６ｃは、当該分野で用いられている周知の任意のゲート誘電体形成プロセス（例えば、熱酸化、窒化、スパッタ堆積、または化学気相堆積）によって、活性領域３０ａ上に形成することができる。誘電体１６ｃの物理的な厚さは、５〜１００オングストロームであり得る。誘電体１６ｃには、例えば酸化シリコン、酸窒化シリコン、高誘電率（high-k）ゲート誘電体、またはこれらの組合せである従来のゲート誘電体を用いることができる。このうち、high-k誘電体は、誘電率が８以上であり、かつ、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化ハフニウム（ＨｆＯ₂）、酸窒化ハフニウム（ＨｆＯＮ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ₄）、酸化ジルコニウム（ＺｒＯ₂）、酸窒化ジルコニウム（ＺｒＯＮ）、ジルコニウムシリケート（ＺｒＳｉＯ₄）、酸化イットリウム（Ｙ₂Ｏ₃）、酸化ランタン（Ｌａ₂Ｏ₃）、酸化セリウム（ＣｅＯ₂）、酸化チタン（ＴｉＯ₂）、酸化タンタル（Ｔａ₂Ｏ₅）またはこれらの組合せからなる群より選ばれたものであり得る。１実施形態において、high-k誘電体は酸化ハフニウムである。誘電体１６ｃの酸化シリコン等価換算膜厚（EOT）は５オングストローム以上とすることができ、本実施形態では２０オングストローム以上である。また、誘電体１６ｃの物理的厚さは５オングストローム以上とすることができ、本実施形態においては４０オングストローム以上である。

そして、誘電体１６ｃ上にゲート電極１６ｅの材料が堆積され得る。このゲート電極１６ｅの材料には、従来の多結晶シリコン、多結晶シリコンゲルマニウム、金属、金属シリサイド、金属窒化物、導電性金属酸化物が含まれる。１実施形態において、電極１６ｅは多結晶シリコンを含んでなる。金属、例えばモリブデン、タングステン、チタン、タンタル、白金、およびハフニウムなどを、電極１６ｅの一部分として用いることも可能である。金属窒化物には、窒化モリブデン、窒化タングステン、窒化チタン、窒化タンタルが含まれるが、これらに限定されることはない。金属シリサイドには、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、白金シリサイド、エルビウムシリサイドが含まれるが、これらに限定されることはない。また、導電性金属酸化物には、酸化ルテニウム、酸化インジウムスズが含まれるが、これらに限定されることはない。

ゲート電極の材料は、例えば化学気相堆積などといった従来の技術によって堆積される。また、ゲート電極１６ｅは、シリコンおよび金属を堆積してから、アニールを行って金属シリサイドゲート電極材料を形成することにより形成されたものであってもよい。そして、堆積およびフォトリソグラフィ技術を用い、このゲート電極材料上に、パターン化されたゲートマスクを形成する。このゲートマスクには、一般に使用されているマスク材料、例えば酸化シリコン、酸窒化シリコンおよび窒化シリコンなどを用いることができるが、これらだけに限定されることはない。続いて、このゲート電極材料をプラズマエッチングプロセスによりエッチングすることにより、ゲート電極１６ｅが形成される。通常、ゲート電極１６ｅに覆われていない部分のゲート誘電材料は、エッチングにより除去される。

次に、図５ｅを参照する。この段階で、ソースおよびドレインの拡張部のイオン注入を行ってもよい。そして、例えばスペーサ誘電体（例として窒化シリコン）を堆積してから、異方性エッチングを行うことによって、スペーサ７２が形成される。なお、スペーサ７２の誘電体が、実際には、例えば窒化シリコンが酸化シリコン上に形成されてなるような、異なる誘電体からなる多層膜を含んでいてもよいことは言うまでもない。この後に、第２の、より深いソースおよびドレイン用イオン注入を行うこともできる。

次に、図５ｆを参照する。トランジスタ１６のソース１６ｓ、ドレイン１６ｄおよびゲート電極１６ｅの抵抗は、例えば自己整合的シリサイド（サリサイド）プロセスまたはその他の金属堆積プロセスを用いて、ソース／ドレイン領域にシリサイド７６を形成させることによって低減されることとなる。シリサイド化プロセスに先立ち、基板においてシリサイド化しない部分（例えば抵抗が高く保たれる必要のある活性領域）を例えば酸化物からなるマスクで覆ってもよい。例として、シリサイド化プロセスによりトランジスタのゲート電極１６ｅ、ソース領域１６ｓおよびドレイン領域１６ｄ上にシリサイドを形成する間、酸化物マスクで活性領域を覆っておくことができる。

次に、図５ｇを参照する。高応力膜８０を堆積した後に、保護層８２が堆積される。高応力膜８０は、プラズマ化学気相堆積によって堆積された窒化シリコンまたは酸窒化シリコン膜とすることができる。本実施形態では、高応力膜８０は、ＮＭＯＳおよびＰＭＯＳトランジスタ上方に堆積される。高応力膜８０は、２００ＭＰａ〜２ＧＰａの応力を備える。活性領域（図５ｆの３０ａ，３０ｂ）の厚さが薄いほど、トランジスタのチャネル領域にかかる応力は結果として大きくなる。また、チャネル領域にかかる応力は、ゲート（図３のゲート電極１６ｇ）の長さが短くなった場合にも大きくなる。

次に、図５ｈを参照する。保護層８２を貫通し、エッチストップ層で止まるように、コンタクトホールがエッチングされ得る。引き続いて、コンタクトホールに導電材料を充填して、トランジスタとの導電コンタクト８４が形成される。

本明細書においては特定の実施形態について詳細な説明を行ったが、本発明は、これによってその範囲が制限されることはないばかりか、添付の特許請求の範囲の精神および文言に包含される全ての変更、修正および均等物をも含むものである。したがって、本明細書および図面は、制限的な意味としてよりも、説明のためのものとして解されるべきである。

基板上の絶縁層に形成されるシリコン層を説明するための分解立体図である。 シリコン層とシリコン基板の方位が示されたシリコン・オン・インシュレータチップの三次元斜視図である。 本発明の１実施形態によるトランジスタの配置を示す、図２のシリコン・オン・インシュレータチップの立体斜視図である。 活性領域のメサ分離を説明する図３の断面図である。 活性領域の浅いトレンチ分離を説明する図３の断面図である。 本発明の１実施形態による図３のシリコン・オン・インシュレータを製造する方法を説明するための図である。 本発明の１実施形態による図３のシリコン・オン・インシュレータを製造する方法を説明するための図である。 本発明の１実施形態による図３のシリコン・オン・インシュレータを製造する方法を説明するための図である。 本発明の１実施形態による図３のシリコン・オン・インシュレータを製造する方法を説明するための図である。 本発明の１実施形態による図３のシリコン・オン・インシュレータを製造する方法を説明するための図である。 本発明の１実施形態による図３のシリコン・オン・インシュレータを製造する方法を説明するための図である。 本発明の１実施形態による図３のシリコン・オン・インシュレータを製造する方法を説明するための図である。 本発明の１実施形態による図３のシリコン・オン・インシュレータを製造する方法を説明するための図である。

符号の説明

１０ 基板
１１ マーク
１２ａ，１２ｂ チップ
１４ ノッチ
１６ｃ ゲート誘電体
１６ｄ ドレイン領域
１６ｅ ゲート電極
１６ｇ ゲート電極
１６ｓ ソース領域
１７ ゲートスタック
１８ｄ ドレイン領域
１８ｇ ゲート電極
１８ｓ ソース領域
３０ シリコン層
３０ａ〜３０ｄ 活性領域
３１ マーク
３４ 平面
３６ 溝
４０ 絶縁層
６０ 溝充填用誘電体
７２ スペーサ
７６ シリサイド
８０ 高応力膜
８２ 保護層
８４ コンタクト
１００ シリコン・オン・インシュレータ（ＳＯＩ）基板

Claims (20)

1. 絶縁層、
   前記絶縁層の第１の側面上に位置し、第１の結晶方位を有するシリコン活性領域、および、
   前記絶縁層の第２の側面上に位置し、前記第１の結晶方位からずれている第２の結晶方位を有する基板
   を含む半導体デバイス。
2. 前記第１の結晶方位が＜100＞方向であり、前記第２の結晶方位が前記第１の結晶方位と平行な＜110＞方向であることを特徴とする請求項１記載の半導体デバイス。
3. 前記シリコン活性領域および前記基板が（001）面の上面を備える請求項１記載の半導体デバイス。
4. 前記シリコン活性領域が引っ張り歪みを有する請求項１記載の半導体デバイス。
5. 前記シリコン活性領域が、実質的に前記＜100＞の結晶方位に沿った引っ張り歪みを有する請求項２記載の半導体デバイス。
6. 前記シリコン活性領域上に形成され、歪みがかけられたチャネル領域を備える第１の導電型の第１のトランジスタをさらに含む請求項１記載の半導体デバイス。
7. 前記歪みがかけられたチャネル領域が、ソース−ドレイン方向の引っ張り歪みを有する請求項６記載の半導体デバイス。
8. 前記第１のトランジスタ上に形成され、約２００ＭＰａ〜２ＧＰａの応力を有する応力膜をさらに含む請求項４記載の半導体デバイス。
9. 前記シリコン活性領域の厚さが２０〜２０００オングストロームである請求項７記載の半導体デバイス。
10. 前記シリコン活性領域が、面取りされたコーナーまたは丸みのあるコーナーを備える請求項７記載の半導体デバイス。
11. 絶縁層上に位置し、（001）面の上面を有すると共に結晶方位が＜100＞である第１および第２のシリコン活性領域、ならびに、
    前記絶縁層下に位置し、結晶方位が＜110＞である基板を含み、
    前記シリコン活性領域の前記＜100＞の方向が、前記基板の前記＜110＞の方向と実質的に平行である半導体チップ。
12. 前記第１のシリコン活性領域上に形成される第１のＮチャネルトランジスタ、および前記第２のシリコン活性領域上に形成される第１のＰチャネルトランジスタをさらに含む請求項１１記載の半導体チップ。
13. 前記第１のＮチャネルトランジスタおよび前記第１のＰチャネルトランジスタが、歪みがかけられたチャネル領域をそれぞれ有する請求項１２記載の半導体チップ。
14. 前記基板が、（001）面の上面を有するシリコン基板である請求項１３記載の半導体チップ。
15. 前記シリコン活性領域の厚さが２０〜３００オングストロームである請求項１１記載の半導体チップ。
16. 前記第１のＮチャネルトランジスタおよび前記第１のＰチャネルトランジスタが、メサ分離法または浅いトレンチ分離法によって分離される請求項１１記載の半導体チップ。
17. 絶縁層上に位置し、（001）面の上面を有すると共に結晶方位が＜100＞である複数のシリコン活性領域を含んだ半導体構造を準備する工程、
    前記絶縁層下に位置し、結晶方位が前記シリコン活性領域の前記＜100＞の方向と実質的に平行な＜110＞である基板を準備する工程、
    前記シリコン活性領域のうちの少なくとも１つの上にゲートスタックを形成する工程、
    前記ゲートスタックの隣の相反する側にソースおよびドレイン領域を形成して、ソース−ドレイン方向が前記シリコン活性領域の前記＜100＞の結晶方位と実質的に一致するトランジスタを形成する工程、ならびに、
    少なくとも１つの前記トランジスタ上方に応力膜を形成する工程
    を含む半導体デバイス製造方法。
18. 前記応力膜上方に保護層を形成する工程、
    前記保護層中にコンタクトホールを形成する工程、および、
    前記トランジスタとの電気的なコンタクトを形成すべく前記コンタクトホールを導電材料で充填する工程
    をさらに含む請求項１７記載の半導体デバイス製造方法。
19. 前記シリコン活性領域の厚さが２０〜５００オングストロームである請求項１７記載の半導体デバイス製造方法。
20. 前記シリコン活性領域どうしが、メサ分離法または浅いトレンチ分離法によって互いに分離される請求項１７記載の半導体デバイス製造方法。