JP2002134374A - 半導体ウェハ、その製造方法およびその製造装置 - Google Patents
半導体ウェハ、その製造方法およびその製造装置Info
- Publication number
- JP2002134374A JP2002134374A JP2000325368A JP2000325368A JP2002134374A JP 2002134374 A JP2002134374 A JP 2002134374A JP 2000325368 A JP2000325368 A JP 2000325368A JP 2000325368 A JP2000325368 A JP 2000325368A JP 2002134374 A JP2002134374 A JP 2002134374A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- semiconductor wafer
- semiconductor
- crystal orientation
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 258
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 235000012431 wafers Nutrition 0.000 claims abstract description 516
- 239000013078 crystal Substances 0.000 claims abstract description 141
- 239000000758 substrate Substances 0.000 claims abstract description 118
- 230000015572 biosynthetic process Effects 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 18
- 230000007547 defect Effects 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- -1 hydrogen ions Chemical class 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 238000003776 cleavage reaction Methods 0.000 description 18
- 230000007017 scission Effects 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910021426 porous silicon Inorganic materials 0.000 description 7
- 238000011161 development Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 支持基板側ウェハとデバイス形成側ウェハと
で結晶方位がずれた半導体ウェハであって、ノッチやオ
リエンテーションフラットの付される結晶方位が異なる
２種類のウェハを用意しなくてもよいものを提供する。 【解決手段】 同じ結晶方位＜１１０＞にノッチやオリ
エンテーションフラットが付された２枚の半導体ウェハ
の一方を支持基板側ウェハ１とし、他方をデバイス形成
側ウェハとして、ノッチやオリエンテーションフラット
同士が互いにずれた状態で（例えばデバイス形成側ウェ
ハの結晶方位＜１００＞と支持基板側ウェハ１の結晶方
位＜１１０＞とが同方向となるように）両ウェハを貼り
合わせる。そしてデバイス形成側ウェハを分割してＳＯ
Ｉ層３とし、ＳＯＩ層３にＭＯＳトランジスタＴＲ１等
を形成する。
で結晶方位がずれた半導体ウェハであって、ノッチやオ
リエンテーションフラットの付される結晶方位が異なる
２種類のウェハを用意しなくてもよいものを提供する。 【解決手段】 同じ結晶方位＜１１０＞にノッチやオリ
エンテーションフラットが付された２枚の半導体ウェハ
の一方を支持基板側ウェハ１とし、他方をデバイス形成
側ウェハとして、ノッチやオリエンテーションフラット
同士が互いにずれた状態で（例えばデバイス形成側ウェ
ハの結晶方位＜１００＞と支持基板側ウェハ１の結晶方
位＜１１０＞とが同方向となるように）両ウェハを貼り
合わせる。そしてデバイス形成側ウェハを分割してＳＯ
Ｉ層３とし、ＳＯＩ層３にＭＯＳトランジスタＴＲ１等
を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、集積回路などが
その表面に形成される半導体ウェハに関する。
その表面に形成される半導体ウェハに関する。
【０００２】
【従来の技術】ＳＯＩ（Silicon On Insulator）ウェハ
を、支持基板側ウェハとＳＯＩ層用ウェハとを貼り合わ
せて製造する場合、SMART CUT法やELTRAN法などが用い
られる（SMART CUT法については例えば“SMART CUT:A P
ROMISING NEW SOI MATERIAL TECHNOLOGY”M.BRUEL et a
l.,Proceedings 1995 IEEE International SOI Confere
nce,Oct.1995,pp.178-179を、ELTRAN法については例え
ば“HIGH-QUALITY EPITAXIAL LAYER TRANSFER(ELTRAN)
BY BOND AND ETCH-BACK OF POROUS Si ”N.Sato et a
l.,Proceedings 1995 IEEE International SOI Confere
nce,Oct.1995,pp.176-177 や“Water Jet Splitting of
Thin Porous Si for ELTRAN”K.Ohmi et al.,Extended
Abstracts of the 1999 International Conference on
Solid StateDevices and Materials,Tokyo,1999,pp.35
4-355を、それぞれ参照）。
を、支持基板側ウェハとＳＯＩ層用ウェハとを貼り合わ
せて製造する場合、SMART CUT法やELTRAN法などが用い
られる（SMART CUT法については例えば“SMART CUT:A P
ROMISING NEW SOI MATERIAL TECHNOLOGY”M.BRUEL et a
l.,Proceedings 1995 IEEE International SOI Confere
nce,Oct.1995,pp.178-179を、ELTRAN法については例え
ば“HIGH-QUALITY EPITAXIAL LAYER TRANSFER(ELTRAN)
BY BOND AND ETCH-BACK OF POROUS Si ”N.Sato et a
l.,Proceedings 1995 IEEE International SOI Confere
nce,Oct.1995,pp.176-177 や“Water Jet Splitting of
Thin Porous Si for ELTRAN”K.Ohmi et al.,Extended
Abstracts of the 1999 International Conference on
Solid StateDevices and Materials,Tokyo,1999,pp.35
4-355を、それぞれ参照）。
【０００３】さて、図１７は従来のＳＯＩウェハの一例
を示す図である。なお、このＳＯＩウェハ４００は（１
００）面が主表面となる（１００）ウェハである。また
図１８は、図１７中の切断線Ｗ−Ｗにおける断面を示し
た図である。
を示す図である。なお、このＳＯＩウェハ４００は（１
００）面が主表面となる（１００）ウェハである。また
図１８は、図１７中の切断線Ｗ−Ｗにおける断面を示し
た図である。
【０００４】図１７および図１８に示すようにこのＳＯ
Ｉウェハ４００においては、例えばシリコン基板からな
る支持基板側ウェハ１の一主表面に酸化膜層２が形成さ
れ、酸化膜層２の上面にＳＯＩ層３が形成されている。
このＳＯＩ層３および酸化膜層２は、主表面に酸化膜が
形成されたＳＯＩ層用ウェハが支持基板側ウェハ１に貼
り合わされた後、その一部が除去されたことによって形
成されたものである。なお、ＳＯＩ層３と酸化膜層２と
はほぼ同じ径となるが、製法によっては両者の径が若干
異なることもある。
Ｉウェハ４００においては、例えばシリコン基板からな
る支持基板側ウェハ１の一主表面に酸化膜層２が形成さ
れ、酸化膜層２の上面にＳＯＩ層３が形成されている。
このＳＯＩ層３および酸化膜層２は、主表面に酸化膜が
形成されたＳＯＩ層用ウェハが支持基板側ウェハ１に貼
り合わされた後、その一部が除去されたことによって形
成されたものである。なお、ＳＯＩ層３と酸化膜層２と
はほぼ同じ径となるが、製法によっては両者の径が若干
異なることもある。
【０００５】そして、ＳＯＩ層３には、ＭＯＳ（Metal
Oxide Semiconductor）トランジスタＴＲ１，ＴＲ２等
のデバイス、およびそれらデバイス間を接続する配線な
どを含む半導体装置が形成される。なお、支持基板側ウ
ェハ１およびＳＯＩ層３にはそれぞれ、結晶方位＜１１
０＞の方向にノッチ１ａ，３ａが形成されている。ま
た、図１７ではウェハ面内の結晶方位＜１００＞および
＜１１０＞をも合わせて表示している。
Oxide Semiconductor）トランジスタＴＲ１，ＴＲ２等
のデバイス、およびそれらデバイス間を接続する配線な
どを含む半導体装置が形成される。なお、支持基板側ウ
ェハ１およびＳＯＩ層３にはそれぞれ、結晶方位＜１１
０＞の方向にノッチ１ａ，３ａが形成されている。ま
た、図１７ではウェハ面内の結晶方位＜１００＞および
＜１１０＞をも合わせて表示している。
【０００６】従来のＳＯＩウェハにおいては、ＭＯＳト
ランジスタのソース／ドレイン間のチャネル方向が結晶
方位＜１１０＞と平行になるように配置されるのが一般
的であった。図１７中のＭＯＳトランジスタＴＲ１，Ｔ
Ｒ２がその一例である。なお、ＭＯＳトランジスタＴＲ
１，ＴＲ２中に示された記号Ｓはソースを、記号Ｄはド
レインを、記号Ｇはゲートを、それぞれ示す。
ランジスタのソース／ドレイン間のチャネル方向が結晶
方位＜１１０＞と平行になるように配置されるのが一般
的であった。図１７中のＭＯＳトランジスタＴＲ１，Ｔ
Ｒ２がその一例である。なお、ＭＯＳトランジスタＴＲ
１，ＴＲ２中に示された記号Ｓはソースを、記号Ｄはド
レインを、記号Ｇはゲートを、それぞれ示す。
【０００７】しかし、チャネル方向を結晶方位＜１００
＞と平行になるよう配置することで、トランジスタ特性
を変化させることができる。具体的には、チャネル方向
を結晶方位＜１００＞と平行に配置することにより、Ｐ
チャネルＭＯＳトランジスタの電流駆動力が１５パーセ
ント程度向上し、さらに、短チャネル効果も小さくなる
ことが分かっている。電流駆動力が向上する理由は、結
晶方位＜１００＞の正孔の移動度の方が結晶方位＜１１
０＞のそれよりも大きいためであり、短チャネル効果が
小さくなる理由は、結晶方位＜１００＞のボロンの拡散
係数の値の方が結晶方位＜１１０＞のそれよりも小さい
ためと考えられている（参照文献：“Effect of <100>
Channel Direction for High Performance SCE Immune
pMOSFETwith Less Than 0.15μｍ Gate Length”H.Saya
ma et al.,IEDM99,pp.657-660）。
＞と平行になるよう配置することで、トランジスタ特性
を変化させることができる。具体的には、チャネル方向
を結晶方位＜１００＞と平行に配置することにより、Ｐ
チャネルＭＯＳトランジスタの電流駆動力が１５パーセ
ント程度向上し、さらに、短チャネル効果も小さくなる
ことが分かっている。電流駆動力が向上する理由は、結
晶方位＜１００＞の正孔の移動度の方が結晶方位＜１１
０＞のそれよりも大きいためであり、短チャネル効果が
小さくなる理由は、結晶方位＜１００＞のボロンの拡散
係数の値の方が結晶方位＜１１０＞のそれよりも小さい
ためと考えられている（参照文献：“Effect of <100>
Channel Direction for High Performance SCE Immune
pMOSFETwith Less Than 0.15μｍ Gate Length”H.Saya
ma et al.,IEDM99,pp.657-660）。
【０００８】
【発明が解決しようとする課題】さて、（１００）ウェ
ハにおいてＭＯＳトランジスタのチャネル方向を結晶方
位＜１００＞と平行に配置する場合、従来の回路パター
ン用マスクや製造装置などを用いて回路形成するために
は、ウェハの方向を４５°または１３５°回転させる必
要がある。この際、従来の製造装置にウェハをそのまま
適用できるように、ノッチやオリエンテーションフラッ
トの方向を結晶方位＜１１０＞から結晶方位＜１００＞
へと変更することが望ましい。
ハにおいてＭＯＳトランジスタのチャネル方向を結晶方
位＜１００＞と平行に配置する場合、従来の回路パター
ン用マスクや製造装置などを用いて回路形成するために
は、ウェハの方向を４５°または１３５°回転させる必
要がある。この際、従来の製造装置にウェハをそのまま
適用できるように、ノッチやオリエンテーションフラッ
トの方向を結晶方位＜１１０＞から結晶方位＜１００＞
へと変更することが望ましい。
【０００９】ところが、ウェハを単に４５°または１３
５°回転させるだけでは、新たなデバイスの開発に支障
をきたすことがある。以下にこのことを説明する。
５°回転させるだけでは、新たなデバイスの開発に支障
をきたすことがある。以下にこのことを説明する。
【００１０】シリコン結晶等のダイアモンド構造を有す
る結晶のウェハでは、その結晶面｛１１０｝または｛１
１１｝が劈開面である。特に（１００）ウェハの場合、
結晶面｛１１０｝が劈開面となる。
る結晶のウェハでは、その結晶面｛１１０｝または｛１
１１｝が劈開面である。特に（１００）ウェハの場合、
結晶面｛１１０｝が劈開面となる。
【００１１】デバイス開発の局面においては、ウェハに
形成されたデバイスの断面構造を電子顕微鏡で観察する
ことが行われるが、その場合、ウェハを劈開することが
多い。劈開面以外の面を露出させようとすると、ウェハ
に対してＦＩＢ（Focused Ion Beam）装置等を用いてエ
ッチングを行う必要があり、手間がかかって開発効率を
下げてしまうからである。
形成されたデバイスの断面構造を電子顕微鏡で観察する
ことが行われるが、その場合、ウェハを劈開することが
多い。劈開面以外の面を露出させようとすると、ウェハ
に対してＦＩＢ（Focused Ion Beam）装置等を用いてエ
ッチングを行う必要があり、手間がかかって開発効率を
下げてしまうからである。
【００１２】さて、（１００）ウェハを単に４５°また
は１３５°回転させて、その表面にチャネル方向が結晶
方位＜１００＞に平行なＭＯＳトランジスタを形成する
と、図１９に示すようになる。図１９においては、結晶
方位＜１００＞の方向にノッチ３０ａが形成されたウェ
ハ３０の（１００）面に、ＭＯＳトランジスタＴＲ３が
形成されている。
は１３５°回転させて、その表面にチャネル方向が結晶
方位＜１００＞に平行なＭＯＳトランジスタを形成する
と、図１９に示すようになる。図１９においては、結晶
方位＜１００＞の方向にノッチ３０ａが形成されたウェ
ハ３０の（１００）面に、ＭＯＳトランジスタＴＲ３が
形成されている。
【００１３】このウェハ３０を劈開した場合、結晶方位
＜１１０＞の方向に劈開面ＣＬが現れる。すると、ＭＯ
ＳトランジスタＴＲ３のチャネル方向を結晶方位＜１０
０＞に平行に配置しているために、チャネルやゲートの
方向に対して斜めに割れたＭＯＳトランジスタＴＲ３の
断面が現れる。そのため、チャネルやゲートの方向に対
して斜めの断面構造を観察することになり、例えばゲー
ト幅の評価等を正確に行うことが難しくなる。
＜１１０＞の方向に劈開面ＣＬが現れる。すると、ＭＯ
ＳトランジスタＴＲ３のチャネル方向を結晶方位＜１０
０＞に平行に配置しているために、チャネルやゲートの
方向に対して斜めに割れたＭＯＳトランジスタＴＲ３の
断面が現れる。そのため、チャネルやゲートの方向に対
して斜めの断面構造を観察することになり、例えばゲー
ト幅の評価等を正確に行うことが難しくなる。
【００１４】また図２０は、メモリ等のセルＣＥをマト
リクス状に配置したメモリセルアレイデバイスＡＲを、
チャネル方向が結晶方位＜１００＞に平行になるように
してウェハ３０に形成した場合の例を示したものであ
る。この場合も、結晶方位＜１１０＞の方向に劈開面Ｃ
Ｌが現れるので、チャネルやゲートの方向に対して斜め
の断面構造を観察することになり、例えば各セルの断面
構造の周期性の評価等を正確に行うことが難しくなる。
リクス状に配置したメモリセルアレイデバイスＡＲを、
チャネル方向が結晶方位＜１００＞に平行になるように
してウェハ３０に形成した場合の例を示したものであ
る。この場合も、結晶方位＜１１０＞の方向に劈開面Ｃ
Ｌが現れるので、チャネルやゲートの方向に対して斜め
の断面構造を観察することになり、例えば各セルの断面
構造の周期性の評価等を正確に行うことが難しくなる。
【００１５】すなわち、ウェハを単に４５°または１３
５°回転させてデバイスを形成するだけでは、所望する
断面構造を劈開により露出させることが困難であり、新
たなデバイスの開発に支障をきたすのである。
５°回転させてデバイスを形成するだけでは、所望する
断面構造を劈開により露出させることが困難であり、新
たなデバイスの開発に支障をきたすのである。
【００１６】そこで、ＳＯＩウェハの場合には、デバイ
ス形成側ウェハたるＳＯＩ層用ウェハだけを４５°回転
させて支持基板側ウェハに貼り付けて製造することが考
えられる。すなわち、図２１に示すように、結晶方位＜
１００＞の方向にノッチ３０ａを有する（１００）ウェ
ハのＳＯＩ層用ウェハ３０を、結晶方位＜１１０＞の方
向にノッチ１ａを有する（１００）ウェハの支持基板側
ウェハ１に貼り合わせて、ＳＯＩウェハ５００を製造す
ればよい。そうすれば、劈開時にはウェハ厚の大部分を
占める支持基板側ウェハ１の劈開面に沿ってウェハを割
ることができ、かつ、チャネル方向が結晶方位＜１００
＞に平行なＭＯＳトランジスタを形成することができ
る。
ス形成側ウェハたるＳＯＩ層用ウェハだけを４５°回転
させて支持基板側ウェハに貼り付けて製造することが考
えられる。すなわち、図２１に示すように、結晶方位＜
１００＞の方向にノッチ３０ａを有する（１００）ウェ
ハのＳＯＩ層用ウェハ３０を、結晶方位＜１１０＞の方
向にノッチ１ａを有する（１００）ウェハの支持基板側
ウェハ１に貼り合わせて、ＳＯＩウェハ５００を製造す
ればよい。そうすれば、劈開時にはウェハ厚の大部分を
占める支持基板側ウェハ１の劈開面に沿ってウェハを割
ることができ、かつ、チャネル方向が結晶方位＜１００
＞に平行なＭＯＳトランジスタを形成することができ
る。
【００１７】ところが、この場合、ＳＯＩ層用ウェハ３
０には結晶方位＜１００＞の方向にノッチ３０ａを設
け、支持基板側ウェハ１には結晶方位＜１１０＞の方向
にノッチ１ａを設けるために、ノッチの方向の違いで２
種類の半導体ウェハを用意する必要がある。そのため、
製造工程が煩雑となる。
０には結晶方位＜１００＞の方向にノッチ３０ａを設
け、支持基板側ウェハ１には結晶方位＜１１０＞の方向
にノッチ１ａを設けるために、ノッチの方向の違いで２
種類の半導体ウェハを用意する必要がある。そのため、
製造工程が煩雑となる。
【００１８】そこで、この発明の課題は、支持基板側ウ
ェハとデバイス形成側ウェハとで結晶方位がずれた半導
体ウェハであって、ノッチやオリエンテーションフラッ
トの付される結晶方位が異なる２種類の半導体ウェハを
用意しなくてもよいものを提供することにある。
ェハとデバイス形成側ウェハとで結晶方位がずれた半導
体ウェハであって、ノッチやオリエンテーションフラッ
トの付される結晶方位が異なる２種類の半導体ウェハを
用意しなくてもよいものを提供することにある。
【００１９】
【課題を解決するための手段】請求項１に記載の発明
は、結晶方位を示す切り欠きである結晶方位表示部が端
部に形成された第１および第２の半導体ウェハを備え、
前記第１および第２の半導体ウェハにおいて前記結晶方
位表示部は同じ結晶方位を示し、前記結晶方位表示部同
士が互いにずれた状態で前記第１および第２の半導体ウ
ェハが貼り合わされた半導体ウェハである。
は、結晶方位を示す切り欠きである結晶方位表示部が端
部に形成された第１および第２の半導体ウェハを備え、
前記第１および第２の半導体ウェハにおいて前記結晶方
位表示部は同じ結晶方位を示し、前記結晶方位表示部同
士が互いにずれた状態で前記第１および第２の半導体ウ
ェハが貼り合わされた半導体ウェハである。
【００２０】請求項２に記載の発明は、請求項１に記載
の半導体ウェハであって、前記第１および第２の半導体
ウェハはともに（１００）面が主表面となる（１００）
ウェハであって、前記結晶方位表示部同士が互いに４５
°または１３５°ずれている半導体ウェハである。
の半導体ウェハであって、前記第１および第２の半導体
ウェハはともに（１００）面が主表面となる（１００）
ウェハであって、前記結晶方位表示部同士が互いに４５
°または１３５°ずれている半導体ウェハである。
【００２１】請求項３に記載の発明は、請求項２に記載
の半導体ウェハであって、前記第１の半導体ウェハは支
持基板側ウェハであり、前記第２の半導体ウェハはデバ
イス形成側ウェハであって、前記デバイス形成側ウェハ
の主表面には、ソース／ドレイン間のチャネル方向が結
晶方位＜１００＞の方向に平行なＭＯＳトランジスタを
含む半導体装置が形成された半導体ウェハである。
の半導体ウェハであって、前記第１の半導体ウェハは支
持基板側ウェハであり、前記第２の半導体ウェハはデバ
イス形成側ウェハであって、前記デバイス形成側ウェハ
の主表面には、ソース／ドレイン間のチャネル方向が結
晶方位＜１００＞の方向に平行なＭＯＳトランジスタを
含む半導体装置が形成された半導体ウェハである。
【００２２】請求項４に記載の発明は、第１の半導体ウ
ェハと、結晶方位を示す切り欠きである結晶方位表示部
が端部に形成された第２の半導体ウェハとを備え、前記
第１の半導体ウェハの主表面の一部が前記第２の半導体
ウェハの結晶方位表示部に露出するように前記第１およ
び第２の半導体ウェハが貼り合わされ、前記第１の半導
体ウェハの主表面の前記一部に印字が付されている半導
体ウェハである。
ェハと、結晶方位を示す切り欠きである結晶方位表示部
が端部に形成された第２の半導体ウェハとを備え、前記
第１の半導体ウェハの主表面の一部が前記第２の半導体
ウェハの結晶方位表示部に露出するように前記第１およ
び第２の半導体ウェハが貼り合わされ、前記第１の半導
体ウェハの主表面の前記一部に印字が付されている半導
体ウェハである。
【００２３】請求項５に記載の発明は、請求項４に記載
の半導体ウェハであって、前記第１の半導体ウェハの端
部にも結晶方位を示す切り欠きである結晶方位表示部が
形成され、前記第１の半導体ウェハの前記結晶方位表示
部と前記第２の半導体ウェハの前記結晶方位表示部との
なす角度が１８０°である半導体ウェハである。
の半導体ウェハであって、前記第１の半導体ウェハの端
部にも結晶方位を示す切り欠きである結晶方位表示部が
形成され、前記第１の半導体ウェハの前記結晶方位表示
部と前記第２の半導体ウェハの前記結晶方位表示部との
なす角度が１８０°である半導体ウェハである。
【００２４】請求項６に記載の発明は、請求項４に記載
の半導体ウェハであって、前記第１の半導体ウェハは支
持基板側ウェハであり、前記第２の半導体ウェハはＳＯ
Ｉ層用ウェハであって、前記支持基板側ウェハおよび前
記ＳＯＩ層用ウェハのうち少なくとも一方の主表面には
絶縁膜が形成された半導体ウェハである。
の半導体ウェハであって、前記第１の半導体ウェハは支
持基板側ウェハであり、前記第２の半導体ウェハはＳＯ
Ｉ層用ウェハであって、前記支持基板側ウェハおよび前
記ＳＯＩ層用ウェハのうち少なくとも一方の主表面には
絶縁膜が形成された半導体ウェハである。
【００２５】請求項７に記載の発明は、ともにバルク構
造である第１および第２の半導体ウェハを備え、結晶方
位が互いにずれた状態で前記第１および第２の半導体ウ
ェハが貼り合わされた半導体ウェハである。
造である第１および第２の半導体ウェハを備え、結晶方
位が互いにずれた状態で前記第１および第２の半導体ウ
ェハが貼り合わされた半導体ウェハである。
【００２６】請求項８に記載の発明は、請求項７に記載
の半導体ウェハであって、前記第１および第２の半導体
ウェハはともに（１００）面が主表面となる（１００）
ウェハであって、前記結晶方位が互いに４５°または１
３５°ずれている半導体ウェハである。
の半導体ウェハであって、前記第１および第２の半導体
ウェハはともに（１００）面が主表面となる（１００）
ウェハであって、前記結晶方位が互いに４５°または１
３５°ずれている半導体ウェハである。
【００２７】請求項９に記載の発明は、請求項８に記載
の半導体ウェハであって、前記第１の半導体ウェハは支
持基板側ウェハであり、前記第２の半導体ウェハはデバ
イス形成側ウェハであって、前記デバイス形成側ウェハ
の主表面には、ソース／ドレイン間のチャネル方向が結
晶方位＜１００＞の方向に平行なＭＯＳトランジスタを
含む半導体装置が形成された半導体ウェハである。
の半導体ウェハであって、前記第１の半導体ウェハは支
持基板側ウェハであり、前記第２の半導体ウェハはデバ
イス形成側ウェハであって、前記デバイス形成側ウェハ
の主表面には、ソース／ドレイン間のチャネル方向が結
晶方位＜１００＞の方向に平行なＭＯＳトランジスタを
含む半導体装置が形成された半導体ウェハである。
【００２８】請求項１０に記載の発明は、請求項７に記
載の半導体ウェハを製造する製造方法であって、半導体
基板の主表面から水素イオンを注入し、前記主表面から
所定の深さの位置に結晶欠陥層を形成することにより前
記第２の半導体ウェハを準備する工程（ａ）と、前記第
１および第２の半導体ウェハの結晶方位が互いにずれた
状態で、前記第２の半導体ウェハの主表面を前記第１の
半導体ウェハの主表面に貼り合わせる工程（ｂ）と、前
記第１および第２の半導体ウェハに熱処理を行って前記
第２の半導体ウェハを前記結晶欠陥層において分割する
工程（ｃ）と、前記第１および第２の半導体ウェハのう
ち前記結晶欠陥層の存在した部分から研磨を行う工程
（ｄ）とを備える半導体ウェハの製造方法である。
載の半導体ウェハを製造する製造方法であって、半導体
基板の主表面から水素イオンを注入し、前記主表面から
所定の深さの位置に結晶欠陥層を形成することにより前
記第２の半導体ウェハを準備する工程（ａ）と、前記第
１および第２の半導体ウェハの結晶方位が互いにずれた
状態で、前記第２の半導体ウェハの主表面を前記第１の
半導体ウェハの主表面に貼り合わせる工程（ｂ）と、前
記第１および第２の半導体ウェハに熱処理を行って前記
第２の半導体ウェハを前記結晶欠陥層において分割する
工程（ｃ）と、前記第１および第２の半導体ウェハのう
ち前記結晶欠陥層の存在した部分から研磨を行う工程
（ｄ）とを備える半導体ウェハの製造方法である。
【００２９】請求項１１に記載の発明は、請求項７に記
載の半導体ウェハを製造する製造方法であって、半導体
基板の主表面に多孔質半導体層および半導体層を形成し
て前記第２の半導体ウェハを準備する工程（ａ）と、前
記第１および第２の半導体ウェハの結晶方位が互いにず
れた状態で、前記第２の半導体ウェハの前記半導体層を
前記第１の半導体ウェハの主表面に貼り合わせる工程
（ｂ）と、前記半導体基板および前記多孔質半導体層を
除去する工程（ｃ）とを備える半導体ウェハの製造方法
である。
載の半導体ウェハを製造する製造方法であって、半導体
基板の主表面に多孔質半導体層および半導体層を形成し
て前記第２の半導体ウェハを準備する工程（ａ）と、前
記第１および第２の半導体ウェハの結晶方位が互いにず
れた状態で、前記第２の半導体ウェハの前記半導体層を
前記第１の半導体ウェハの主表面に貼り合わせる工程
（ｂ）と、前記半導体基板および前記多孔質半導体層を
除去する工程（ｃ）とを備える半導体ウェハの製造方法
である。
【００３０】請求項１２に記載の発明は、請求項１に記
載の半導体ウェハを製造する製造装置であって、前記第
１の半導体ウェハが載置される凹部が形成された支持台
と、前記第１および第２の半導体ウェハを貼り合わせる
際に前記第２の半導体ウェハの位置合わせガイドとして
用いられる、前記凹部を囲んで前記支持台上に設置され
たガイド部材とを備え、前記凹部の端部には前記第１の
半導体ウェハの前記結晶方位表示部に当接する凸部が形
成され、前記ガイド部材には、前記第２の半導体ウェハ
の前記結晶方位表示部に当接することが可能な可動の凸
部が設けられ、前記凹部の端部に形成された前記凸部の
位置と、前記ガイド部材に設けられた前記凸部の位置と
は、所定の角度だけ互いにずれている半導体ウェハの製
造装置である。
載の半導体ウェハを製造する製造装置であって、前記第
１の半導体ウェハが載置される凹部が形成された支持台
と、前記第１および第２の半導体ウェハを貼り合わせる
際に前記第２の半導体ウェハの位置合わせガイドとして
用いられる、前記凹部を囲んで前記支持台上に設置され
たガイド部材とを備え、前記凹部の端部には前記第１の
半導体ウェハの前記結晶方位表示部に当接する凸部が形
成され、前記ガイド部材には、前記第２の半導体ウェハ
の前記結晶方位表示部に当接することが可能な可動の凸
部が設けられ、前記凹部の端部に形成された前記凸部の
位置と、前記ガイド部材に設けられた前記凸部の位置と
は、所定の角度だけ互いにずれている半導体ウェハの製
造装置である。
【００３１】
【発明の実施の形態】＜実施の形態１＞本実施の形態
は、同じ結晶方位にノッチやオリエンテーションフラッ
トが付された２枚の半導体ウェハの一方を支持基板側ウ
ェハとし、他方をデバイス形成側ウェハとして、ノッチ
やオリエンテーションフラット同士が互いにずれた状態
で両ウェハを貼り合わせることにより、ノッチやオリエ
ンテーションフラットの付される結晶方位が異なる２種
類の半導体ウェハを用意しなくてもよい半導体ウェハを
実現するものである。
は、同じ結晶方位にノッチやオリエンテーションフラッ
トが付された２枚の半導体ウェハの一方を支持基板側ウ
ェハとし、他方をデバイス形成側ウェハとして、ノッチ
やオリエンテーションフラット同士が互いにずれた状態
で両ウェハを貼り合わせることにより、ノッチやオリエ
ンテーションフラットの付される結晶方位が異なる２種
類の半導体ウェハを用意しなくてもよい半導体ウェハを
実現するものである。
【００３２】図１は本実施の形態に係る半導体ウェハ１
００を示す図である。また図２は、図１中の切断線Ｘ−
Ｘにおける断面を示した図である。
００を示す図である。また図２は、図１中の切断線Ｘ−
Ｘにおける断面を示した図である。
【００３３】この半導体ウェハ１００はＳＯＩウェハで
あり、また、（１００）面が主表面となる（１００）ウ
ェハである。このＳＯＩウェハ１００においては、例え
ばシリコン基板からなる支持基板側ウェハ１の一主表面
に酸化膜層２が形成され、酸化膜層２の上面にＳＯＩ層
３が形成されている。このＳＯＩ層３および酸化膜層２
は、デバイス形成側ウェハたるＳＯＩ層用ウェハの主表
面に酸化膜が形成され、そのＳＯＩ層用ウェハが支持基
板側ウェハ１に貼り合わされた後、その一部が除去され
たことによって形成されたものである。なお、支持基板
側ウェハ１およびＳＯＩ層用ウェハはともに（１００）
ウェハである。また、ＳＯＩ層３と酸化膜層２とはほぼ
同じ径となるが、製法によっては両者の径が若干異なる
こともある。
あり、また、（１００）面が主表面となる（１００）ウ
ェハである。このＳＯＩウェハ１００においては、例え
ばシリコン基板からなる支持基板側ウェハ１の一主表面
に酸化膜層２が形成され、酸化膜層２の上面にＳＯＩ層
３が形成されている。このＳＯＩ層３および酸化膜層２
は、デバイス形成側ウェハたるＳＯＩ層用ウェハの主表
面に酸化膜が形成され、そのＳＯＩ層用ウェハが支持基
板側ウェハ１に貼り合わされた後、その一部が除去され
たことによって形成されたものである。なお、支持基板
側ウェハ１およびＳＯＩ層用ウェハはともに（１００）
ウェハである。また、ＳＯＩ層３と酸化膜層２とはほぼ
同じ径となるが、製法によっては両者の径が若干異なる
こともある。
【００３４】支持基板側ウェハ１およびＳＯＩ層３には
それぞれ、結晶方位＜１１０＞の方向にノッチ１ａ，３
ａが形成されている。ただし、本実施の形態に係る半導
体ウェハ１００では、図１７に示した従来のＳＯＩウェ
ハ４００とは異なり、ノッチの位置を支持基板側ウェハ
１とＳＯＩ層３との間で４５°ずらしている。すなわ
ち、図１に示すように、支持基板側ウェハ１のノッチ１
ａもＳＯＩ層３のノッチ３ａも、ともに同じ結晶方位＜
１１０＞を示しており、かつ、ノッチ同士が互いに４５
°ずれた状態で貼り合わされて半導体ウェハ１００が形
成されている。
それぞれ、結晶方位＜１１０＞の方向にノッチ１ａ，３
ａが形成されている。ただし、本実施の形態に係る半導
体ウェハ１００では、図１７に示した従来のＳＯＩウェ
ハ４００とは異なり、ノッチの位置を支持基板側ウェハ
１とＳＯＩ層３との間で４５°ずらしている。すなわ
ち、図１に示すように、支持基板側ウェハ１のノッチ１
ａもＳＯＩ層３のノッチ３ａも、ともに同じ結晶方位＜
１１０＞を示しており、かつ、ノッチ同士が互いに４５
°ずれた状態で貼り合わされて半導体ウェハ１００が形
成されている。
【００３５】図１７や図２１に示した従来のＳＯＩウェ
ハにおいては、支持基板側ウェハとＳＯＩ層用ウェハと
で、ノッチやオリエンテーションフラットを一致させて
貼り合わせていた。しかし、本実施の形態においては、
ノッチ同士が互いにずれた状態で支持基板側ウェハ１お
よびＳＯＩ層用ウェハが貼り合わされているので、同じ
結晶方位＜１００＞にノッチが付された２枚の半導体ウ
ェハの一方を支持基板側ウェハとし、他方をデバイス形
成側ウェハたるＳＯＩ層用ウェハとして、支持基板側ウ
ェハとデバイス形成側ウェハとで結晶方位を異ならしめ
ることができる。よって、ノッチやオリエンテーション
フラットの付される結晶方位が異なる２種類の半導体ウ
ェハを用意する必要がない。
ハにおいては、支持基板側ウェハとＳＯＩ層用ウェハと
で、ノッチやオリエンテーションフラットを一致させて
貼り合わせていた。しかし、本実施の形態においては、
ノッチ同士が互いにずれた状態で支持基板側ウェハ１お
よびＳＯＩ層用ウェハが貼り合わされているので、同じ
結晶方位＜１００＞にノッチが付された２枚の半導体ウ
ェハの一方を支持基板側ウェハとし、他方をデバイス形
成側ウェハたるＳＯＩ層用ウェハとして、支持基板側ウ
ェハとデバイス形成側ウェハとで結晶方位を異ならしめ
ることができる。よって、ノッチやオリエンテーション
フラットの付される結晶方位が異なる２種類の半導体ウ
ェハを用意する必要がない。
【００３６】なお、ＳＯＩ層３に、ＭＯＳトランジスタ
ＴＲ１等のデバイス、およびそれらデバイス間を接続す
る配線などを含む半導体装置を形成する際、ノッチ１ａ
を用いて従来の手法を援用することにより、ＭＯＳトラ
ンジスタＴＲ１を、そのソース／ドレイン間のチャネル
方向が結晶方位＜１００＞と平行となるように配置する
ことができる。図１において、ＭＯＳトランジスタＴＲ
１中に示された記号Ｓはソースを、記号Ｄはドレイン
を、記号Ｇはゲートを、それぞれ示す。
ＴＲ１等のデバイス、およびそれらデバイス間を接続す
る配線などを含む半導体装置を形成する際、ノッチ１ａ
を用いて従来の手法を援用することにより、ＭＯＳトラ
ンジスタＴＲ１を、そのソース／ドレイン間のチャネル
方向が結晶方位＜１００＞と平行となるように配置する
ことができる。図１において、ＭＯＳトランジスタＴＲ
１中に示された記号Ｓはソースを、記号Ｄはドレイン
を、記号Ｇはゲートを、それぞれ示す。
【００３７】また、支持基板側ウェハ１とＳＯＩ層３と
の間で、ノッチが互いに４５°ずれていることで、ウェ
ハ厚の大部分を占める支持基板側ウェハ１の劈開面であ
る結晶面｛１１０｝に沿って劈開して、ＳＯＩ層用ウェ
ハの一部たるＳＯＩ層３の結晶面｛１００｝を露出させ
ることができる。これにより、ＭＯＳトランジスタＴＲ
１を含む半導体装置の断面構造を、チャネルやゲートの
方向に対して直角または平行に見ることができる。その
ため、例えばゲート幅の評価等を正確に行うことができ
る。
の間で、ノッチが互いに４５°ずれていることで、ウェ
ハ厚の大部分を占める支持基板側ウェハ１の劈開面であ
る結晶面｛１１０｝に沿って劈開して、ＳＯＩ層用ウェ
ハの一部たるＳＯＩ層３の結晶面｛１００｝を露出させ
ることができる。これにより、ＭＯＳトランジスタＴＲ
１を含む半導体装置の断面構造を、チャネルやゲートの
方向に対して直角または平行に見ることができる。その
ため、例えばゲート幅の評価等を正確に行うことができ
る。
【００３８】なお、支持基板側ウェハ１とＳＯＩ層３と
の間で、ノッチが互いに１３５°ずれている場合も、上
記と同様である。
の間で、ノッチが互いに１３５°ずれている場合も、上
記と同様である。
【００３９】また、図１においてＳＯＩ層３および酸化
膜層２の径は、支持基板側ウェハ１の径よりも小さく表
示されている。これは、支持基板側ウェハとＳＯＩ層用
ウェハとで同じ径のものを用いるものの、最終形状では
ＳＯＩ層３の径が支持基板側ウェハ１の径よりもひとま
わり小さくなってしまうことを示している。ウェハ周縁
部ではウェハ表面が平坦でないために、ウェハ周縁部の
接着が充分に行われない。そのため、例えばSMART CUT
法などを行う場合、ＳＯＩ層用ウェハを剥離するときに
ウェハ周縁部も除去されてしまう。よって、結果的にＳ
ＯＩ層３および酸化膜層２の径が支持基板側ウェハ１の
径よりもひとまわり小さくなるのである。
膜層２の径は、支持基板側ウェハ１の径よりも小さく表
示されている。これは、支持基板側ウェハとＳＯＩ層用
ウェハとで同じ径のものを用いるものの、最終形状では
ＳＯＩ層３の径が支持基板側ウェハ１の径よりもひとま
わり小さくなってしまうことを示している。ウェハ周縁
部ではウェハ表面が平坦でないために、ウェハ周縁部の
接着が充分に行われない。そのため、例えばSMART CUT
法などを行う場合、ＳＯＩ層用ウェハを剥離するときに
ウェハ周縁部も除去されてしまう。よって、結果的にＳ
ＯＩ層３および酸化膜層２の径が支持基板側ウェハ１の
径よりもひとまわり小さくなるのである。
【００４０】なお、支持基板側ウェハとＳＯＩ層用ウェ
ハとで同じ径のものを用いて貼り合わせを行うことが一
般的であるが、両ウェハで径が異なる場合であってもよ
い。また、本実施の形態においては、ＳＯＩ層用ウェハ
の主表面に酸化膜が形成され、そのＳＯＩ層用ウェハが
支持基板側ウェハに貼り合わされて形成されたＳＯＩウ
ェハの場合を例に採ったが、他にも、支持基板側ウェハ
に酸化膜が形成され、そこにＳＯＩ層用ウェハが貼り合
わされて形成されたＳＯＩウェハや、ＳＯＩ層用ウェハ
および支持基板側ウェハの両方に酸化膜が形成され、酸
化膜同士が貼り合わされて形成されたＳＯＩウェハを採
用してもよい。
ハとで同じ径のものを用いて貼り合わせを行うことが一
般的であるが、両ウェハで径が異なる場合であってもよ
い。また、本実施の形態においては、ＳＯＩ層用ウェハ
の主表面に酸化膜が形成され、そのＳＯＩ層用ウェハが
支持基板側ウェハに貼り合わされて形成されたＳＯＩウ
ェハの場合を例に採ったが、他にも、支持基板側ウェハ
に酸化膜が形成され、そこにＳＯＩ層用ウェハが貼り合
わされて形成されたＳＯＩウェハや、ＳＯＩ層用ウェハ
および支持基板側ウェハの両方に酸化膜が形成され、酸
化膜同士が貼り合わされて形成されたＳＯＩウェハを採
用してもよい。
【００４１】また、本実施の形態では、例としてノッチ
が形成された半導体ウェハの場合を示したが、その他に
もオリエンテーションフラットやその他の結晶方位を示
す切り欠きが形成された半導体ウェハについても上記と
同様な構成をとれば、本実施の形態にかかる半導体ウェ
ハの有する効果をする。
が形成された半導体ウェハの場合を示したが、その他に
もオリエンテーションフラットやその他の結晶方位を示
す切り欠きが形成された半導体ウェハについても上記と
同様な構成をとれば、本実施の形態にかかる半導体ウェ
ハの有する効果をする。
【００４２】＜実施の形態２＞本実施の形態は、支持基
板側ウェハの主表面のうちＳＯＩ層用ウェハのオリエン
テーションフラットに露出した部分にレーザーによって
印字を付して、他と区別の付きやすい半導体ウェハを実
現するものである。さらに、支持基板側ウェハのノッチ
とＳＯＩ層用ウェハのオリエンテーションフラットとの
なす角度を１８０°にして、ノッチを下側に揃えた状態
で複数の半導体ウェハをケース内に収めたときに、ケー
ス外から印字部分を見えやすくした半導体ウェハを実現
するものである。
板側ウェハの主表面のうちＳＯＩ層用ウェハのオリエン
テーションフラットに露出した部分にレーザーによって
印字を付して、他と区別の付きやすい半導体ウェハを実
現するものである。さらに、支持基板側ウェハのノッチ
とＳＯＩ層用ウェハのオリエンテーションフラットとの
なす角度を１８０°にして、ノッチを下側に揃えた状態
で複数の半導体ウェハをケース内に収めたときに、ケー
ス外から印字部分を見えやすくした半導体ウェハを実現
するものである。
【００４３】図３は本実施の形態に係る半導体ウェハ２
００を示す図である。この半導体ウェハ２００も実施の
形態１におけると同様、ＳＯＩウェハであり、また、
（１００）面が主表面となる（１００）ウェハである。
このＳＯＩウェハ２００においても、例えばシリコン基
板からなる支持基板側ウェハ１の一主表面に酸化膜層２
が形成され、酸化膜層２の上面にＳＯＩ層３１が形成さ
れている。このＳＯＩ層３１および酸化膜層２は、デバ
イス形成側ウェハたるＳＯＩ層用ウェハの主表面に酸化
膜が形成され、そのＳＯＩ層用ウェハが支持基板側ウェ
ハ１に貼り合わされた後、その一部が除去されたことに
よって形成されたものである。なお、支持基板側ウェハ
１およびＳＯＩ層用ウェハはともに（１００）ウェハで
ある。
００を示す図である。この半導体ウェハ２００も実施の
形態１におけると同様、ＳＯＩウェハであり、また、
（１００）面が主表面となる（１００）ウェハである。
このＳＯＩウェハ２００においても、例えばシリコン基
板からなる支持基板側ウェハ１の一主表面に酸化膜層２
が形成され、酸化膜層２の上面にＳＯＩ層３１が形成さ
れている。このＳＯＩ層３１および酸化膜層２は、デバ
イス形成側ウェハたるＳＯＩ層用ウェハの主表面に酸化
膜が形成され、そのＳＯＩ層用ウェハが支持基板側ウェ
ハ１に貼り合わされた後、その一部が除去されたことに
よって形成されたものである。なお、支持基板側ウェハ
１およびＳＯＩ層用ウェハはともに（１００）ウェハで
ある。
【００４４】そして、ＳＯＩ層３１には、ＭＯＳトラン
ジスタＴＲ１等のデバイス、およびそれらデバイス間を
接続する配線などを含む半導体装置が形成される。
ジスタＴＲ１等のデバイス、およびそれらデバイス間を
接続する配線などを含む半導体装置が形成される。
【００４５】支持基板側ウェハ１およびＳＯＩ層３１に
はそれぞれ、結晶方位＜１１０＞の方向にノッチ１ａお
よびオリエンテーションフラット３１ａが形成されてい
る。ただし、本実施の形態に係る半導体ウェハでは、ノ
ッチ１ａおよびオリエンテーションフラット３１ａの位
置を、支持基板側ウェハ１とＳＯＩ層３１との間で１８
０°ずらしている。すなわち、図３に示すように、支持
基板側ウェハ１のノッチ１ａもＳＯＩ層３１のオリエン
テーションフラット３１ａも、ともに同じ結晶方位＜１
１０＞を示しており、かつ、ノッチ１ａおよびオリエン
テーションフラット３１ａ同士が互いに１８０°ずれた
状態で貼り合わされて半導体ウェハ２００が形成されて
いる。
はそれぞれ、結晶方位＜１１０＞の方向にノッチ１ａお
よびオリエンテーションフラット３１ａが形成されてい
る。ただし、本実施の形態に係る半導体ウェハでは、ノ
ッチ１ａおよびオリエンテーションフラット３１ａの位
置を、支持基板側ウェハ１とＳＯＩ層３１との間で１８
０°ずらしている。すなわち、図３に示すように、支持
基板側ウェハ１のノッチ１ａもＳＯＩ層３１のオリエン
テーションフラット３１ａも、ともに同じ結晶方位＜１
１０＞を示しており、かつ、ノッチ１ａおよびオリエン
テーションフラット３１ａ同士が互いに１８０°ずれた
状態で貼り合わされて半導体ウェハ２００が形成されて
いる。
【００４６】そして、支持基板側ウェハ１の主表面の一
部がＳＯＩ層３１のオリエンテーションフラット部３１
ａに露出するように、支持基板側ウェハ１およびＳＯＩ
層３１が貼り合わされている。
部がＳＯＩ層３１のオリエンテーションフラット部３１
ａに露出するように、支持基板側ウェハ１およびＳＯＩ
層３１が貼り合わされている。
【００４７】さらに、支持基板側ウェハ１の主表面のう
ち、オリエンテーションフラット部３１ａに露出した部
分には、レーザーによって「ＬＯＴ ＮＯ．００９」と
の印字ＬＳが付されている。このようにすれば、ＳＯＩ
層３１の（１００）面の方から半導体ウェハを見たとき
に印字ＬＳを見ることができ、半導体ウェハの区別がつ
きやすい。また、支持基板側ウェハ１の主表面のうちオ
リエンテーションフラット３１ａに露出した部分を印字
スペースとして有効に利用することができる。
ち、オリエンテーションフラット部３１ａに露出した部
分には、レーザーによって「ＬＯＴ ＮＯ．００９」と
の印字ＬＳが付されている。このようにすれば、ＳＯＩ
層３１の（１００）面の方から半導体ウェハを見たとき
に印字ＬＳを見ることができ、半導体ウェハの区別がつ
きやすい。また、支持基板側ウェハ１の主表面のうちオ
リエンテーションフラット３１ａに露出した部分を印字
スペースとして有効に利用することができる。
【００４８】また、支持基板側ウェハ１のノッチ１ａと
ＳＯＩ層３１のオリエンテーションフラット３１ａとの
なす角度が１８０°であるので、半導体ウェハの検査工
程等において、ノッチ１ａを下側に揃えた状態で複数の
半導体ウェハをケース内に収めたときに、ケース外から
印字ＬＳの部分が見えやすく半導体ウェハの区別がつき
やすい。
ＳＯＩ層３１のオリエンテーションフラット３１ａとの
なす角度が１８０°であるので、半導体ウェハの検査工
程等において、ノッチ１ａを下側に揃えた状態で複数の
半導体ウェハをケース内に収めたときに、ケース外から
印字ＬＳの部分が見えやすく半導体ウェハの区別がつき
やすい。
【００４９】なお、ＳＯＩ構造の半導体ウェハの場合、
レーザーによってＳＯＩ層表面に印字を付そうとすると
レーザーによる加熱の影響でＳＯＩ層の剥離が生じやす
いという問題があった。しかし、本実施の形態のよう
に、ＳＯＩ層にではなく、支持基板側ウェハ１の主表面
のうちＳＯＩ層３１のオリエンテーションフラット部３
１ａに露出した部分にであれば、レーザーによる印字を
行っても、ＳＯＩ層の剥離が生じる可能性が少ない。
レーザーによってＳＯＩ層表面に印字を付そうとすると
レーザーによる加熱の影響でＳＯＩ層の剥離が生じやす
いという問題があった。しかし、本実施の形態のよう
に、ＳＯＩ層にではなく、支持基板側ウェハ１の主表面
のうちＳＯＩ層３１のオリエンテーションフラット部３
１ａに露出した部分にであれば、レーザーによる印字を
行っても、ＳＯＩ層の剥離が生じる可能性が少ない。
【００５０】なお、本実施の形態においては、支持基板
側ウェハ１にはノッチ１ａを採用し、ＳＯＩ層３１には
オリエンテーションフラット３１ａを採用したが、支持
基板側ウェハ１にオリエンテーションフラットを設けて
ＳＯＩ層３１にノッチを設ける、或いは、支持基板側ウ
ェハ１およびＳＯＩ層３１のいずれにもオリエンテーシ
ョンフラットを設ける、などしてもよい。
側ウェハ１にはノッチ１ａを採用し、ＳＯＩ層３１には
オリエンテーションフラット３１ａを採用したが、支持
基板側ウェハ１にオリエンテーションフラットを設けて
ＳＯＩ層３１にノッチを設ける、或いは、支持基板側ウ
ェハ１およびＳＯＩ層３１のいずれにもオリエンテーシ
ョンフラットを設ける、などしてもよい。
【００５１】なお、図４は、オリエンテーションフラッ
ト３１ａとノッチ１ａとを１３５°ずらして、実施の形
態１にかかる半導体ウェハと同様の効果をもたらすよう
にした半導体ウェハ２０１である。この場合ももちろ
ん、支持基板側ウェハ１の主表面のうち、オリエンテー
ションフラット部３１ａに露出した部分に印字ＬＳを付
してもよい。
ト３１ａとノッチ１ａとを１３５°ずらして、実施の形
態１にかかる半導体ウェハと同様の効果をもたらすよう
にした半導体ウェハ２０１である。この場合ももちろ
ん、支持基板側ウェハ１の主表面のうち、オリエンテー
ションフラット部３１ａに露出した部分に印字ＬＳを付
してもよい。
【００５２】＜実施の形態３＞本実施の形態は、ＳＯＩ
構造ではなくバルク構造の半導体ウェハに対しても、そ
の表面側とウェハ内奥部とで結晶方位を異ならしめるよ
うにした半導体ウェハである。
構造ではなくバルク構造の半導体ウェハに対しても、そ
の表面側とウェハ内奥部とで結晶方位を異ならしめるよ
うにした半導体ウェハである。
【００５３】上述したように、（１００）ウェハにおい
てＭＯＳトランジスタのチャネル方向を結晶方位＜１０
０＞と平行に配置する場合、ウェハを単に４５°または
１３５°回転させるだけでは、新たなデバイスの開発に
支障をきたす。このことはＳＯＩウェハだけでなく、バ
ルクウェハに対しても当てはまる。
てＭＯＳトランジスタのチャネル方向を結晶方位＜１０
０＞と平行に配置する場合、ウェハを単に４５°または
１３５°回転させるだけでは、新たなデバイスの開発に
支障をきたす。このことはＳＯＩウェハだけでなく、バ
ルクウェハに対しても当てはまる。
【００５４】そこで、本実施の形態においては、支持基
板側ウェハとデバイス形成側ウェハとを貼り合わせ、デ
バイス形成側ウェハの一部をデバイス形成層として用い
ることにより、結晶方位がその表面側とウェハ内奥部と
で異なるバルクウェハを形成する。
板側ウェハとデバイス形成側ウェハとを貼り合わせ、デ
バイス形成側ウェハの一部をデバイス形成層として用い
ることにより、結晶方位がその表面側とウェハ内奥部と
で異なるバルクウェハを形成する。
【００５５】図５は本実施の形態に係る半導体ウェハ３
００を示す図である。また図６は、図５中の切断線Ｙ−
Ｙにおける断面を示した図である。この半導体ウェハ３
００はバルクウェハであり、また（１００）面が主表面
となる（１００）ウェハである。
００を示す図である。また図６は、図５中の切断線Ｙ−
Ｙにおける断面を示した図である。この半導体ウェハ３
００はバルクウェハであり、また（１００）面が主表面
となる（１００）ウェハである。
【００５６】本実施の形態にかかる半導体ウェハ３００
においては、例えばシリコン基板からなる支持基板側ウ
ェハ１１の一主表面に、デバイス形成層３２が形成され
ている。このデバイス形成層３２は、例えばシリコン基
板からなるデバイス形成側ウェハが支持基板側ウェハ１
１に貼り合わされた後、その一部が除去されたことによ
って形成されたものである。なお、支持基板側ウェハ１
１およびデバイス形成側ウェハはともに（１００）ウェ
ハである。また、２０．３２ｃｍ径のウェハの場合で、
支持基板側ウェハ１１の厚さＴ２は例えば７００μｍ程
度、デバイス形成層３２の厚さＴ１は例えば０．１〜数
μｍ程度としておけばよい。
においては、例えばシリコン基板からなる支持基板側ウ
ェハ１１の一主表面に、デバイス形成層３２が形成され
ている。このデバイス形成層３２は、例えばシリコン基
板からなるデバイス形成側ウェハが支持基板側ウェハ１
１に貼り合わされた後、その一部が除去されたことによ
って形成されたものである。なお、支持基板側ウェハ１
１およびデバイス形成側ウェハはともに（１００）ウェ
ハである。また、２０．３２ｃｍ径のウェハの場合で、
支持基板側ウェハ１１の厚さＴ２は例えば７００μｍ程
度、デバイス形成層３２の厚さＴ１は例えば０．１〜数
μｍ程度としておけばよい。
【００５７】支持基板側ウェハ１１およびデバイス形成
層３２にはそれぞれ、結晶方位＜１１０＞の方向にノッ
チ１１ａ，３２ａが形成されている。本実施の形態に係
る半導体ウェハ３００においても、実施の形態１にかか
る半導体ウェハ１００と同様、ノッチの位置を支持基板
側ウェハ１１とデバイス形成層３２との間で４５°ずら
している。すなわち、図５に示すように、支持基板側ウ
ェハ１１のノッチ１１ａもデバイス形成層３２のノッチ
３２ａも、ともに同じ結晶方位＜１１０＞を示してお
り、かつ、ノッチ同士が互いに４５°ずれた状態で貼り
合わされて半導体ウェハが形成されている。
層３２にはそれぞれ、結晶方位＜１１０＞の方向にノッ
チ１１ａ，３２ａが形成されている。本実施の形態に係
る半導体ウェハ３００においても、実施の形態１にかか
る半導体ウェハ１００と同様、ノッチの位置を支持基板
側ウェハ１１とデバイス形成層３２との間で４５°ずら
している。すなわち、図５に示すように、支持基板側ウ
ェハ１１のノッチ１１ａもデバイス形成層３２のノッチ
３２ａも、ともに同じ結晶方位＜１１０＞を示してお
り、かつ、ノッチ同士が互いに４５°ずれた状態で貼り
合わされて半導体ウェハが形成されている。
【００５８】本実施の形態に係る半導体ウェハによれ
ば、結晶方位が互いにずれた状態でバルク構造の支持基
板側ウェハとデバイス形成側ウェハとが貼り合わされて
いるので、支持基板側ウェハとデバイス形成側ウェハと
で結晶方位を異ならしめることができる。
ば、結晶方位が互いにずれた状態でバルク構造の支持基
板側ウェハとデバイス形成側ウェハとが貼り合わされて
いるので、支持基板側ウェハとデバイス形成側ウェハと
で結晶方位を異ならしめることができる。
【００５９】そして、ノッチ同士が互いにずれた状態で
支持基板側ウェハ１１およびデバイス形成側ウェハが貼
り合わされているので、同じ結晶方位＜１００＞にノッ
チが付された２枚の半導体ウェハの一方を支持基板側ウ
ェハとし、他方をデバイス形成側ウェハとして、支持基
板側ウェハとデバイス形成側ウェハとで結晶方位を異な
らしめることができる。よって、ノッチやオリエンテー
ションフラットの付される結晶方位が異なる２種類の半
導体ウェハを用意する必要がない。
支持基板側ウェハ１１およびデバイス形成側ウェハが貼
り合わされているので、同じ結晶方位＜１００＞にノッ
チが付された２枚の半導体ウェハの一方を支持基板側ウ
ェハとし、他方をデバイス形成側ウェハとして、支持基
板側ウェハとデバイス形成側ウェハとで結晶方位を異な
らしめることができる。よって、ノッチやオリエンテー
ションフラットの付される結晶方位が異なる２種類の半
導体ウェハを用意する必要がない。
【００６０】そして、デバイス形成層３２には、ＭＯＳ
トランジスタＴＲ１等のデバイス、およびそれらデバイ
ス間を接続する配線などを含む半導体装置が形成され
る。なお、実施の形態１と同様にして、ＭＯＳトランジ
スタＴＲ１を、そのソース／ドレイン間のチャネル方向
が結晶方位＜１００＞と平行となるように形成できる。
ＭＯＳトランジスタＴＲ１中に示された記号Ｓはソース
を、記号Ｄはドレインを、記号Ｇはゲートを、それぞれ
示す。
トランジスタＴＲ１等のデバイス、およびそれらデバイ
ス間を接続する配線などを含む半導体装置が形成され
る。なお、実施の形態１と同様にして、ＭＯＳトランジ
スタＴＲ１を、そのソース／ドレイン間のチャネル方向
が結晶方位＜１００＞と平行となるように形成できる。
ＭＯＳトランジスタＴＲ１中に示された記号Ｓはソース
を、記号Ｄはドレインを、記号Ｇはゲートを、それぞれ
示す。
【００６１】また、支持基板側ウェハ１１とデバイス形
成層３２との間で、ノッチが互いに４５°ずれているこ
とで、支持基板側ウェハ１１の劈開面である結晶面｛１
１０｝に沿って劈開して、デバイス形成側ウェハの一部
たるデバイス形成層３２の結晶面｛１００｝を露出させ
ることができる。そして、デバイス形成層３２の主表面
には、ソース／ドレイン間のチャネル方向が結晶方位＜
１００＞の方向に平行なＭＯＳトランジスタＴＲ１を含
む半導体装置が形成されているので、支持基板側ウェハ
１１の劈開面である結晶面｛１１０｝に沿って劈開した
ときに、デバイス形成層３２の結晶面｛１００｝を露出
させて、ＭＯＳトランジスタＴＲ１を含む半導体装置の
断面構造を、チャネルやゲートの方向に対して直角また
は平行に見ることができる。そのため、例えばゲート幅
の評価等を正確に行うことができる。
成層３２との間で、ノッチが互いに４５°ずれているこ
とで、支持基板側ウェハ１１の劈開面である結晶面｛１
１０｝に沿って劈開して、デバイス形成側ウェハの一部
たるデバイス形成層３２の結晶面｛１００｝を露出させ
ることができる。そして、デバイス形成層３２の主表面
には、ソース／ドレイン間のチャネル方向が結晶方位＜
１００＞の方向に平行なＭＯＳトランジスタＴＲ１を含
む半導体装置が形成されているので、支持基板側ウェハ
１１の劈開面である結晶面｛１１０｝に沿って劈開した
ときに、デバイス形成層３２の結晶面｛１００｝を露出
させて、ＭＯＳトランジスタＴＲ１を含む半導体装置の
断面構造を、チャネルやゲートの方向に対して直角また
は平行に見ることができる。そのため、例えばゲート幅
の評価等を正確に行うことができる。
【００６２】なお、支持基板側ウェハ１１とデバイス形
成層３２との間で、ノッチが互いに１３５°ずれている
場合も、上記と同様である。
成層３２との間で、ノッチが互いに１３５°ずれている
場合も、上記と同様である。
【００６３】また、図５においてもデバイス形成層３２
の径が、支持基板側ウェハ１１の径よりも小さく表示さ
れているが、これは実施の形態１に係る半導体ウェハの
場合と同様の理由からである。
の径が、支持基板側ウェハ１１の径よりも小さく表示さ
れているが、これは実施の形態１に係る半導体ウェハの
場合と同様の理由からである。
【００６４】なお、本実施の形態においても支持基板側
ウェハとデバイス形成側ウェハとで同じ径のものを用い
て貼り合わせを行うのであるが、両ウェハで径が異なる
場合であってもよい。
ウェハとデバイス形成側ウェハとで同じ径のものを用い
て貼り合わせを行うのであるが、両ウェハで径が異なる
場合であってもよい。
【００６５】また、本実施の形態では、例としてノッチ
が形成された半導体ウェハの場合を示したが、その他に
もオリエンテーションフラットやその他結晶方位を示す
切り欠きが形成された半導体ウェハであってもよい。さ
らに、結晶方位を正確にずらすことが可能であるなら
ば、ノッチやオリエンテーションフラットを有しない２
枚の半導体ウェハを、支持基板側ウェハおよびデバイス
形成側ウェハとして用いてもよい。
が形成された半導体ウェハの場合を示したが、その他に
もオリエンテーションフラットやその他結晶方位を示す
切り欠きが形成された半導体ウェハであってもよい。さ
らに、結晶方位を正確にずらすことが可能であるなら
ば、ノッチやオリエンテーションフラットを有しない２
枚の半導体ウェハを、支持基板側ウェハおよびデバイス
形成側ウェハとして用いてもよい。
【００６６】＜実施の形態４＞本実施の形態は、実施の
形態３にかかる半導体ウェハ３００を製造する製造方法
について説明するものである。実施の形態３にかかる半
導体ウェハ３００は、上記のSMART CUT法やELTRAN法を
応用することにより製造できる。
形態３にかかる半導体ウェハ３００を製造する製造方法
について説明するものである。実施の形態３にかかる半
導体ウェハ３００は、上記のSMART CUT法やELTRAN法を
応用することにより製造できる。
【００６７】まず、SMART CUT法を応用した製造方法に
ついて述べる。図７に示すようにシリコンウェハ等のデ
バイス形成側ウェハ３２０を用意し、主表面から水素イ
オン注入ＩＰを行って所定の深さＤＰ１の位置（デバイ
ス形成層３２の厚さＴ１に相当する位置）に結晶欠陥層
ＤＦを形成する。
ついて述べる。図７に示すようにシリコンウェハ等のデ
バイス形成側ウェハ３２０を用意し、主表面から水素イ
オン注入ＩＰを行って所定の深さＤＰ１の位置（デバイ
ス形成層３２の厚さＴ１に相当する位置）に結晶欠陥層
ＤＦを形成する。
【００６８】次に、図８に示すように、デバイス形成層
３２となる部分の主表面を支持基板側ウェハ１１の主表
面に貼り合わせる。図８では貼り合わせ面を符号ＢＤで
表している。なおこのとき、支持基板側ウェハ１１とデ
バイス形成側ウェハ３２０とを、所定の角度（例えば４
５°）だけずらして貼り合わせておく。
３２となる部分の主表面を支持基板側ウェハ１１の主表
面に貼り合わせる。図８では貼り合わせ面を符号ＢＤで
表している。なおこのとき、支持基板側ウェハ１１とデ
バイス形成側ウェハ３２０とを、所定の角度（例えば４
５°）だけずらして貼り合わせておく。
【００６９】次に、熱処理を行って結晶欠陥層ＤＦを脆
弱化させ、図９に示すように結晶欠陥層ＤＦにおいてデ
バイス形成側ウェハ３２０を分割する。このとき、デバ
イス形成側ウェハ３２０のうち接着強度の弱い周縁部も
除去される。なお、図９においては分割面を記号ＤＴで
示している。
弱化させ、図９に示すように結晶欠陥層ＤＦにおいてデ
バイス形成側ウェハ３２０を分割する。このとき、デバ
イス形成側ウェハ３２０のうち接着強度の弱い周縁部も
除去される。なお、図９においては分割面を記号ＤＴで
示している。
【００７０】そして、図１０の状態で熱処理を追加して
デバイス形成層３２と支持基板側ウェハ１１との貼り合
わせ強度を上昇させ、デバイス形成層３２の表面を軽研
磨して残存する結晶欠陥層の除去を行う。そうすれば図
６に示した半導体ウェハ３００が得られる。なお、この
後、デバイス形成層３２の表面を犠牲酸化するなどし
て、その表面を保護しておけばよい。
デバイス形成層３２と支持基板側ウェハ１１との貼り合
わせ強度を上昇させ、デバイス形成層３２の表面を軽研
磨して残存する結晶欠陥層の除去を行う。そうすれば図
６に示した半導体ウェハ３００が得られる。なお、この
後、デバイス形成層３２の表面を犠牲酸化するなどし
て、その表面を保護しておけばよい。
【００７１】次に、ELTRAN法を応用した製造方法につい
て述べる。ここでは例としてウォータージェットを用い
たELTRAN法を応用する場合を説明する。まず、図１１に
示すように、シリコンウェハ等のデバイス形成側ウェハ
３２１を用意し、ＨＦ／Ｃ2Ｈ5ＯＨ混合の電離液中でい
わゆる陽極化成を行って、その主表面に多孔質シリコン
層ＰＳを形成する。そして、多孔質シリコン層ＰＳの表
面にシリコン層などのデバイス形成層３２をＣＶＤ（Ch
emical Vapor Deposition）法等によりエピタキシャル
成長させて形成する。
て述べる。ここでは例としてウォータージェットを用い
たELTRAN法を応用する場合を説明する。まず、図１１に
示すように、シリコンウェハ等のデバイス形成側ウェハ
３２１を用意し、ＨＦ／Ｃ2Ｈ5ＯＨ混合の電離液中でい
わゆる陽極化成を行って、その主表面に多孔質シリコン
層ＰＳを形成する。そして、多孔質シリコン層ＰＳの表
面にシリコン層などのデバイス形成層３２をＣＶＤ（Ch
emical Vapor Deposition）法等によりエピタキシャル
成長させて形成する。
【００７２】次に、図１２に示すように、デバイス形成
層３２となる部分の主表面を支持基板側ウェハ１１の主
表面に貼り合わせる。図１１では貼り合わせ面を符号Ｂ
Ｄで表している。なおこのとき、支持基板側ウェハ１１
とデバイス形成側ウェハ３２１とを、所定の角度（例え
ば４５°）だけずらして貼り合わせておく。
層３２となる部分の主表面を支持基板側ウェハ１１の主
表面に貼り合わせる。図１１では貼り合わせ面を符号Ｂ
Ｄで表している。なおこのとき、支持基板側ウェハ１１
とデバイス形成側ウェハ３２１とを、所定の角度（例え
ば４５°）だけずらして貼り合わせておく。
【００７３】次に、図１３に示すようにウォータージェ
ット（高圧水）を多孔質シリコン層ＰＳに浴びせて、ウ
ェハに損傷を与えることなくデバイス形成側ウェハ３２
１を分割する。このとき、デバイス形成側ウェハ３２１
のうち接着強度の弱い周縁部も除去される。なお、図１
３においては分割面を記号ＤＴで示している。
ット（高圧水）を多孔質シリコン層ＰＳに浴びせて、ウ
ェハに損傷を与えることなくデバイス形成側ウェハ３２
１を分割する。このとき、デバイス形成側ウェハ３２１
のうち接着強度の弱い周縁部も除去される。なお、図１
３においては分割面を記号ＤＴで示している。
【００７４】そして、図１４の状態で熱処理を追加して
デバイス形成層３２と支持基板側ウェハ１１との貼り合
わせ強度を上昇させ、デバイス形成層３２の表面を軽研
磨して残存する多孔質シリコン層の除去を行う。そうす
れば図６に示した半導体ウェハ３００が得られる。な
お、この後、デバイス形成層３２の表面を犠牲酸化する
などして、その表面を保護しておけばよい。
デバイス形成層３２と支持基板側ウェハ１１との貼り合
わせ強度を上昇させ、デバイス形成層３２の表面を軽研
磨して残存する多孔質シリコン層の除去を行う。そうす
れば図６に示した半導体ウェハ３００が得られる。な
お、この後、デバイス形成層３２の表面を犠牲酸化する
などして、その表面を保護しておけばよい。
【００７５】上記のような半導体ウェハの製造方法によ
れば、実施の形態３にかかる半導体ウェハ３００を得る
ことができる。
れば、実施の形態３にかかる半導体ウェハ３００を得る
ことができる。
【００７６】なお、支持基板側ウェハ１１とデバイス形
成側ウェハ３２０または３２１とを所定の角度だけずら
して貼り合わせることは、技術的に難しくはない。現状
では、ウェハのノッチやオリエンテーションフラットの
位置を検出する装置が、多くの半導体製造装置に適用さ
れている。また、ＳＯＩウェハの形成の際には、２つの
アームを備えたウェハ貼り合わせ装置を用いて２枚のウ
ェハの貼り合わせが行われている。よって、これら位置
検出装置とウェハ貼り合わせ装置とを合わせ用いること
で、所定の角度だけずらして２枚のウェハを貼り合わせ
ることは容易に実現できる。
成側ウェハ３２０または３２１とを所定の角度だけずら
して貼り合わせることは、技術的に難しくはない。現状
では、ウェハのノッチやオリエンテーションフラットの
位置を検出する装置が、多くの半導体製造装置に適用さ
れている。また、ＳＯＩウェハの形成の際には、２つの
アームを備えたウェハ貼り合わせ装置を用いて２枚のウ
ェハの貼り合わせが行われている。よって、これら位置
検出装置とウェハ貼り合わせ装置とを合わせ用いること
で、所定の角度だけずらして２枚のウェハを貼り合わせ
ることは容易に実現できる。
【００７７】なお、現状の半導体ウェハでは、ノッチ形
成やオリエンテーションフラット形成の位置精度は±２
°程度である。よって、支持基板側ウェハ１１とデバイ
ス形成側ウェハ３２０または３２１との間で、結晶方位
を例えば４５°ずらせる際には、この程度の誤差は許容
範囲であると考えられる。
成やオリエンテーションフラット形成の位置精度は±２
°程度である。よって、支持基板側ウェハ１１とデバイ
ス形成側ウェハ３２０または３２１との間で、結晶方位
を例えば４５°ずらせる際には、この程度の誤差は許容
範囲であると考えられる。
【００７８】このことを考慮すれば、貼り合わせ時に
は、ノッチやオリエンテーションフラットの位置を厳密
に制御する必要はなく、ウェハガイドを用いた簡単な貼
り合わせ装置でも十分に適用可能であると考えられる。
そのような半導体ウェハの製造装置の例を以下に示す。
は、ノッチやオリエンテーションフラットの位置を厳密
に制御する必要はなく、ウェハガイドを用いた簡単な貼
り合わせ装置でも十分に適用可能であると考えられる。
そのような半導体ウェハの製造装置の例を以下に示す。
【００７９】図１５は、支持基板側ウェハ１１とデバイ
ス形成側ウェハ３２０または３２１との間で、互いのノ
ッチ１１ａ，３２ａを４５°ずらせて貼り合わせること
が可能な半導体ウェハ製造装置である。また図１６は、
図１５中の切断線Ｚ−Ｚにおける断面を示した図であ
る。
ス形成側ウェハ３２０または３２１との間で、互いのノ
ッチ１１ａ，３２ａを４５°ずらせて貼り合わせること
が可能な半導体ウェハ製造装置である。また図１６は、
図１５中の切断線Ｚ−Ｚにおける断面を示した図であ
る。
【００８０】この製造装置は、支持基板側ウェハ１１を
支持する支持台ＨＤと、デバイス形成側ウェハ３２０ま
たは３２１の貼り合わせ時の位置合わせガイドとして用
いられるウェハガイドＧＤ２と、半導体ウェハを吸引し
て把持するエアピンＡＰとを備えている。なお、図１５
および図１６では、デバイス形成側ウェハ３２０をこの
製造装置に適用した場合を示している。また、図１５に
おいてはデバイス形成側ウェハ３２０を破線で表示し、
その下側に位置する支持基板側ウェハ１１を明示してい
る。
支持する支持台ＨＤと、デバイス形成側ウェハ３２０ま
たは３２１の貼り合わせ時の位置合わせガイドとして用
いられるウェハガイドＧＤ２と、半導体ウェハを吸引し
て把持するエアピンＡＰとを備えている。なお、図１５
および図１６では、デバイス形成側ウェハ３２０をこの
製造装置に適用した場合を示している。また、図１５に
おいてはデバイス形成側ウェハ３２０を破線で表示し、
その下側に位置する支持基板側ウェハ１１を明示してい
る。
【００８１】支持台ＨＤには、支持基板側ウェハ１１が
載置される凹部ＨＬが形成されている。そして、凹部Ｈ
Ｌの端部には図１５に示すように、支持基板側ウェハ１
１が載置されたときにそのノッチ１１ａに当接する凸部
ＨＬａが形成されている。なお、この凹部ＨＬの深さＤ
Ｐ２は、支持基板側ウェハ１１の厚さよりも小さくなる
よう設定しておけばよい。
載置される凹部ＨＬが形成されている。そして、凹部Ｈ
Ｌの端部には図１５に示すように、支持基板側ウェハ１
１が載置されたときにそのノッチ１１ａに当接する凸部
ＨＬａが形成されている。なお、この凹部ＨＬの深さＤ
Ｐ２は、支持基板側ウェハ１１の厚さよりも小さくなる
よう設定しておけばよい。
【００８２】また、ウェハガイドＧＤ２は、凹部ＨＬを
囲んで支持台ＨＤの上に設置されたガイド部材である。
このウェハガイドＧＤ２には、デバイス形成側ウェハ３
２０または３２１のノッチ３２ａに当接することが可能
な可動の凸部ＧＤ１が設けられている。そして、この凸
部ＧＤ１と支持台ＨＤの凹部ＨＬに形成された凸部ＨＬ
ａの位置とが４５°だけ互いにずれるよう、ウェハガイ
ドＧＤ２は設置される。
囲んで支持台ＨＤの上に設置されたガイド部材である。
このウェハガイドＧＤ２には、デバイス形成側ウェハ３
２０または３２１のノッチ３２ａに当接することが可能
な可動の凸部ＧＤ１が設けられている。そして、この凸
部ＧＤ１と支持台ＨＤの凹部ＨＬに形成された凸部ＨＬ
ａの位置とが４５°だけ互いにずれるよう、ウェハガイ
ドＧＤ２は設置される。
【００８３】この製造装置においては、まず、支持基板
側ウェハ１１を支持台ＨＤの凹部ＨＬに載置し、その
後、凸部ＧＤ１をウェハガイドＧＤ２から突出させる。
そして、エアピンＡＰでデバイス形成側ウェハ３２０ま
たは３２１を把持し、ノッチ３２ａを凸部ＧＤ１に当接
させつつ降下させ、支持基板側ウェハ１１への貼り合わ
せを行う。そして、凸部ＧＤ１をウェハガイドＧＤ２に
収納し、貼り合わされた支持基板側ウェハ１１およびデ
バイス形成側ウェハ３２０または３２１を、エアピンＡ
Ｐにより引き上げて取り出す。
側ウェハ１１を支持台ＨＤの凹部ＨＬに載置し、その
後、凸部ＧＤ１をウェハガイドＧＤ２から突出させる。
そして、エアピンＡＰでデバイス形成側ウェハ３２０ま
たは３２１を把持し、ノッチ３２ａを凸部ＧＤ１に当接
させつつ降下させ、支持基板側ウェハ１１への貼り合わ
せを行う。そして、凸部ＧＤ１をウェハガイドＧＤ２に
収納し、貼り合わされた支持基板側ウェハ１１およびデ
バイス形成側ウェハ３２０または３２１を、エアピンＡ
Ｐにより引き上げて取り出す。
【００８４】なお、凹部ＨＬの深さＤＰ２は支持基板側
ウェハ１１の厚さよりも小さいので、支持基板側ウェハ
１１を凹部ＨＬ内に載置したときには、支持基板側ウェ
ハ１１は支持台ＨＤの表面よりも若干突出する。そのた
め、凸部ＧＤ１がウェハガイドＧＤ２から突出したとき
に、凸部ＧＤ１の底面と支持基板側ウェハ１１の表面と
が離れ過ぎないようにすることができ、ノッチ３２ａへ
の凸部ＧＤ１の当接状態を確実に保ちつつデバイス形成
側ウェハ３２０または３２１を降下させることができ
る。
ウェハ１１の厚さよりも小さいので、支持基板側ウェハ
１１を凹部ＨＬ内に載置したときには、支持基板側ウェ
ハ１１は支持台ＨＤの表面よりも若干突出する。そのた
め、凸部ＧＤ１がウェハガイドＧＤ２から突出したとき
に、凸部ＧＤ１の底面と支持基板側ウェハ１１の表面と
が離れ過ぎないようにすることができ、ノッチ３２ａへ
の凸部ＧＤ１の当接状態を確実に保ちつつデバイス形成
側ウェハ３２０または３２１を降下させることができ
る。
【００８５】この半導体ウェハ製造装置を用いれば、凹
部ＨＬの端部に形成された凸部ＨＬａの位置と、ウェハ
ガイドＧＤ２に設けられた凸部ＧＤ１の位置とが、所定
の角度だけ互いにずれているので、支持基板側ウェハお
よびデバイス形成側ウェハを所定の角度だけずらして貼
り合わせることができ、実施の形態３にかかる半導体ウ
ェハが得られる。また、実施の形態１および２にかかる
半導体ウェハも同様にして得られる。
部ＨＬの端部に形成された凸部ＨＬａの位置と、ウェハ
ガイドＧＤ２に設けられた凸部ＧＤ１の位置とが、所定
の角度だけ互いにずれているので、支持基板側ウェハお
よびデバイス形成側ウェハを所定の角度だけずらして貼
り合わせることができ、実施の形態３にかかる半導体ウ
ェハが得られる。また、実施の形態１および２にかかる
半導体ウェハも同様にして得られる。
【００８６】
【発明の効果】請求項１に記載の発明によれば、結晶方
位表示部同士が互いにずれた状態で第１および第２の半
導体ウェハが貼り合わされているので、同じ結晶方位に
結晶方位表示部が付された２枚の半導体ウェハの一方を
支持基板側ウェハとし、他方をデバイス形成側ウェハと
して、支持基板側ウェハとデバイス形成側ウェハとで結
晶方位を異ならしめることができる。よって、結晶方位
表示部の付される結晶方位が異なる２種類の半導体ウェ
ハを用意する必要がない。
位表示部同士が互いにずれた状態で第１および第２の半
導体ウェハが貼り合わされているので、同じ結晶方位に
結晶方位表示部が付された２枚の半導体ウェハの一方を
支持基板側ウェハとし、他方をデバイス形成側ウェハと
して、支持基板側ウェハとデバイス形成側ウェハとで結
晶方位を異ならしめることができる。よって、結晶方位
表示部の付される結晶方位が異なる２種類の半導体ウェ
ハを用意する必要がない。
【００８７】請求項２に記載の発明によれば、第１およ
び第２の半導体ウェハはともに（１００）ウェハであっ
て、結晶方位表示部同士が互いに４５°または１３５°
ずれているので、第１および第２の半導体ウェハの一方
を支持基板側ウェハとし、他方をデバイス形成側ウェハ
としたときに、支持基板側ウェハの劈開面である結晶面
｛１１０｝に沿って劈開して、デバイス形成側ウェハの
結晶面｛１００｝を露出させることができる。
び第２の半導体ウェハはともに（１００）ウェハであっ
て、結晶方位表示部同士が互いに４５°または１３５°
ずれているので、第１および第２の半導体ウェハの一方
を支持基板側ウェハとし、他方をデバイス形成側ウェハ
としたときに、支持基板側ウェハの劈開面である結晶面
｛１１０｝に沿って劈開して、デバイス形成側ウェハの
結晶面｛１００｝を露出させることができる。
【００８８】請求項３に記載の発明によれば、デバイス
形成側ウェハの主表面には、ソース／ドレイン間のチャ
ネル方向が結晶方位＜１００＞の方向に平行なＭＯＳト
ランジスタを含む半導体装置が形成されているので、支
持基板側ウェハの劈開面である結晶面｛１１０｝に沿っ
て劈開したときに、デバイス形成側ウェハの結晶面｛１
００｝を露出させて、ＭＯＳトランジスタを含む半導体
装置の断面構造を、チャネルやゲートの方向に対して直
角または平行に見ることができる。そのため、例えばゲ
ート幅の評価等を正確に行うことができる。
形成側ウェハの主表面には、ソース／ドレイン間のチャ
ネル方向が結晶方位＜１００＞の方向に平行なＭＯＳト
ランジスタを含む半導体装置が形成されているので、支
持基板側ウェハの劈開面である結晶面｛１１０｝に沿っ
て劈開したときに、デバイス形成側ウェハの結晶面｛１
００｝を露出させて、ＭＯＳトランジスタを含む半導体
装置の断面構造を、チャネルやゲートの方向に対して直
角または平行に見ることができる。そのため、例えばゲ
ート幅の評価等を正確に行うことができる。
【００８９】請求項４に記載の発明によれば、第１の半
導体ウェハの主表面のうち第２の半導体ウェハの結晶方
位表示部に露出した部分に印字が付されているので、第
２の半導体ウェハの表面の方から半導体ウェハを見たと
きに印字を見ることができ、半導体ウェハの区別がつき
やすい。また、第１の半導体ウェハの主表面のうち結晶
方位表示部に露出した部分を印字スペースとして有効に
利用することができる。
導体ウェハの主表面のうち第２の半導体ウェハの結晶方
位表示部に露出した部分に印字が付されているので、第
２の半導体ウェハの表面の方から半導体ウェハを見たと
きに印字を見ることができ、半導体ウェハの区別がつき
やすい。また、第１の半導体ウェハの主表面のうち結晶
方位表示部に露出した部分を印字スペースとして有効に
利用することができる。
【００９０】請求項５に記載の発明によれば、第１の半
導体ウェハの結晶方位表示部と第２の半導体ウェハの結
晶方位表示部とのなす角度が１８０°であるので、半導
体ウェハの検査工程等において、第１の半導体ウェハの
結晶方位表示部を下側に揃えた状態で複数の半導体ウェ
ハをケース内に収めたときに、ケース外から印字部分が
見えやすく半導体ウェハの区別がつきやすい。
導体ウェハの結晶方位表示部と第２の半導体ウェハの結
晶方位表示部とのなす角度が１８０°であるので、半導
体ウェハの検査工程等において、第１の半導体ウェハの
結晶方位表示部を下側に揃えた状態で複数の半導体ウェ
ハをケース内に収めたときに、ケース外から印字部分が
見えやすく半導体ウェハの区別がつきやすい。
【００９１】請求項６に記載の発明によれば、半導体ウ
ェハはＳＯＩウェハであり、支持基板側ウェハの主表面
のうちＳＯＩ層用ウェハの結晶方位表示部に露出した部
分に印字が付されるので、レーザーによる印字を行って
もＳＯＩ層の剥離が生じる可能性が少ない。
ェハはＳＯＩウェハであり、支持基板側ウェハの主表面
のうちＳＯＩ層用ウェハの結晶方位表示部に露出した部
分に印字が付されるので、レーザーによる印字を行って
もＳＯＩ層の剥離が生じる可能性が少ない。
【００９２】請求項７に記載の発明によれば、結晶方位
が互いにずれた状態でバルク構造の第１および第２の半
導体ウェハが貼り合わされているので、第１および第２
の半導体ウェハの一方を支持基板側ウェハとし、他方を
デバイス形成側ウェハとして、支持基板側ウェハとデバ
イス形成側ウェハとで結晶方位を異ならしめることがで
きる。
が互いにずれた状態でバルク構造の第１および第２の半
導体ウェハが貼り合わされているので、第１および第２
の半導体ウェハの一方を支持基板側ウェハとし、他方を
デバイス形成側ウェハとして、支持基板側ウェハとデバ
イス形成側ウェハとで結晶方位を異ならしめることがで
きる。
【００９３】請求項８に記載の発明によれば、第１およ
び第２の半導体ウェハはともに（１００）ウェハであっ
て、結晶方位が互いに４５°または１３５°ずれている
ので、第１および第２の半導体ウェハの一方を支持基板
側ウェハとし、他方をデバイス形成側ウェハとしたとき
に、支持基板側ウェハの劈開面である結晶面｛１１０｝
に沿って劈開して、デバイス形成側ウェハの結晶面｛１
００｝を露出させることができる。
び第２の半導体ウェハはともに（１００）ウェハであっ
て、結晶方位が互いに４５°または１３５°ずれている
ので、第１および第２の半導体ウェハの一方を支持基板
側ウェハとし、他方をデバイス形成側ウェハとしたとき
に、支持基板側ウェハの劈開面である結晶面｛１１０｝
に沿って劈開して、デバイス形成側ウェハの結晶面｛１
００｝を露出させることができる。
【００９４】請求項９に記載の発明によれば、デバイス
形成側ウェハの主表面には、ソース／ドレイン間のチャ
ネル方向が結晶方位＜１００＞の方向に平行なＭＯＳト
ランジスタを含む半導体装置が形成されているので、支
持基板側ウェハの劈開面である結晶面｛１１０｝に沿っ
て劈開したときに、デバイス形成側ウェハの結晶面｛１
００｝を露出させて、ＭＯＳトランジスタやそれを含む
半導体装置の断面構造を、チャネルやゲートの方向に対
して直角または平行に見ることができる。そのため、例
えばゲート幅の評価等を正確に行うことができる。
形成側ウェハの主表面には、ソース／ドレイン間のチャ
ネル方向が結晶方位＜１００＞の方向に平行なＭＯＳト
ランジスタを含む半導体装置が形成されているので、支
持基板側ウェハの劈開面である結晶面｛１１０｝に沿っ
て劈開したときに、デバイス形成側ウェハの結晶面｛１
００｝を露出させて、ＭＯＳトランジスタやそれを含む
半導体装置の断面構造を、チャネルやゲートの方向に対
して直角または平行に見ることができる。そのため、例
えばゲート幅の評価等を正確に行うことができる。
【００９５】請求項１０に記載の発明によれば、請求項
７に記載の半導体ウェハが得られる。
７に記載の半導体ウェハが得られる。
【００９６】請求項１１に記載の発明によれば、請求項
７に記載の半導体ウェハが得られる。
７に記載の半導体ウェハが得られる。
【００９７】請求項１２に記載の発明によれば、凹部の
端部に形成された凸部の位置と、ガイド部材に設けられ
た凸部の位置とが、所定の角度だけ互いにずれているの
で、第１および第２の半導体ウェハを所定の角度だけず
らして貼り合わせることができ、請求項１に記載の半導
体ウェハが得られる。
端部に形成された凸部の位置と、ガイド部材に設けられ
た凸部の位置とが、所定の角度だけ互いにずれているの
で、第１および第２の半導体ウェハを所定の角度だけず
らして貼り合わせることができ、請求項１に記載の半導
体ウェハが得られる。
【図１】 実施の形態１に係る半導体ウェハを示す上面
図である。
図である。
【図２】 実施の形態１に係る半導体ウェハを示す断面
図である。
図である。
【図３】 実施の形態２に係る半導体ウェハを示す上面
図である。
図である。
【図４】 実施の形態２に係る半導体ウェハを示す上面
図である。
図である。
【図５】 実施の形態３に係る半導体ウェハを示す上面
図である。
図である。
【図６】 実施の形態３に係る半導体ウェハを示す断面
図である。
図である。
【図７】 実施の形態４に係る半導体ウェハの製造方法
の一工程を示す図である。
の一工程を示す図である。
【図８】 実施の形態４に係る半導体ウェハの製造方法
の一工程を示す図である。
の一工程を示す図である。
【図９】 実施の形態４に係る半導体ウェハの製造方法
の一工程を示す図である。
の一工程を示す図である。
【図１０】 実施の形態４に係る半導体ウェハの製造方
法の一工程を示す図である。
法の一工程を示す図である。
【図１１】 実施の形態４に係る半導体ウェハの製造方
法の一工程を示す図である。
法の一工程を示す図である。
【図１２】 実施の形態４に係る半導体ウェハの製造方
法の一工程を示す図である。
法の一工程を示す図である。
【図１３】 実施の形態４に係る半導体ウェハの製造方
法の一工程を示す図である。
法の一工程を示す図である。
【図１４】 実施の形態４に係る半導体ウェハの製造方
法の一工程を示す図である。
法の一工程を示す図である。
【図１５】 実施の形態４に係る半導体ウェハの製造方
法において用いられる製造装置を示す上面図である。
法において用いられる製造装置を示す上面図である。
【図１６】 実施の形態４に係る半導体ウェハの製造方
法において用いられる製造装置を示す断面図である。
法において用いられる製造装置を示す断面図である。
【図１７】 従来の半導体ウェハを示す上面図である。
【図１８】 従来の半導体ウェハを示す断面図である。
【図１９】 従来の半導体ウェハの問題を示す図であ
る。
る。
【図２０】 従来の半導体ウェハの問題を示す図であ
る。
る。
【図２１】 従来の半導体ウェハの問題を示す図であ
る。
る。
１，１１ 支持基板側ウェハ、２ 酸化膜層、３，３１
ＳＯＩ層、３２ デバイス形成層、１ａ，３ａ，３２
ａ ノッチ、３１ａ オリエンテーションフラット、３
２０，３２１ デバイス形成側ウェハ、ＴＲ１ ＭＯＳ
トランジスタ、ＬＳ 印字、ＨＤ 支持台、ＨＬ 凹
部、ＨＬａ 凸部、ＧＤ２ ウェハガイド、ＧＤ１ 凸
部、ＤＦ 結晶欠陥層、ＰＳ 多孔質シリコン層。
ＳＯＩ層、３２ デバイス形成層、１ａ，３ａ，３２
ａ ノッチ、３１ａ オリエンテーションフラット、３
２０，３２１ デバイス形成側ウェハ、ＴＲ１ ＭＯＳ
トランジスタ、ＬＳ 印字、ＨＤ 支持台、ＨＬ 凹
部、ＨＬａ 凸部、ＧＤ２ ウェハガイド、ＧＤ１ 凸
部、ＤＦ 結晶欠陥層、ＰＳ 多孔質シリコン層。
Claims (12)
- 【請求項１】 結晶方位を示す切り欠きである結晶方位
表示部が端部に形成された第１および第２の半導体ウェ
ハを備え、 前記第１および第２の半導体ウェハにおいて前記結晶方
位表示部は同じ結晶方位を示し、 前記結晶方位表示部同士が互いにずれた状態で前記第１
および第２の半導体ウェハが貼り合わされた半導体ウェ
ハ。 - 【請求項２】 請求項１に記載の半導体ウェハであっ
て、 前記第１および第２の半導体ウェハはともに（１００）
面が主表面となる（１００）ウェハであって、 前記結晶方位表示部同士が互いに４５°または１３５°
ずれている半導体ウェハ。 - 【請求項３】 請求項２に記載の半導体ウェハであっ
て、 前記第１の半導体ウェハは支持基板側ウェハであり、前
記第２の半導体ウェハはデバイス形成側ウェハであっ
て、 前記デバイス形成側ウェハの主表面には、ソース／ドレ
イン間のチャネル方向が結晶方位＜１００＞の方向に平
行なＭＯＳトランジスタを含む半導体装置が形成された
半導体ウェハ。 - 【請求項４】 第１の半導体ウェハと、 結晶方位を示す切り欠きである結晶方位表示部が端部に
形成された第２の半導体ウェハとを備え、 前記第１の半導体ウェハの主表面の一部が前記第２の半
導体ウェハの結晶方位表示部に露出するように前記第１
および第２の半導体ウェハが貼り合わされ、 前記第１の半導体ウェハの主表面の前記一部に印字が付
されている半導体ウェハ。 - 【請求項５】 請求項４に記載の半導体ウェハであっ
て、 前記第１の半導体ウェハの端部にも結晶方位を示す切り
欠きである結晶方位表示部が形成され、 前記第１の半導体ウェハの前記結晶方位表示部と前記第
２の半導体ウェハの前記結晶方位表示部とのなす角度が
１８０°である半導体ウェハ。 - 【請求項６】 請求項４に記載の半導体ウェハであっ
て、 前記第１の半導体ウェハは支持基板側ウェハであり、 前記第２の半導体ウェハはＳＯＩ層用ウェハであって、 前記支持基板側ウェハおよび前記ＳＯＩ層用ウェハのう
ち少なくとも一方の主表面には絶縁膜が形成された半導
体ウェハ。 - 【請求項７】 ともにバルク構造である第１および第２
の半導体ウェハを備え、 結晶方位が互いにずれた状態で前記第１および第２の半
導体ウェハが貼り合わされた半導体ウェハ。 - 【請求項８】 請求項７に記載の半導体ウェハであっ
て、 前記第１および第２の半導体ウェハはともに（１００）
面が主表面となる（１００）ウェハであって、 前記結晶方位が互いに４５°または１３５°ずれている
半導体ウェハ。 - 【請求項９】 請求項８に記載の半導体ウェハであっ
て、 前記第１の半導体ウェハは支持基板側ウェハであり、前
記第２の半導体ウェハはデバイス形成側ウェハであっ
て、 前記デバイス形成側ウェハの主表面には、ソース／ドレ
イン間のチャネル方向が結晶方位＜１００＞の方向に平
行なＭＯＳトランジスタを含む半導体装置が形成された
半導体ウェハ。 - 【請求項１０】 請求項７に記載の半導体ウェハを製造
する製造方法であって、 半導体基板の主表面から水素イオンを注入し、前記主表
面から所定の深さの位置に結晶欠陥層を形成することに
より前記第２の半導体ウェハを準備する工程（ａ）と、 前記第１および第２の半導体ウェハの結晶方位が互いに
ずれた状態で、前記第２の半導体ウェハの主表面を前記
第１の半導体ウェハの主表面に貼り合わせる工程（ｂ）
と、 前記第１および第２の半導体ウェハに熱処理を行って前
記第２の半導体ウェハを前記結晶欠陥層において分割す
る工程（ｃ）と、 前記第１および第２の半導体ウェハのうち前記結晶欠陥
層の存在した部分から研磨を行う工程（ｄ）とを備える
半導体ウェハの製造方法。 - 【請求項１１】 請求項７に記載の半導体ウェハを製造
する製造方法であって、 半導体基板の主表面に多孔質半導体層および半導体層を
形成して前記第２の半導体ウェハを準備する工程（ａ）
と、 前記第１および第２の半導体ウェハの結晶方位が互いに
ずれた状態で、前記第２の半導体ウェハの前記半導体層
を前記第１の半導体ウェハの主表面に貼り合わせる工程
（ｂ）と、 前記半導体基板および前記多孔質半導体層を除去する工
程（ｃ）とを備える半導体ウェハの製造方法。 - 【請求項１２】 請求項１に記載の半導体ウェハを製造
する製造装置であって、 前記第１の半導体ウェハが載置される凹部が形成された
支持台と、 前記第１および第２の半導体ウェハを貼り合わせる際に
前記第２の半導体ウェハの位置合わせガイドとして用い
られる、前記凹部を囲んで前記支持台上に設置されたガ
イド部材とを備え、 前記凹部の端部には前記第１の半導体ウェハの前記結晶
方位表示部に当接する凸部が形成され、 前記ガイド部材には、前記第２の半導体ウェハの前記結
晶方位表示部に当接することが可能な可動の凸部が設け
られ、 前記凹部の端部に形成された前記凸部の位置と、前記ガ
イド部材に設けられた前記凸部の位置とは、所定の角度
だけ互いにずれている半導体ウェハの製造装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325368A JP2002134374A (ja) | 2000-10-25 | 2000-10-25 | 半導体ウェハ、その製造方法およびその製造装置 |
| US09/930,202 US6864534B2 (en) | 2000-10-25 | 2001-08-16 | Semiconductor wafer |
| FR0112264A FR2815772B1 (fr) | 2000-10-25 | 2001-09-24 | Tranche de semi-conducteur, procede de fabrication et appareil de fabrication |
| DE10152096A DE10152096A1 (de) | 2000-10-25 | 2001-10-23 | Halbleiter-Wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325368A JP2002134374A (ja) | 2000-10-25 | 2000-10-25 | 半導体ウェハ、その製造方法およびその製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134374A true JP2002134374A (ja) | 2002-05-10 |
Family
ID=18802746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000325368A Pending JP2002134374A (ja) | 2000-10-25 | 2000-10-25 | 半導体ウェハ、その製造方法およびその製造装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6864534B2 (ja) |
| JP (1) | JP2002134374A (ja) |
| DE (1) | DE10152096A1 (ja) |
| FR (1) | FR2815772B1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| FR2845076A1 (fr) * | 2002-09-30 | 2004-04-02 | Renesas Tech Corp | Substrat semi-conducteur et procede de fabrication |
| US6870226B2 (en) | 2002-10-17 | 2005-03-22 | Renesas Technology Corp. | Semiconductor device and method of manufacturing same |
| JP2006049895A (ja) * | 2004-07-28 | 2006-02-16 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体デバイス、半導体チップ及び半導体デバイス製造方法 |
| KR100613188B1 (ko) | 2003-08-05 | 2006-08-17 | 인터내셔널 비지네스 머신즈 코포레이션 | 웨이퍼 본딩 공정과 ｓｉｍｏｘ 공정을 이용하여 다른결정 방향을 갖는 자기 정렬된 ｓｏｉ |
| JP2008513973A (ja) * | 2004-06-21 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法 |
| JP2008523620A (ja) * | 2004-12-08 | 2008-07-03 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 複数のスタックしたハイブリッド方位層を含む半導体装置および半導体装置の形成方法 |
| WO2009013857A1 (ja) | 2007-07-25 | 2009-01-29 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウェーハの回転角度の測定方法 |
| US8980671B2 (en) | 2011-02-24 | 2015-03-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
| DE102014105968B4 (de) * | 2013-05-03 | 2017-04-13 | Infineon Technologies Ag | Halbleitervorrichtung mit Trenchtransistor-Zellanordnung und Herstellungsverfahren |
Families Citing this family (223)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8058142B2 (en) * | 1996-11-04 | 2011-11-15 | Besang Inc. | Bonded semiconductor structure and method of making the same |
| US8018058B2 (en) * | 2004-06-21 | 2011-09-13 | Besang Inc. | Semiconductor memory device |
| JP2004207606A (ja) * | 2002-12-26 | 2004-07-22 | Disco Abrasive Syst Ltd | ウェーハサポートプレート |
| US20100133695A1 (en) * | 2003-01-12 | 2010-06-03 | Sang-Yun Lee | Electronic circuit with embedded memory |
| JP2004228273A (ja) * | 2003-01-22 | 2004-08-12 | Renesas Technology Corp | 半導体装置 |
| US8071438B2 (en) * | 2003-06-24 | 2011-12-06 | Besang Inc. | Semiconductor circuit |
| FR2860842B1 (fr) * | 2003-10-14 | 2007-11-02 | Tracit Technologies | Procede de preparation et d'assemblage de substrats |
| US7023055B2 (en) * | 2003-10-29 | 2006-04-04 | International Business Machines Corporation | CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding |
| JP4714423B2 (ja) * | 2004-01-06 | 2011-06-29 | Ｏｋｉセミコンダクタ株式会社 | 半導体ウエハとその製造方法 |
| US7208803B2 (en) * | 2004-05-05 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a raised source/drain and a semiconductor device employing the same |
| US7208815B2 (en) * | 2004-05-28 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof |
| US7348610B2 (en) * | 2005-02-24 | 2008-03-25 | International Business Machines Corporation | Multiple layer and crystal plane orientation semiconductor substrate |
| US20110143506A1 (en) * | 2009-12-10 | 2011-06-16 | Sang-Yun Lee | Method for fabricating a semiconductor memory device |
| US8367524B2 (en) * | 2005-03-29 | 2013-02-05 | Sang-Yun Lee | Three-dimensional integrated circuit structure |
| JP2008535232A (ja) * | 2005-03-29 | 2008-08-28 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 完全ハイブリッドｓｏｉ型多層構造 |
| US7547917B2 (en) * | 2005-04-06 | 2009-06-16 | International Business Machines Corporation | Inverted multilayer semiconductor device assembly |
| US7531392B2 (en) * | 2006-02-27 | 2009-05-12 | International Business Machines Corporation | Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same |
| US20070228425A1 (en) * | 2006-04-04 | 2007-10-04 | Miller Gayle W | Method and manufacturing low leakage MOSFETs and FinFETs |
| FR2899594A1 (fr) | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
| US7670928B2 (en) * | 2006-06-14 | 2010-03-02 | Intel Corporation | Ultra-thin oxide bonding for S1 to S1 dual orientation bonding |
| US7820501B2 (en) * | 2006-10-11 | 2010-10-26 | International Business Machines Corporation | Decoder for a stationary switch machine |
| US8389099B1 (en) | 2007-06-01 | 2013-03-05 | Rubicon Technology, Inc. | Asymmetrical wafer configurations and method for creating the same |
| US8373439B2 (en) | 2009-04-14 | 2013-02-12 | Monolithic 3D Inc. | 3D semiconductor device |
| US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US8362800B2 (en) | 2010-10-13 | 2013-01-29 | Monolithic 3D Inc. | 3D semiconductor device including field repairable logics |
| US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
| US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
| US8395191B2 (en) | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8384426B2 (en) * | 2009-04-14 | 2013-02-26 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8378715B2 (en) | 2009-04-14 | 2013-02-19 | Monolithic 3D Inc. | Method to construct systems |
| US7986042B2 (en) | 2009-04-14 | 2011-07-26 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8754533B2 (en) | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
| US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| US8362482B2 (en) | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8405420B2 (en) | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
| US9711407B2 (en) | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US8148728B2 (en) | 2009-10-12 | 2012-04-03 | Monolithic 3D, Inc. | Method for fabrication of a semiconductor device and structure |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US8476145B2 (en) | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
| US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| JP2011198962A (ja) * | 2010-03-18 | 2011-10-06 | Toshiba Corp | 半導体発光素子の製造方法 |
| KR101134819B1 (ko) | 2010-07-02 | 2012-04-13 | 이상윤 | 반도체 메모리 장치의 제조 방법 |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US8379458B1 (en) | 2010-10-13 | 2013-02-19 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US8975670B2 (en) | 2011-03-06 | 2015-03-10 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| US9064808B2 (en) * | 2011-07-25 | 2015-06-23 | Synopsys, Inc. | Integrated circuit devices having features with reduced edge curvature and methods for manufacturing the same |
| US8609550B2 (en) | 2011-09-08 | 2013-12-17 | Synopsys, Inc. | Methods for manufacturing integrated circuit devices having features with reduced edge curvature |
| US8687399B2 (en) | 2011-10-02 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9029173B2 (en) | 2011-10-18 | 2015-05-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| JP5836223B2 (ja) * | 2011-12-02 | 2015-12-24 | 株式会社神戸製鋼所 | 貼合基板の回転ズレ量計測装置、貼合基板の回転ズレ量計測方法、及び貼合基板の製造方法 |
| US9000557B2 (en) | 2012-03-17 | 2015-04-07 | Zvi Or-Bach | Semiconductor device and structure |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US8557632B1 (en) | 2012-04-09 | 2013-10-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US8686428B1 (en) | 2012-11-16 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8574929B1 (en) | 2012-11-16 | 2013-11-05 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US8674470B1 (en) | 2012-12-22 | 2014-03-18 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9871034B1 (en) | 2012-12-29 | 2018-01-16 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US9385058B1 (en) | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8994404B1 (en) | 2013-03-12 | 2015-03-31 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US9117749B1 (en) | 2013-03-15 | 2015-08-25 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| JP5921473B2 (ja) * | 2013-03-21 | 2016-05-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| KR20180022998A (ko) * | 2015-07-03 | 2018-03-06 | 어플라이드 머티어리얼스, 인코포레이티드 | 반도체 디바이스 |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| DE112016004265T5 (de) | 2015-09-21 | 2018-06-07 | Monolithic 3D Inc. | 3d halbleitervorrichtung und -struktur |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11139402B2 (en) | 2018-05-14 | 2021-10-05 | Synopsys, Inc. | Crystal orientation engineering to achieve consistent nanowire shapes |
| US10714433B2 (en) * | 2018-05-16 | 2020-07-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for manufacturing the same |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11264458B2 (en) | 2019-05-20 | 2022-03-01 | Synopsys, Inc. | Crystal orientation engineering to achieve consistent nanowire shapes |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL171309C (nl) * | 1970-03-02 | 1983-03-01 | Hitachi Ltd | Werkwijze voor de vervaardiging van een halfgeleiderlichaam, waarbij een laag van siliciumdioxyde wordt gevormd op een oppervlak van een monokristallijn lichaam van silicium. |
| JPS5660061A (en) | 1979-10-19 | 1981-05-23 | Nec Corp | Semiconductor device |
| JPH01241854A (ja) | 1988-03-24 | 1989-09-26 | Nippon Denso Co Ltd | 半導体装置 |
| JP2742710B2 (ja) * | 1989-06-26 | 1998-04-22 | 三菱電機株式会社 | 半導体ウェハ |
| JPH0590117A (ja) | 1991-09-27 | 1993-04-09 | Toshiba Corp | 単結晶薄膜半導体装置 |
| JPH065569A (ja) | 1992-06-17 | 1994-01-14 | Ratsupu Master S F T Kk | 半導体ウエハのチャック機構 |
| JPH08213578A (ja) | 1995-02-06 | 1996-08-20 | Hitachi Ltd | Ｓｏｉ基板及びその製造方法 |
| JP3580600B2 (ja) * | 1995-06-09 | 2004-10-27 | 株式会社ルネサステクノロジ | 半導体装置の製造方法およびそれに使用される半導体ウエハ並びにその製造方法 |
| JPH09223667A (ja) | 1996-02-16 | 1997-08-26 | Hitachi Ltd | 積層基板およびその製造方法 |
| JPH09246505A (ja) | 1996-03-01 | 1997-09-19 | Hitachi Ltd | 半導体集積回路装置 |
-
2000
- 2000-10-25 JP JP2000325368A patent/JP2002134374A/ja active Pending
-
2001
- 2001-08-16 US US09/930,202 patent/US6864534B2/en not_active Expired - Lifetime
- 2001-09-24 FR FR0112264A patent/FR2815772B1/fr not_active Expired - Fee Related
- 2001-10-23 DE DE10152096A patent/DE10152096A1/de not_active Ceased
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| FR2845076A1 (fr) * | 2002-09-30 | 2004-04-02 | Renesas Tech Corp | Substrat semi-conducteur et procede de fabrication |
| US7291542B2 (en) | 2002-09-30 | 2007-11-06 | Renesas Technology Corp. | Semiconductor wafer and manufacturing method thereof |
| KR100872608B1 (ko) * | 2002-10-17 | 2008-12-09 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치 |
| US6870226B2 (en) | 2002-10-17 | 2005-03-22 | Renesas Technology Corp. | Semiconductor device and method of manufacturing same |
| US7531878B2 (en) | 2002-10-17 | 2009-05-12 | Renesas Technology Corp. | Semiconductor MIS transistor formed on SOI semiconductor substrate |
| US7164172B2 (en) | 2002-10-17 | 2007-01-16 | Renesas Technology Corp. | Semiconductor device and method of manufacturing same |
| KR100613188B1 (ko) | 2003-08-05 | 2006-08-17 | 인터내셔널 비지네스 머신즈 코포레이션 | 웨이퍼 본딩 공정과 ｓｉｍｏｘ 공정을 이용하여 다른결정 방향을 갖는 자기 정렬된 ｓｏｉ |
| JP2008513973A (ja) * | 2004-06-21 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法 |
| JP2006049895A (ja) * | 2004-07-28 | 2006-02-16 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体デバイス、半導体チップ及び半導体デバイス製造方法 |
| JP2008523620A (ja) * | 2004-12-08 | 2008-07-03 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 複数のスタックしたハイブリッド方位層を含む半導体装置および半導体装置の形成方法 |
| WO2009013857A1 (ja) | 2007-07-25 | 2009-01-29 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウェーハの回転角度の測定方法 |
| JP2009032802A (ja) * | 2007-07-25 | 2009-02-12 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの回転角度の測定方法 |
| US7861421B2 (en) | 2007-07-25 | 2011-01-04 | Shin-Etsu Handotai Co., Ltd. | Method for measuring rotation angle of bonded wafer |
| US8980671B2 (en) | 2011-02-24 | 2015-03-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
| DE102014105968B4 (de) * | 2013-05-03 | 2017-04-13 | Infineon Technologies Ag | Halbleitervorrichtung mit Trenchtransistor-Zellanordnung und Herstellungsverfahren |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030094674A1 (en) | 2003-05-22 |
| US6864534B2 (en) | 2005-03-08 |
| DE10152096A1 (de) | 2002-06-27 |
| FR2815772A1 (fr) | 2002-04-26 |
| FR2815772B1 (fr) | 2005-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002134374A (ja) | 半導体ウェハ、その製造方法およびその製造装置 | |
| TWI307137B (en) | Semiconductor device and method of semiconductor device | |
| US7291542B2 (en) | Semiconductor wafer and manufacturing method thereof | |
| US7393730B2 (en) | Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same | |
| KR100510112B1 (ko) | 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 | |
| JP4029885B2 (ja) | 半導体装置の製造方法 | |
| US20110042780A1 (en) | Methods of manufacturing semiconductor structures and semiconductor structures obtained by such methods | |
| US7271447B2 (en) | Semiconductor device | |
| JPH1022184A (ja) | 基板張り合わせ装置 | |
| TW200414542A (en) | Semiconductor device | |
| JP4029884B2 (ja) | 半導体装置の製造方法 | |
| JPH077144A (ja) | Ｓｏｉトランジスタおよびそれを形成する方法 | |
| JPH05129423A (ja) | 半導体装置及びその製造方法 | |
| US7592239B2 (en) | Flexible single-crystal film and method of manufacturing the same | |
| JP3496925B2 (ja) | 半導体基板とその製造方法 | |
| US6933590B2 (en) | Semiconductor device comprising plurality of semiconductor areas having the same top surface and different film thicknesses and manufacturing method for the same | |
| US20070026584A1 (en) | Dielectric isolated body biasing of silicon on insulator | |
| US7592208B2 (en) | Method for manufacturing semiconductor substrate and method for manufacturing semiconductor apparatus and photomask | |
| US6214693B1 (en) | Process for the production of semiconductor device | |
| US7294539B2 (en) | Semiconductor substrate, semiconductor device, method of manufacturing semiconductor substrate, and method of manufacturing semiconductor device | |
| US20070090491A1 (en) | Semiconductor structure with silicon on insulator | |
| JP3189055B2 (ja) | 化合物半導体装置用ウエハ及びその製造方法 | |
| JPH08330553A (ja) | Ｓｏｉウエハおよびそれを用いた半導体集積回路装置の製造方法 | |
| JP5443178B2 (ja) | 半導体装置の製造方法、半導体装置及び半導体ウエハへの印字方法 | |
| JPH04299859A (ja) | 半導体装置の製造方法 |