DE10152096A1

DE10152096A1 - Halbleiter-Wafer

Info

Publication number: DE10152096A1
Application number: DE10152096A
Authority: DE
Inventors: Takashi Ipposhi; Takuji Matsumoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-10-25
Filing date: 2001-10-23
Publication date: 2002-06-27
Also published as: US20030094674A1; FR2815772B1; FR2815772A1; JP2002134374A; US6864534B2

Abstract

Um einen Halbleiter-Wafer bereitzustellen, bei dem die Kristallorientierungen eines Wafers für das Unterstützungssubstrat und eines Wafers für die Vorrichtungsausbildung zueinander vesetzt sind, ist es nicht nötig, zwei Arten von Wafern zu fertigen, die unterschiedliche Kristallorientierungen aufweisen, bei denen eine Kerbe oder eine Orientierungs-Abflachung vorgesehen werden müssen. Einer der beiden Halbleiter-Wafer mit einer Kerbe oder einer Orientierungs-Abflachung, die in der gleichen Kristallorientierung <110> vorgesehen sind, wird als ein Wafer (1) für das Unterstützungssubstrat gewählt und der andere wird als ein Wafer für die Vorrichtungsausbildung gewählt. Beide Wafer werden mit zueinander versetzten Kerben oder Orientierungs-Abflachungen verbunden (beispielsweise wird für eine Kristallorientierung <100> des Wafers für die Vorrichtungsausbildung und für die Kristallorientierung <110> des Wafers (1) für das Unterstützungssubstrat die gleiche Richtung gewählt). Der Wafer für die Vorrichtungsausbildung wird zerteilt, um eine SOI-Schicht (3) zu erhalten. Ein MOS-Transistor (TR1) oder dergleichen wird auf der SOI-Schicht (3) ausgebildet.

Description

Die vorliegende Erfindung bezieht sich auf einen Halbleiter- Wafer mit einer Oberfläche, auf der eine integrierte Schaltung oder dergleichen ausgebildet ist.

In dem Fall, in dem durch Verbinden eines Wafers für das Un terstützungssubstrat und eines Wafers für eine SOI-Schicht ein SOI(Silizium auf Isolator)-Wafer hergestellt werden soll, wer den das SMART CUT-Verfahren, das ELTRAN-Verfahren oder der gleichen verwendet. (Bezüglich des SMART CUT-Verfahrens siehe beispielsweise "SMART CUT. A PROMISING NEW SOI MATERIAL TECHNOLOGY" M. BRUEL u. a., Proceedings 1995 IEEE International SOI Conference, Okt. 1995, S. 178-179. Bezüglich des ELTRAN- Verfahrens siehe beispielsweise "HIGH - QUALITY EPITAXIAL LAYER TRANSFER (ELTRAN) BY BOND AND ETCH - BACK OF POROUS Si" N. Sato u. a., Proceedings 1995 IEEE International SOI Conference, Okt. 1995, S. 176-177 und "Water Jet Splitting of Thin Porous Si for ELTRAN" K. Ohmi u. a., Extended Abstracts of the 1999 International Conference on Solid State Devices and materials, Tokyo, 1999, S. 354-355.)

Fig. 17 ist eine Ansicht, die ein Beispiel eines der Anmelde rin bekannten SOI-Wafers zeigt. Ein SOI-Wafer 400 ist ein (100)-Wafer mit einer (100)-Ebene als einer Hauptoberfläche.

Fig. 18 ist eine Ansicht, die einen Querschnitt entlang einer Schnittlinie W-W in Fig. 17 zeigt.

Wie in den Fig. 17 und 18 gezeigt, ist auf einer Hauptober fläche eines Wafers 1 für das beispielsweise aus einem Silizi umsubstrat gebildete Unterstützungssubstrat eine Oxidfilm- Schicht 2 vorgesehen und ist in dem SOI-Wafer 400 eine SOI- Schicht 3 auf der Oxidfilm-Schicht 2 ausgebildet. Die SOI- Schicht 3 und die Oxidfilm-Schicht 2 werden durch Verbinden eines Wafers für eine SOI-Schicht, der einen auf einer Haupt oberfläche ausgebildeten Oxidfilm aufweist, mit dem Wafer 1 für das Unterstützungssubstrat und nachfolgendes Entfernen ei nes Teils desselben gebildet. Die SOI-Schicht 3 und die Oxid film-Schicht 2 haben nahezu den gleichen Durchmesser. Abhängig von einem Herstellungsverfahren können beide Durchmesser ein wenig variiert werden.

Die SOI-Schicht 3 ist mit einer Halbleitervorrichtung ausges tattet, welche Vorrichtungen wie zum Beispiel MOS(Metall-Oxid- Halbleiter)-Transistoren TR1 und TR2, eine Verdrahtung zum Verbinden der Vorrichtungen und dergleichen enthält. In dem Wafer 1 für das Unterstützungssubstrat und der SOI-Schicht 3 sind in einer Richtung einer Kristallorientierung <110< Kerben 1a bzw. 3a ausgebildet. Darüberhinaus zeigt Fig. 17 ebenfalls in einer Waferfläche die Kristallorientierungen <100< und <110<.

Bei dem der Anmelderin bekannten SOI-Wafer ist eine Richtung eines Kanals zwischen einer Source und einer Drain eines MOS- Transistors im Allgemeinen parallel zur Kristallorientierung <110< vorgesehen. Die MOS-Transistoren TR1 und TR2 in Fig. 17 werden als ein Beispiel herangezogen. Bei den MOS-Transistoren TR1 und TR2 bezeichnen die Bezeichnungen S, D und G eine Sour ce bzw. eine Drain bzw. ein Gate.

Mit einer derartigen Anordnung, bei der die Kanalrichtung pa rallel zur Kristallorientierung <100< ist, kann jedoch eine Transistoreigenschaft geändert werden. Spezieller ist bekannt, daß eine Anordnung, bei der die Kanalrichtung parallel zur Kristallorientierung <100< gewählt wird, die Stromtreiberfä higkeit eines P-Kanal-MOS-Transistors um ungefähr 15% erhöhen kann und weiterhin einen Kurzkanaleffekt verringern kann. Es wird angenommen, daß die Stromtreiberfähigkeit infolge einer größeren Mobilität eines Lochs bei der Kristallorientierung <100< gegenüber jener bei der Kristallorientierung <110< er höht ist. Weiterhin wird angenommen, daß der Kurzkanaleffekt infolge eines geringeren Diffusionskoeffizienten von Bor in der Kristallorientierung <100< gegenüber jenem in der Kris tallorientierung <110< verringert ist (siehe "Effect of <100< Channel Direction for High Performance SCE Immune pMOSFET with Less Than 0,15 µm Gate Length" H. Sayama u. a., IEDM99, S. 657- 660).

In dem Fall, in dem bei dem (100)-Wafer die Kanalrichtung des MOS-Transistors parallel zur Kristallorientierung <100< vorge sehen werden soll, sollte eine Richtung des Wafers um 45° oder 135° gedreht werden, um eine Schaltung unter Verwendung einer der Anmelderin bekannten Schaltungsmuster-Maske, einer der An melderin bekannten Herstellungsvorrichtung oder dergleichen auszubilden. In diesem Fall ist es wünschenswert, daß Richtun gen einer Kerbe und einer Orientierungs-Abflachung von der Kristallorientierung <110< zur Kristallorientierung <100< hin verändert werden, so daß ein Wafer auf exakte Weise in der der Anmelderin bekannten Herstellungs-Vorrichtung verwendet werden kann.

In einigen Fällen behindert jedoch die einfache Drehung des Wafers um 45° oder 135° die Entwicklung einer neuen Vorrich tung. Dies wird unten beschrieben.

Bei einem Wafer eines Kristalls mit einer Diamantstruktur, wie zum Beispiel einem Siliziumkristall, ist eine Kristalloberflä che {110} oder {111} eine Spaltebene. In dem Fall des (100)- Wafers ist vor allem die Kristalloberfläche {110} die Spalt ebene.

Bei einer Vorgehensweise der Entwicklung einer Vorrichtung, wird eine Querschnittsstruktur der auf einem Wafer gebildeten Vorrichtung mittels eines Elektronenmikroskops überwacht. In diesem Fall wird der Wafer oftmals gespalten. Wenn eine andere Oberfläche als die Spaltebene freigelegt ist, ist es notwen dig, ein Ätzen des Wafers mittels einer FIB(fokussierter Io nenstrahl)-Vorrichtung oder dergleichen durchzuführen. Folg lich ist ein großer Anteil an Zeit und Arbeit erforderlich, so daß eine Entwicklungseffizienz verringert ist.

Wenn der (100)-Wafer einfach um 45° oder 135° gedreht wird, um auf seiner Oberfläche einen MOS-Transistor mit einer Kanal richtung parallel zur Kristallorientierung <100< auszubilden, wird eine in Fig. 19 gezeigte Struktur erhalten. In Fig. 19 ist ein MOS-Transistor TR3 auf einer (100)-Ebene eines Wafers 30 ausgebildet, auf welcher eine Kerbe 30a in einer Richtung der Kristallorientierung <100< vorgesehen ist.

In dem Fall, in dem der Wafer 30 gespalten wird, erscheint ei ne Spaltebene CL in der Richtung der Kristallorientierung <110<. Da die Kanalrichtung des MOS-Transistors TR3 parallel zur Kristallorientierung <100< vorgesehen ist, tritt ein Ab schnitt des MOS-Transistors TR3 auf, der bezüglich einer Rich tung eines Kanals oder eines Gates schräg verlaufend gebrochen ist. Folglich wird die schräg zur Richtung des Kanals oder des Gates verlaufende Querschnittsstruktur überwacht und es ist schwierig, auf genaue Weise beispielsweise die Abschätzung ei ner Gateweite oder dergleichen durchzuführen.

Darüber hinaus zeigt Fig. 20 ein Beispiel, bei dem eine Spei cherzellenfeld-Vorrichtung AR mit einer in einer Matrix vorge sehenen Zelle CE wie zum Beispiel einem Speicher, auf dem Wa fer 30 dergestalt ausgebildet ist, daß die Kanalrichtung pa rallel zur Kristallorientierung <100< ist. Auch in diesem Fall tritt die Spaltebene CL in Richtung der Kristallorientierung <110< auf. Deshalb wird die schräg zur Richtung des Kanals oder des Gates verlaufende Querschnittsstruktur überwacht. Es ist beispielsweise schwierig, die Periodizität einer Quer schnittsstruktur einer jeden Zelle oder dergleichen zu bewer ten.

Noch spezieller ist es schwierig, eine wünschenswerte Quer schnittsstruktur mittels Spaltens freizulegen, wenn der Wafer einfach um 45° oder 135° gedreht wird um die Vorrichtung aus zubilden. Folglich wird die Entwicklung einer neuen Vorrich tung behindert.

Aus diesem Grunde wird vorgeschlagen, daß nur ein Wafer für eine SOI-Schicht als Wafer für die Bildung der Vorrichtung um 45° gedreht wird und mit einem Wafer für das Unterstützungs substrat verbunden wird, wodurch ein SOI-Wafer hergestellt wird. Wie in Fig. 21 gezeigt, ist es vorzuziehen, daß ein SOI- Wafer 500 dergestalt hergestellt wird, daß der Wafer 30 für eine SOI-Schicht des (100)-Wafers mit der Kerbe 30a in Rich tung der Kristallorientierung <100< mit dem Wafer 1 für das Unterstützungssubstrat des (100)-Wafers mit der Kerbe 1a in der Richtung der Kristallorientierung <110< verbunden wird. Folglich kann der Wafer entlang der Spaltebene des Wafers 1 für das Unterstützungssubstrat, die während des Spaltens das Meiste einer Waferdicke einnimmt, zerteilt werden und ein MOS- Transistor mit einer Kanalrichtung parallel zur Kristallorien tierung <100< kann ausgebildet werden.

In diesem Fall ist der Wafer 30 für eine SOI-Schicht mit der Kerbe 30a in Richtung der Kristallorientierung <100< versehen und der Wafer 1 für das Unterstützungssubstrat ist mit der Kerbe 1a in Richtung der Kristallorientierung <110< versehen. Aufgrund eines Unterschiedes in einer Richtung der Kerbe ist es deshalb notwendig, zwei Arten von Halbleiter-Wafern zu fer tigen. Folglich wird ein Herstellungsprozeß verkompliziert.

Aufgabe der vorliegenden Erfindung ist es, einen Halbleiter- Wafer bereitzustellen, bei dem Kristallorientierungen eines Wafers für das Unterstützungssubstrat und eines Wafers für das Ausbilden der Vorrichtung gegeneinander versetzt sind, wobei zwei Arten von Halbleiter-Wafern mit unterschiedlichen Kris tallorientierungen, in denen eine Kerbe oder eine Orientie rungs-Abflachung vorgesehen werden, nicht erforderlich sind.

Die Aufgabe wird gelöst durch einen Halbleiter-Wafer gemäß An spruch 1, Anspruch 5 oder Anspruch 8, ein Verfahren zum Her stellen eines Halbleiter-Wafers gemäß Anspruch 11 oder An spruch 12 und eine Vorrichtung zum Herstellen eines Halblei ter-Wafers gemäß Anspruch 13.

Ein erster Aspekt der vorliegenden Erfindung ist auf einen Halbleiter-Wafer mit einem ersten und einem zweiten Halblei ter-Wafer, die auf ihren Rändern ausgebildete Kristallorien tierungsdarstellungsabschnitte als Ausnehmungen, die die Kris tallorientierung anzeigen, aufweisen,
worin die Kristallorientierungsdarstellungsabschnitte in dem ersten und dem zweiten Halbleiter-Wafer eine identische Kris tallorientierung anzeigen und
der erste und der zweite Halbleiter-Wafer mit zueinander ver setzten Kristallorientierungsdarstellungsabschnitten verbunden sind, gerichtet.

Ein zweiter Aspekt der vorliegenden Erfindung ist auf den Halbleiter-Wafer gemäß des ersten Aspekts der vorliegenden Er findung gerichtet, worin sowohl der erste als auch der zweite Halbleiter-Wafer (100)-Wafer sind, in denen (100)-Ebenen Hauptoberflächen sind und die Kristallorientierungsdarstellungsabschnitte um 45° oder 135° zueinander versetzt sind.

Ein dritter Aspekt der vorliegenden Erfindung ist auf den Halbleiter-Wafer gemäß des zweiten Aspekts der vorliegenden Erfindung gerichtet, worin der erste Halbleiter-Wafer ein Wa fer für ein Unterstützungssubstrat ist und der zweite Halblei ter-Wafer ein Wafer für eine Vorrichtungsausbildung ist und eine Hauptoberfläche des Wafers für die Vorrichtungsausbildung mit einer Halbleitervorrichtung versehen ist, die einen MOS- Transistor enthält, bei dem eine Kanalrichtung zwischen einer Source und einer Drain parallel zu einer Richtung einer Kris tallorientierung <100< ist.

Ein vierter Aspekt der vorliegenden Erfindung ist auf einen. Halbleiter-Wafer mit einem ersten und einem zweiten Halblei ter-Wafer, der einen auf seinem Rand ausgebildeten Kristall orientierungsdarstellungsabschnitt als Ausnehmung, die die Kristallorientierung anzeigt, aufweist, worin der erste und der zweite Halbleiter-Wafer dergestalt miteinan der verbunden sind, daß ein Teil einer Hauptoberfläche des ersten Halbleiter-Wafers zum Kristallorientierungsdarstel lungsabschnitt des zweiten Halbleiter-Wafers hin freiliegt und der Teil der Hauptoberfläche des ersten Halbleiter-Wafers mit einer Beschriftung versehen ist, gerichtet.

Ein fünfter Aspekt der vorliegenden Erfindung ist auf den Halbleiter-wafer gemäß des vierten Aspekts der vorliegenden Erfindung gerichtet, worin ein Kristallorientierungsdarstel lungsabschnitt als eine Ausnehmung, die eine Kristallorientie rung anzeigt, ebenfalls auf einem Rand des ersten Halbleiter- Wafers ausgebildet ist und der Kristallorientierungsdarstellungsabschnitt des ersten Halbleiter-Wafers und der Kristallorientierungsdarstellungsab schnitt des zweiten Halbleiter-Wafers einen Winkel von 180° bilden.

Ein sechster Aspekt der vorliegenden Erfindung ist auf den Halbleiter-Wafer gemäß des vierten Aspekts der vorliegenden Erfindung gerichtet, worin der erste Halbleiter-Wafer ein Wa fer für ein Unterstützungssubstrat ist,
der zweite Halbleiter-Wafer ein Wafer für eine SOI-Schicht ist und
auf einer Hauptoberfläche von zumindest dem Wafer für das Un terstützungssubstrat oder dem Wafer für die SOI-Schicht ein isolierender Film ausgebildet ist.

Ein siebter Aspekt der vorliegenden Erfindung ist auf einen Halbleiter-Wafer mit einem ersten und einem zweiten Halblei ter-Wafer, die Substrat-Strukturen aufweisen, worin der erste und der zweite Halbleiter-Wafer mit zueinander versetzten Kristallorientierungen verbunden werden, gerichtet.

Ein achter Aspekt der vorliegenden Erfindung ist auf den Halb leiter-Wafer gemäß des siebten Aspekts der vorliegenden Erfin dung gerichtet, worin sowohl der erste als auch der zweite Halbleiter-Wafer (100)-Wafer sind, bei denen (100)-Ebenen Hauptoberflächen sind und die Kristallorientierungen um 45° oder 135° zueinander versetzt sind.

Ein neunter Aspekt der vorliegenden Erfindung ist auf den Halbleiter-Wafer gemäß des achten Aspekts der vorliegenden Er findung gerichtet, worin der erste Halbleiter-Wafer ein Wafer für ein Unterstützungssubstrat ist und der zweite Halbleiter- Wafer ein Wafer für eine Vorrichtungsausbildung ist und eine Hautoberfläche des Wafers für die Vorrichtungsausbildung mit einer Halbleiter-Vorrichtung versehen ist, die einen MOS- Transistor enthält, bei dem eine Kanalrichtung zwischen einer Source und einer Drain parallel zu einer Richtung einer Kris tallorientierung <100< ist.

Ein zehnter Aspekt der vorliegenden Erfindung ist auf ein Ver fahren zum Herstellen des Halbleiter-Wafers gemäß des siebten Aspekts mit den Schritten:

a) Implantieren von Wasserstoffionen von einer Hauptoberflä che eines Halbleitersubstrats und Ausbilden einer Kristallde fektschicht an einer Stelle mit einem vorbestimmten Abstand von der Hauptoberfläche, wodurch der zweite Halbleiter-Wafer vorbereitet wird;
b) Verbinden einer Hauptoberfläche des zweiten Halbleiter- Wafers mit jener des ersten Halbleiter-Wafers, wobei die Kris tallorientierungen des ersten und des zweiten Halbleiter- Wafers zueinander versetzt sind;
c) Durchführen einer Wärmebehandlung bei dem ersten und dem zweiten Halbleiter-Wafer, wodurch der zweite Halbleiter-Wafer an der Kristalldefektschicht zerteilt wird und
d) Polieren eines Abschnitts in dem ersten und dem zweiten Halbleiter-Wafer, in dem die Kristalldefektschicht vorhanden ist,

gerichtet.

Ein elfter Aspekt der vorliegenden Erfindung ist auf ein Ver fahren zum Herstellen des Halbleiter-Wafers gemäß des siebten Aspekts der vorliegenden Erfindung mit den Schritten:

a) Ausbilden einer porösen Halbleiterschicht und einer Halb leiterschicht auf einer Hauptoberfläche eines Halbleitersub strats, wodurch der zweite Halbleiter-Wafer vorbereitet wird;
b) Verbinden der Halbleiterschicht des zweiten Halbleiter- Wafers mit einer Hauptoberfläche des ersten Halbleiter-Wafers, wobei die Kristallorientierungen des ersten und des zweiten Halbleiter-Wafers zueinander versetzt sind und
c) Abtragen des Halbleitersubstrats und der porösen Halblei terschicht,

gerichtet.

Ein zwölfter Aspekt der vorliegenden Erfindung ist auf ein Vorrichtung zum Herstellen des Halbleiter-Wafers gemäß des ersten Aspekts der vorliegenden Erfindung mit:
einem Unterstützungsfundament, das mit einem konkaven Ab schnitt (HL) versehen ist, in dem der erste Halbleiter-Wafer angebracht werden soll und
einem Führungskranz (GD2), der auf dem Unterstützungsfundament (HD) vorgesehen ist, das den konkaven Abschnitt umgibt, und als Führung zur Ausrichtung des zweiten Halbleiter-Wafers ver wendet werden soll, wenn der erste und der zweite Halbleiter- Wafer verbunden werden sollen,
worin ein Rand des konkaven Abschnitts mit einem konvexen Ab schnitt versehen ist, um an dem Kristallorientierungsdarstel lungsabschnitt des ersten Halbleiter-Wafers anzuliegen,
der Führungskranz mit einem beweglichen konvexen Abschnitt versehen ist, der an dem Kristallorientierungsdarstellungs abschnitt des zweiten Halbleiter-Wafers anliegen kann und eine Position des auf dem Rand des konkaven Abschnitts ausge bildeten konvexen Abschnitts und eine Position des konvexen Abschnitts, der in dem Führungskranz vorgesehen ist, zueinan der um einen vorbestimmten Winkel versetzt sind,
gerichtet.

Gemäß des ersten Aspekts der vorliegenden Erfindung sind der erste und der zweite Halbleiter-Wafer mit gegeneinander ver setzten Kristallorientierungdarstellungsabschnitten miteinan der verbunden. Aus diesem Grunde wird einer der beiden mit Kristallorientierungdarstellungsabschnitten in der gleichen Kristallorientierung versehenen Halbleiter-Wafer als der Wafer für das Unterstützungssubstrat gewählt und der andere als der Wafer für die Vorrichtungsausbildung gewählt. Dadurch können die Kristallorientierungen des Wafers für das Unterstützungs substrat und des Wafers für die Vorrichtungsausbildung vari iert werden. Folglich ist es nicht notwendig, zwei Arten von Halbleiter-Wafern mit unterschiedlichen Kristallorientierungen in denen die Kristallorientierungdarstellungsabschnitte vorge sehen werden, zu fertigen.

Gemäß des zweiten Aspekts der vorliegenden Erfindung sind so wohl der erste als auch der zweite Halbleiter-Wafer (100)- Wafer und die Kristallorientierungdarstellungsabschnitte sind um 45 Grad oder 135 Grad zueinander versetzt. Wenn der erste oder der zweite Halbleiter-Wafer als der Wafer für das Unter stützungssubstrat gewählt wird und der andere als der Wafer für die Vorrichtungsausbildung gewählt wird, kann deshalb beim Spalten entlang einer Kristalloberfläche {110} als einer Spaltebene des Wafers für das Unterstützungsubstrat eine Kris talloberfläche {100} des Wafers für die Vorrichtungsausbildung freigelegt werden.

Gemäß des dritten Aspekts der vorliegenden Erfindung ist die Hauptoberfläche des Wafers für die Vorrichtungsausbildung mit der Halbleitervorrichtung versehen, die den MOS-Transistor mit der Kanalrichtung zwischen der Source und der Drain parallel zur Richtung der Kristallorientierung <100< enthält. Wenn das Spalten entlang der Kristalloberfläche {110} als der Spaltebe ne des Wafers für das Unterstützungsubstrat durchgeführt wird, kann deshalb die Kristalloberfläche {100} des Wafers für die Vorrichtungsausbildung freigelegt werden, um eine Quer schnittsstruktur der Halbleitervorrichtung, die den MOS- Transistor enthält, parallel oder in rechtem Winkel zur Rich tung eines Kanals oder eines Gates betrachtet werden. Folglich ist es beispielsweise möglich, auf genaue Weise die Bestimmung der Gateweite oder dergleichen durchzuführen.

Gemäß des vierten Aspekts der vorliegenden Erfindung wird der Abschnitt in der Hauptoberfläche des ersten Halbleiterwafers, der zu dem Kristallorientierungsdarstellungsabschnitt des zweiten Halbleiterwafers hin freiliegt, mit einer Beschriftung versehen. Wenn der Halbleiter-Wafer von der Oberfläche des zweiten Halbleiter-Wafers betrachtet wird, kann deshalb die Beschriftung gesehen werden und der Halbleiter-Wafer kann auf einfache Weise erkannt werden. Darüberhinaus ist es möglich, den Abschnitt in der Hauptoberfläche des ersten Halbleiter wafers, der zum Kristallorientierungsdarstellungsabschnitt hin freiliegt, auf effektive Weise als einen Platz für die Be schriftung zu nutzen.

Gemäß des fünften Aspekts der vorliegenden Erfindung bilden der Kristallorientierungsdarstellungsabschnitt des ersten Halbleiter-Wafers und jener des zweiten Halbleiter-Wafers ei nen Winkel von 180 Grad. Wenn eine Mehrzahl von Halbleiter- Wafern mit auf der Unterseite ausgerichteten Kristallorientie rungsdarstellungsabschnitten des ersten Halbleiter-Wafers in einem Behältnis untergebracht sind, kann deshalb bei einem Schritt des Inspizierens eines Halbleiter-Wafers oder derglei chen der Beschriftungsabschnitt auf einfache Weise von außer halb des Behältnisses gesehen werden, so daß die Halbleiter- Wafer leicht unterschieden werden können.

Gemäß des sechsten Aspekts der vorliegenden Erfindung ist der Halbleiter-Wafer der SOI-Wafer und der Abschnitt in der Haupt oberfläche des Wafers für das Unterstützungssubstrat, der zum Kristallorientierungsdarstellungsabschnitt des Wafers für die SOI-Schicht hin freiliegt, ist mit der Beschriftung versehen. Wenn die Beschriftung mit einem Laser durchgeführt wird, ist aus diesem Grunde die Möglichkeit des Ablösen der SOI-Schicht geringer.

Gemäß des siebten Aspekts der vorliegenden Erfindung weisen der erste und der zweite Halbleiter-Wafer Substratstrukturen auf und sind mit zueinander versetzten Kristallorientierungen verbunden. Aus diesem Grunde wird entweder der erste oder der zweite Halbleiter-Wafer als der Wafer für das Unterstützungs substrat gewählt und der andere als der Wafer für die Vorrich tungsausbildung gewählt. Dadurch können die Kristallorientie rungen des Wafers für das Unterstützungssubstrat und des Wa fers für die Vorrichtungsausbildung variiert werden.

Gemäß des achten Aspekts der vorliegenden Erfindung sind so wohl der erste als auch der zweite Halbleiter-Wafer (100)- Wafer und die Kristallorientierungen sind um 45° oder 135° zu einander versetzt. Wenn der erste oder der zweite Halbleiter- Wafer als der Wafer für das Unterstützungssubstrat gewählt wird und der andere als der Wafer für die Vorrichtungsausbil dung gewählt wird, kann deshalb beim Spalten entlang der Kris talloberfläche {110} des Wafers für die Vorrichtungsausbildung als einer Spaltebene des Wafers für das Unterstützungssubstrat die Kristalloberfläche {100} des Wafers für die Vorrichtungs ausbildung freigelegt werden.

Gemäß des neunten Aspekts der vorliegenden Erfindung ist die Hauptoberfläche des Wafers für die Vorrichtungsausbildung mit der Halbleitervorrichtung versehen, die den MOS-Transistor enthält, dessen Kanalrichtung zwischen der Source und der Drain parallel zur Richtung der Kristallorientierung <100< ist. Wenn das Spalten entlang der Kristalloberfläche {110} als der Spaltebene des Wafers für das Unterstützungsubstrat durch geführt wird, kann deshalb die Kristalloberfläche {100} des Wafers für die Vorrichtungsausbildung freigelegt werden, um die Querschnittsstruktur des MOS-Transistors und der Halblei tervorrichtung, die den MOS-Transistor enthält, parallel oder in rechtem Winkel zur Richtung des Kanals oder des Gates be trachtet werden. Folglich ist es beispielsweise möglich, auf genaue Weise die Bestimmung einer Gateweite oder dergleichen durchzuführen.

Gemäß des zehnten Aspekts der vorliegenden Erfindung kann der Halbleiter-Wafer gemäß des siebten Aspekts der vorliegenden Erfindung erhalten werden.

Gemäß des elften Aspekts der vorliegenden Erfindung kann der Halbleiter-Wafer gemäß des siebten Aspekts der vorliegenden Erfindung erhalten werden.

Gemäß des zwölften Aspekts der vorliegenden Erfindung sind die Position des auf dem Rand des konkaven Abschnitts ausgebilde ten konvexen Abschnitts und die Position des in dem Führungs kranz vorgesehenen konvexen Abschnitts um einen vorbestimmten Winkel gegeneinander versetzt. Deshalb können der erste und der zweite Halbleiter-Wafer mit der Versetzung, die den vorbe stimmten Winkel aufweist, verbunden werden. Dadurch kann der Halbleiter-Wafer gemäß des ersten Aspekts der vorliegenden Er findung erhalten werden.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Be schreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:

Fig. 1 eine Aufsicht auf einen Halbleiter-Wafer gemäß einer ersten Ausführungsform,

Fig. 2 eine Querschnittsansicht des Halbleiter- Wafers gemäß der ersten Ausführungsform,

Fig. 3 u. Fig. 4 Aufsichten auf einen Halbleiter-Wafer gemäß einer ersten Variante der ersten Ausfüh rungsform,

Fig. 5 eine Aufsicht auf einen Halbleiter-Wafer gemäß einer zweiten Variante der ersten Ausführungsform,

Fig. 6 eine Querschnittsansicht des Halbleiter- Wafers gemäß der zweiten Variante der ers ten Ausführungsform,

Fig. 7 bis Fig. 14 Ansichten eines Schrittes eines Verfahrens zum Herstellen eines Halbleiter-Wafers ge mäß einer zweiten Ausführungsform,

Fig. 15 eine Aufsicht auf eine Herstellungs- Vorrichtung, die in dem Verfahren zum Her stellen eines Halbleiter-Wafers gemäß der zweiten Ausführungsform verwendet wird,

Fig. 16 eine Querschnittsansicht der Herstellungs- Vorrichtung, die in dem Verfahren zum Her stellen eines Halbleiter-Wafers gemäß der zweiten Ausführungsform verwendet wird,

Fig. 17 eine Aufsicht auf einen der Anmelderin be kannten Halbleiter-Wafer,

Fig. 18 eine Querschnittsansicht des der Anmelderin bekannten Halbleiter-Wafers und

Fig. 19 bis Fig. 21 Ansichten der Nachteile des der Anmelderin bekannten Halbleiter-Wafers.

Erste Ausführungsform

Die vorliegende Ausführungsform verwirklicht einen Halbleiter- Wafer, bei dem einer von zwei Halbleiter-Wafern mit Kerben oder Orientierungs-Abflachungen, die in der gleichen Kristall orientierung vorgesehen sind, als ein Wafer für das Unterstüt zungssubstrat gewählt wird und der andere als ein Wafer für die Ausbildung von Vorrichtungen gewählt wird. Weiterhin wer den beide Wafer mit gegeneinander versetzten Kerben oder Ori entierungs-Abflachungen miteinander verbunden, so daß es nicht notwendig ist, zwei Arten von Halbleiter-Wafern mit unter schiedlichen Kristallorientierungen, in denen Kerben oder Ori entierungs-Abflachungen vorgesehen werden, zu fertigen.

Fig. 1 ist eine Ansicht, die einen Halbleiter-Wafer 100 gemäß der vorliegenden Ausführungsform zeigt. Darüberhinaus ist Fig. 2 eine Ansicht, die einen Querschnitt entlang einer Schnittli nie X-X in Fig. 1 zeigt.

Der Halbleiter-Wafer 100 ist ein SOI-Wafer und ein (100)- Wafer, bei dem eine (100)-Ebene eine Hauptoberfläche ist. In dem SOI-Wafer 100 ist beispielsweise eine Oxidfilm-Schicht 2 auf einer Hauptoberfläche eines Wafers 1 für das aus einem Si liziumsubstrat gebildete Unterstützungssubstrat vorgesehen und eine SOI-Schicht 3 ist auf der Oxidfilm-Schicht 2 ausgebildet. Die SOI-Schicht 3 und die Oxidfilm-Schicht 2 werden durch Aus bilden eines Oxidfilms auf einer Hauptoberfläche eines Wafers für eine SOI-Schicht als Wafer für die Ausbildung von Vorrich tungen, Verbinden des Wafers für eine SOI-Schicht mit dem Wa fer 1 für das Unterstützungssubstrat und nachfolgendes Entfer nen eines Teils des ersteren bereitgestellt. Sowohl der Wafer 1 für das Unterstützungssubstrat als auch der Wafer für eine SOI-Schicht sind (100)-Wafer. Darüber hinaus weisen die SOI- Schicht 3 und die Oxidfilm-Schicht 2 nahezu die gleichen Durchmesser auf. Abhängig von einem Herstellungsverfahren kön nen beide Durchmesser ein wenig variiert werden.

Die Kerben 1a und 3a werden in dem Wafer 1 für das Unterstüt zungssubstrat bzw. der SOI-Schicht 3 in einer Richtung einer Kristallorientierung <110< ausgebildet. In dem Halbleiter- Wafer 100 gemäß der vorliegenden Ausführungsform sind jedoch, unterschiedlich zu dem in Fig. 17 gezeigten der Anmelderin be kannten SOI-Wafer 400, eine Position der Kerbe des Wafers 1 für das Unterstützungssubstrat und eine Position der Kerbe der SOI-Schicht 3 um 45° gegeneinander verschoben. Wie in Fig. 1 gezeigt, zeigen spezieller sowohl die Kerbe 1a des Wafers 1 für das Unterstützungssubstrat als auch die Kerbe 3a der SOI- Schicht 3 die gleiche Kristallorientierung <110< an und der Wafer 1 für das Unterstützungssubstrat und die SOI-Schicht 3 werden mit gegeneinander um 45° versetzten Kerben miteinander verbunden. Dadurch wird der Halbleiter-Wafer 100 gebildet.

In dem in den Fig. 17 und 21 gezeigten der Anmelderin be kannten SOI-Wafer sind der Wafer für das Unterstützungssub strat und der Wafer für eine SOI-Schicht mit zusammenfallenden Kerben oder Orientierungs-Abflachungen miteinander verbunden. In der vorliegenden Ausführungsform sind jedoch der Wafer 1 für das Unterstützungssubstrat und der Wafer für eine SOI- Schicht mit gegeneinander versetzten Kerben miteinander ver bunden. Deshalb wird einer der beiden Halbleiter-Wafer, bei denen die Kerben in der gleichen Kristallorientierung <100< vorgesehen sind, als der Wafer für das Unterstützungssubstrat festgelegt und der andere als der Wafer für eine SOI-Schicht festgelegt, um ein Wafer für die Ausbildung der Vorrichtung zu sein. Dadurch können der Wafer für das Unterstützungssubstrat und der Wafer für die Ausbildung der Vorrichtung unterschied liche Kristallorientierungen aufweisen. Folglich ist es nicht notwendig, zwei Arten von Halbleiter-Wafern mit unterschiedli chen Kristallorientierungen, in denen eine Kerbe oder eine Orientierungs-Abflachung vorgesehen sind, zu fertigen.

Wenn eine Halbleiter-Vorrichtung, die eine Vorrichtung wie zum Beispiel einen MOS-Transistor TR1, eine Verdrahtung zum Ver binden der Vorrichtungen und dergleichen enthält, in der SOI- Schicht 3 ausgebildet wird, wird unter Verwendung einer Kerbe 1a ein der Anmelderin bekanntes Verfahren angewendet. Speziell kann der MOS-Transistor TR1 dergestalt vorgesehen werden, daß eine Kanalrichtung zwischen einer Source und einer Drain pa rallel zur Kristallorientierung <100< gesetzt wird. In Fig. 1 bezeichnen die Bezeichnungen S, D und G in dem MOS-Transistor TR1 eine Source bzw. eine Drain bzw. ein Gate.

Darüberhinaus sind bei dem Wafer 1 für das Unterstützungssub strat und der SOI-Schicht 3 die Kerben zueinander um 45° ver setzt. Deshalb kann eine Kristalloberfläche {100} der SOI- Schicht 3 als Teil des Wafers für eine SOI-Schicht durch Spal ten entlang einer Kristalloberfläche {110} als Spaltebene des Wafers 1 für das Unterstützungssubstrat, der das Meiste einer Wafer-Dicke einnimmt, freigelegt werden. Folglich kann eine Querschnittsstruktur der Halbleitervorrichtung, die den MOS- Transistor TR1 enthält, rechtwinklig zu oder parallel zur Richtung eines Kanals oder eines Gates betrachtet werden. Des halb ist es möglich, beispielsweise die Abschätzung einer Ga teweite oder dergleichen auf genaue Weise durchzuführen.

Auch in dem Fall, in dem die Kerben des Wafers 1 für das Un terstützungssubstrat und der SOI-Schicht 3 gegeneinander um 135° versetzt sind, können die gleichen Effekte wie oben be schrieben erhalten werden.

In Fig. 1 weisen die SOI-Schicht 3 und die Oxidfilm-Schicht 2 kleinere Durchmesser als der Wafer 1 für das Unterstützungs substrat auf. Dies deutet an, daß der Wafer für das Unterstüt zungssubstrat und der Wafer für eine SOI-Schicht die gleichen Durchmesser aufweisen und in einer endgültigen Anordnung die SOI-Schicht 3 einen kleineren Durchmesser als der Wafer 1 für das Unterstützungssubstrat aufweist. Da in einem Randabschnitt des Wafers eine Waferoberfläche nicht eben ist, ist der Rand abschnitt des Wafers nicht hinreichend verbunden. Für den Fall, in dem das SMART CUT-Verfahren oder dergleichen durchge führt wird, wird deshalb beispielsweise der Randabschnitt des Wafers ebenfalls abgetragen, wenn der Wafer für eine SOI- Schicht abgetragen werden soll. Folglich sind die Durchmesser der SOI-Schicht 3 und der Oxidfilm-Schicht 2 kleiner als der Durchmesser des Wafers 1 für das Unterstützungssubstrat.

Obwohl der Wafer für das Unterstützungssubstrat und der Wafer für eine SOI-Schicht, die die gleichen Durchmesser aufweisen, im Allgemeinen miteinander verbunden werden, können sie unter schiedliche Durchmesser aufweisen. Während in der vorliegenden Ausführungsform der SOI-Wafer durch Ausbilden des Oxidfilms auf der Hauptoberfläche des Wafers für eine SOI-Schicht und Verbinden des Wafers für eine SOI-Schicht mit dem Wafer für das Unterstützungssubstrat bereitgestellt wird, ist es darü berhinaus ebenfalls möglich, einen SOI-Wafer zu verwenden, der durch Ausbilden eines Oxidfilms in dem Wafer für das Unter stützungssubstrat und Verbinden des Wafers für eine SOI- Schicht mit dem Oxidfilm bereitgestellt wird, oder einen SOI- Wafer zu verwenden, der durch Ausbilden von Oxidfilmen sowohl auf dem Wafer für eine SOI-Schicht als auch auf dem Wafer für das Unterstützungssubstrat und Verbinden der Oxidfilme mitein ander bereitgestellt wird.

In der vorliegenden Ausführungsform wurde der Halbleiter-Wafer mit der darauf ausgebildeten Kerbe als ein Beispiel herangezo gen. Wenn ein mit einer Orientierungs-Abflachung oder einer Ausnehmung, die eine Kristallorientierung anzeigen, versehener Halbleiter-Wafer die gleiche Struktur wie oben beschrieben aufweist, ist es möglich, die Wirkungen des Halbleiter-Wafers gemäß der vorliegenden Ausführungsform zu erhalten.

Als eine erste Variante der vorliegenden Ausführungsform, ist es möglich, einen Halbleiter-Wafer zu verwirklichen, bei dem ein Abschnitt in einer Hauptoberfläche eines Wafers für das Unterstützungssubstrat, der zu einer Orientierungs-Abflachung eines Wafers für eine SOI-Schicht hin freiliegt, durch einen Laser dergestalt mit einer Beschriftung zu versehen, daß der Halbleiter-Wafer auf einfache Weise von anderen Wafern unter schieden werden kann. Weiterhin ist es ebenfalls möglich, ei nen Halbleiter-Wafer zu verwirklichen, bei dem ein zwischen einer Kerbe des Wafers für das Unterstützungssubstrat und eine Orientierungs-Abflachung des Wafers für eine SOI-Schicht ge bildeter Winkel zu 180° gesetzt wird und ein gedruckter Ab schnitt von außerhalb eines Behältnisses auf einfache Weise gesehen werden kann, wenn die Halbleiter-Wafer in dem Behält nis mit auf der Unterseite ausgerichteten Kerben untergebracht sind.

Fig. 3 ist eine Ansicht, die einen Halbleiter-Wafer 200 gemäß der ersten Variante zeigt. Der Halbleiter-Wafer 200 ist in der gleichen Weise wie der Halbleiter-Wafer 100 ein SOI-Wafer so wie ein (100)-Wafer, bei dem eine (100)-Ebene eine Hauptober fläche ist. Auch bei dem SOI-Wafer 200 ist beispielsweise eine Oxidfilm-Schicht 2 auf einer Hauptoberfläche eines Wafers 1 für das aus einem Siliziumsubstrat gebildete Unterstützungs substrat vorgesehen und eine SOI-Schicht 31 ist auf der Oxid film-Schicht 2 ausgebildet. Die SOI-Schicht 31 und die Oxid film-Schicht 2 werden durch Ausbilden eines Oxidfilms auf ei ner Hauptoberfläche eines Wafers für eine SOI-Schicht als Wa fer für das Ausbilden von Vorrichtungen, durch Verbinden des Wafers für eine SOI-Schicht mit dem Wafer 1 für das Unterstüt zungssubstrat und nachfolgendes Entfernen eines Teils des ers teren bereitgestellt. Sowohl der Wafer für das Unterstützungs substrat als auch der Wafer für eine SOI-Schicht sind (100)- Wafer.

Die SOI-Schicht 31 ist mit einer Halbleiter-Vorrichtung verse hen, welche eine Vorrichtung wie zum Beispiel einen MOS- Transistor TR1, eine Verdrahtung zum Verbinden der Vorrichtun gen und dergleichen enthält.

Eine Kerbe 1a und eine Orientierungs-Abflachung 31a sind in dem Wafer 1 für das Unterstützungssubstrat bzw. der SOI- Schicht 31 in einer Richtung einer Kristallorientierung <110< ausgebildet. Bei dem Halbleiter-Wafer 200 sind jedoch Positio nen der Kerbe 1a und der Orientierungs-Abflachung 31a bezogen auf den Wafer 1 für das Unterstützungssubstrat und die SOI- Schicht 31 um 180° gegeneinander versetzt. Wie in Fig. 3 ge zeigt, zeigen spezieller die Kerbe 1a des Wafers 1 für das Un terstützungssubstrat und die Orientierungs-Abflachung 31a der SOI-Schicht 31 beide die gleiche Kristallorientierung <110< an und der Wafer 1 für das Unterstützungssubstrat und die SOI- Schicht 31 sind dergestalt miteinander verbunden, daß die Ker be 1a und die Orientierungs-Abflachung 31a um 180° gegeneinan der versetzt sind. Dadurch wird der Halbleiter-Wafer 200 ge bildet.

Der Wafer 1 für das Unterstützungssubstrat und die SOI-Schicht 31 sind dergestalt miteinander verbunden, daß ein Teil der Hauptoberfläche des Wafers 1 für das Unterstützungssubstrat zum Abschnitt der Orientierungsabflachung 31a der SOI-Schicht 31 hin freiliegt.

Weiterhin wird ein Abschnitt in der Hauptoberfläche des Wafers 1 für das Unterstützungssubstrat, der zum Abschnitt der Orien tierungsabflachung 31a hin freiliegt, durch einen Laser mit der Beschriftung LS "LOS-NR. 009" versehen. Folglich kann die Beschriftung LS gesehen werden, wenn der Halbleiter-Wafer von der (100)-Ebene der SOI-Schicht 31 betrachtet wird und der Halbleiter-Wafer kann auf einfache Weise unterschieden werden. Darüberhinaus kann der Abschnitt in der Hauptoberfläche des Wafers 1 für das Unterstützungssubstrat, der zur Orientie rungs-Abflachung 31a hin freiliegt, auf effektive Weise als ein Platz für Beschriftungen verwendet werden.

Darüberhinaus bilden die Kerbe 1a des Wafers 1 für das Unter stützungssubstrat und die Orientierungs-Abflachung 31a der SOI-Schicht 31 einen Winkel von 180°. Wenn eine Mehrzahl von Halbleiter-Wafern mit auf der Unterseite ausgerichteten Kerben 1a in einem Behältnis untergebracht sind, kann deshalb bei ei nem Schritt des Inspizierens der Halbleiter-Wafer oder der gleichen der Abschnitt der Beschriftung LS auf einfache Weise von außerhalb des Behältnisses gesehen werden, so daß die Halbleiter-Wafer leicht unterschieden werden können.

Bei dem Halbleiter-Wafer mit einer SOI-Struktur gibt es das Problem, daß die SOI-Schicht durch den Einfluß des Aufwärmens durch den Laser leicht abgelöst wird, wenn eine Oberfläche der SOI-Schicht mittels des Lasers mit der Beschriftung versehen werden soll. Wenn, wie bei dem Halbleiter-Wafer 200, anstelle der SOI-Schicht der Abschnitt in der Hauptoberfläche des Wa fers 1 für das Unterstützungssubstrat, der zum Abschnitt der Orientierungs-Abflachung 31a der SOI-Schicht 31 hin freiliegt, durch den Laser mit der Beschriftung versehen wird, ist jedoch die Möglichkeit geringer, daß die SOI-Schicht abgelöst werden könnte.

Während in dem Halbleiter-Wafer 200 die Kerbe 1a für den Wafer 1 für das Unterstützungssubstrat verwendet wurde und die Ori entierungs-Abflachung 31a für die SOI-Schicht 31 verwendet wurde, kann die Orientierungs-Abflachung in dem Wafer 1 für das Unterstützungssubstrat verwendet werden und die Kerbe in der SOI-Schicht 31 verwendet werden oder die Orientierungs- Abflachung kann sowohl in dem Wafer 1 als Unterstützungssub strat als auch in der SOI-Schicht 31 vorgesehen werden.

Fig. 4 zeigt einen Halbleiter-Wafer 201, bei dem die Orientie rungs-Abflachung 31a und die Kerbe 1a gegeneinander um 135° versetzt sind, wodurch die gleichen Wirkungen wie jene des Halbleiter-Wafers 100 erzeugt werden. Auch in diesem Fall kann selbstverständlich der Abschnitt in der Hauptoberfläche des Wafers 1 für das Unterstützungssubstrat, der zum Abschnitt der Orientierungs-Abflachung 31a hin freiliegt, mit der Beschrif tung LS versehen werden.

Als eine zweite Variante der vorliegenden Ausführungsform ist es darüberhinaus auch möglich, einen Halbleiter-Wafer mit ei ner Substratstruktur anstelle der SOI-Struktur zu verwirkli chen, bei der eine Kristallorientierung an der Oberflächensei te des Wafers sowie eine Kristallorientierung eines inneren Teils desselben zueinander variiert werden.

In dem Fall, in dem in einem (100)-Wafer eine Kanalrichtung eines MOS-Transistors parallel zu einer Kristallorientierung <100< vorgesehen ist, behindert eine einfache Drehung des Wa fers um 45° oder 135° die Entwicklung einer neuen Vorrichtung. Dies ist sowohl für einen Substratstruktur-Wafer als auch für den SOI-Wafer wahr.

Bei der zweiten Variante, wird ein Wafer für das Unterstüt zungssubstrat mit einem Wafer für die Bildung von Vorrichtun gen verbunden und ein Teil des Wafers für die Bildung von Vor richtungen wird als eine Schicht zur Bildung von Vorrichtungen verwendet. Folglich wird ein Substratstruktur-Wafer mit einer Kristallorientierung, die sich zwischen der Oberflächenseite und dem inneren Teil ändert, gebildet.

Fig. 5 ist eine Ansicht, die einen Halbleiter-Wafer 300 gemäß der zweiten Variante zeigt. Darüberhinaus ist Fig. 6 eine An sicht, die einen Abschnitt entlang einer Schnittlinie Y-Y in Fig. 5 zeigt. Der Halbleiter-Wafer 300 ist ein Substratstruk tur-Wafer und ist weiterhin ein (100)-Wafer mit einer (100)- Ebene als einer Hauptoberfläche.

Bei dem Halbleiter-Wafer 300 wird beispielsweise eine Vorrich tungsausbildungsschicht 32 auf einer Hauptoberfläche eines Wa fers 11 für das aus einem Siliziumsubstrat gebildete Unter stützungssubstrat gebildet. Die Vorrichtungsausbildungsschicht 32 wird beispielsweise durch Verbinden eines durch das Silizi umsubstrat gebildeten Wafers für die Vorrichtungsausbildung mit dem Wafer 11 für das Unterstützungssubstrat und nachfol gendem Entfernen eines Teiles des ersteren bereitgestellt. So wohl der Wafer 11 für das Unterstützungssubstrat als auch der Wafer für die Vorrichtungsausbildung sind (100)-Wafer. Für den Fall eines Wafers mit einem Durchmesser von 20,32 cm kann der Wafer 11 für das Unterstützungssubstrat eine Dicke T2 von un gefähr 700 µm aufweisen und die Vorrichtungsausbildungsschicht 32 kann beispielsweise eine Dicke T1 von ungefähr 0,1 µm bis zu einigen µm aufweisen.

Die Kerben 11a und 32a werden in dem Wafer 11 für das Unter stützungssubstrat bzw. der Vorrichtungsausbildungsschicht 32 in einer Richtung einer Kristallorientierung <110< gebildet.

Auch bei dem Halbleiter-Wafer 300 sind eine Position der Kerbe des Wafers 11 für das Unterstützungssubstrat und eine Position der Kerbe der Vorrichtungsausbildungsschicht 32 in gleicher Weise wie in dem Halbleiter-Wafer 100 um 45° gegeneinander versetzt. Wie in Fig. 5 gezeigt, zeigen spezieller die Kerbe 11a des Wafers 11 für das Unterstützungssubstrat und die Kerbe 32a der Vorrichtungsausbildungsschicht 32 die gleiche Kris tallorientierung <110< an und der Wafer 11 für das Unterstüt zungssubstrat und die Vorrichtungsausbildungsschicht 32 sind mit den Kerben um 45° zueinander versetzt miteinander verbun den. Dadurch wird der Halbleiter-Wafer gebildet.

Entsprechend dem Halbleiter-Wafer 300 sind der Wafer für das Unterstützungssubstrat und der Wafer für die Vorrichtungsaus bildung, die die Substrat-Strukturen aufweisen, mit zueinander versetzten Kristallorientierungen verbunden. Deshalb ist es möglich, die Kristallorientierungen in dem Wafer für das Un terstützungssubstrat und dem Wafer für die Vorrichtungsausbil dung zu verändern.

Der Wafer 11 für das Unterstützungssubstrat und der Wafer für die Vorrichtungsausbildung werden mit zueinander versetzten Kerben verbunden. Deshalb wird einer von zwei Halbleiter- Wafern mit in der gleichen Kristallorientierung <100< vorgese henen Kerben als der Wafer für das Unterstützungssubstrat festgelegt und der andere wird als der Wafer für die Vorrich tungsausbildung festgelegt. Dadurch können der Wafer für das Unterstützungssubstrat und der Wafer für die Vorrichtungsaus bildung unterschiedliche Kristallorientierungen aufweisen. Folglich ist es nicht notwendig, zwei Arten von Halbleiter- Wafern mit unterschiedlichen Kristallorientierungen, in denen eine Kerbe oder eine Orientierungs-Abflachung vorgesehen wer den, zu fertigen.

Eine Halbleitervorrichtung, die eine Vorrichtung wie zum Bei spiel einen MOS-Transistor TR1, eine Verdrahtung zum Verbinden der Vorrichtungen und dergleichen beinhaltet, ist auf der Vor richtungsausbildungsschicht 32 ausgebildet. In der gleichen Weise wie bei dem Halbleiter-Wafer 100 kann der MOS-Transistor TR1 dergestalt gebildet werden, daß eine Kanalrichtung zwi schen einer Source und einer Drain parallel zur Kristallorien tierung <100< gesetzt wird. Bei dem MOS-Transistor TR1 be zeichnen die Bezeichnungen S, D und G eine Source bzw. eine Drain bzw. ein Gate.

Darüber hinaus sind bei dem Wafer 11 für das Unterstützungssub strat und bei der Vorrichtungsausbildungsschicht 32 die Kerben gegeneinander um 45° versetzt. Deshalb kann eine Kristallober fläche {100} der Vorrichtungsausbildungsschicht 32 als Teil des Wafers für die Vorrichtungsausbildung mittels Spaltens entlang einer Kristalloberfläche {110} als einer Spaltebene des Wafers 11 für das Unterstützungssubstrat freigelegt wer den. Die Hauptoberfläche der Vorrichtungsausbildungsschicht 32 ist mit der Halbleitervorrichtung, die den MOS-Transistor TR1 mit einer Kanalrichtung zwischen einer Source und einer Drain parallel zur Richtung der Kristallorientierung <100< enthält, versehen. Wenn der Spaltvorgang entlang der Kristalloberfläche {110} als der Spaltebene des Wafers 11 für das Unterstützungs substrat durchgeführt wird, wird deshalb die Kristalloberflä che {100} der Vorrichtungsausbildungsschicht 32 freigelegt. Folglich kann eine Querschnittsstruktur der Halbleiter- Vorrichtung, die den MOS-Transistor TR1 enthält, rechtwinklig oder parallel zur Richtung eines Kanals oder eines Gates be trachtet werden. Deshalb ist es beispielsweise möglich, in ge nauer Weise die Abschätzung einer Gateweite oder dergleichen durchzuführen.

Auch in dem Fall, in dem bei dem Wafer 11 für das Unterstüt zungssubstrat und bei der Vorrichtungsausbildungsschicht 32 die Kerben gegeneinander um 135° versetzt sind, können die gleichen Wirkungen wie oben beschrieben erhalten werden.

Auch in Fig. 5 hat aus dem gleichen Grund wie jenem bei dem Halbleiter-Wafer 100, die Vorrichtungsausbildungsschicht 32 einen kleineren Durchmesser als der Wafer 11 auf der Seite des Unterstützungssubstrats.

Obwohl in der zweiten Variante der Wafer für das Unterstüt zungssubstrat und der Wafer für die Vorrichtungsausbildung mit gleichen Durchmessern miteinander verbunden werden, können sie unterschiedliche Durchmesser aufweisen.

Obwohl bei der zweiten Variante der Halbleiter-Wafer mit der darauf gebildeten Kerbe als ein Beispiel herangezogen wurde, kann ein Halbleiter-Wafer mit einer Orientierungs-Abflachung oder einer Kerbe, die eine Kristallorientierung anzeigen, ver wendet werden. Wenn die Kristallorientierung auf genaue Weise verschoben werden kann, können weiterhin zwei Halbleiter- Wafer, die weder die Kerbe noch die Orientierungs-Abflachung aufweisen, für den Wafer für das Unterstützungssubstrat und den Wafer für die Vorrichtungsausbildung verwendet werden.

Zweite Ausführungsform

In der vorliegenden Ausführungsform wird ein Verfahren zum Herstellen eines Halbleiter-Wafers 300 beschrieben. Der Halb leiter-Wafer 300 kann durch Anwendung des SMART CUT-Verfahrens oder des ELTRAN-Verfahrens hergestellt werden.

Zu allererst wird ein Herstellungsverfahren, daß das SMART CUT-Verfahren anwendet, beschrieben. Wie in Fig. 7 gezeigt, wird ein Wafer 320 für die Vorrichtungsausbildung, wie zum Beispiel ein Siliziumwafer, vorbereitet und eine Wasserstoff- Ionen-Implantation IP wird von einer Hauptoberfläche aus durchgeführt, um eine Kristalldefekt-Schicht DF an einer Stel le in einer vorbestimmten Tiefe DP1 (einer Stelle, die einer Dicke T1 einer Vorrichtungsausbildungsschicht 32 entspricht) gebildet.

Wie in Fig. 8 gezeigt, wird als Nächstes eine Hauptoberfläche eines als Vorrichtungsausbildungsschicht 32 dienenden Ab schnitts mit einer Hauptoberfläche eines Wafers 11 für das Un terstützungssubstrat verbunden. In Fig. 8 wird eine verbundene Fläche mit BD bezeichnet. Zu diesem Zeitpunkt werden der Wafer 11 für das Unterstützungssubstrat und der Wafer 320 für die Vorrichtungsausbildung mit einer Versetzung zueinander verbun den, die einen vorbestimmten Winkel (beispielsweise 45°) auf weist.

Als nächstes wird eine Wärmebehandlung durchgeführt, um die Kristalldefekt-Schicht DF brüchig zu machen und der Wafer 320 für die Vorrichtungsausbildung wird, wie in Fig. 9 gezeigt, in der Kristalldefekt-Schicht DF zerteilt. Zu diesem Zeitpunkt wird bei dem Wafer 320 für die Vorrichtungsausbildung ein Randabschnitt mit einer geringen Verbindungsstärke ebenfalls entfernt. In Fig. 9 wird eine abgeteilte Fläche mit DT be zeichnet.

Danach wird die Wärmebehandlung zusätzlich in einem in Fig. 10 gezeigten Zustand durchgeführt, wodurch eine Verbindungsstärke der Vorrichtungsausbildungsschicht 32 und des Wafers 11 für das Unterstützungssubstrat erhöht wird. Dadurch wird die Ober fläche der Vorrichtungsausbildungsschicht 32 leicht poliert, um die zurückgebliebene Kristalldefekt-Schicht zu entfernen. Folglich kann der in Fig. 6 gezeigte Halbleiter-Wafer 300 er halten werden. Vorzugsweise sollte die Oberfläche der Vorrich tungsausbildungsschicht 32 dann durch Oxidation geopfert wer den, um geschützt zu sein.

Als nächstes wird ein Herstellungsverfahren beschrieben, das das ELTRAN-Verfahren anwendet. Als ein Beispiel wird der Fall beschrieben, in dem das einen Wasserstrahl verwendende ELTRAN- Verfahren angewendet wird. Wie in Fig. 11 gezeigt, wird zu al lererst ein Wafer 321 für die Vorrichtungsausbildung, wie zum Beispiel ein Siliziumwafer, vorbereitet und einer sogenannten Anodisierung in einer ionisierten Lösung, die HF/C₂H₅OH ent hält, unterzogen, um eine poröse Siliziumschicht PS auf einer Hauptoberfläche desselben auszubilden. Die poröse Silizium schicht PS weist eine erste Schicht PS1 und eine zweite Schicht PS2 auf, deren Porösität unterschiedlich ist. Auf ei ner Oberfläche der porösen Siliziumschicht PS wird durch epi taktisches Wachstum mittels CVD (chemische Gasphasenabschei dung) oder dergleichen eine Vorrichtungsausbildungsschicht 32, wie zum Beispiel eine Siliziumschicht, ausgebildet.

Wie in Fig. 12 gezeigt, wird als Nächstes eine Hauptoberfläche eines Abschnitts, der zur Vorrichtungsausbildungsschicht 32 wird, mit jener des Wafers 11 für das Unterstützungssubstrat verbunden. In Fig. 11 wird eine verbundene Fläche als BD be zeichnet. Zu diesem Zeitpunkt sind der Wafer 11 für das Unter stützungssubstrat und der Wafer 321 für die Vorrichtungsaus bildung mit einer Versetzung, die einen vorbestimmten Winkel (beispielsweise 45°) aufweist, miteinander verbunden.

Wie in Fig. 13 gezeigt, wird dann ein Wasserstrahl (Hochdruck wasser) auf die poröse Siliziumschicht PS gespritzt, um den Wafer 321 für die Vorrichtungsausbildung zu zerteilen, ohne den Wafer 321 zu beschädigen. Zu diesem Zeitpunkt wird eine Grenzfläche zwischen der ersten Schicht PS1 und der zweiten Schicht PS2 der porösen Siliziumschicht PS zu einer zerteilten Fläche. Daneben wird in dem Wafer 321 für die Vorrichtungsaus bildung ebenfalls ein Randabschnitt entfernt, der eine kleine Verbindungsstärke aufweist. Es kann Fälle geben, in denen die Zerteilung abgeschlossen wird, ohne Randabschnitte der Vor richtungsausbildungsschicht 32 und der ersten Schicht PS1 zu entfernen. In diesen Fällen kann eine in Fig. 14 gezeigte Struktur durch Ätzen der Randabschnitte erhalten werden. In Fig. 13 wird die zerteilte Fläche mit DT bezeichnet.

Dann wird in einem in Fig. 14 gezeigten Zustand zusätzlich die Wärmebehandlung durchgeführt, wodurch eine Verbindungsstärke der Vorrichtungsausbildungsschicht 32 und des Wafers 11 für das Unterstützungssubstrat erhöht wird. Dadurch wird die Ober fläche der Vorrichtungsausbildungsschicht 32 leicht poliert, um die zurückgebliebene poröse Siliziumschicht zu entfernen. Folglich kann der in Fig. 6 gezeigte Halbleiter-Wafer 300 er halten werden. Vorzugsweise sollte dann die Oberfläche der Vorrichtungsausbildungsschicht 32 durch Oxidation geopfert werden, um geschützt zu sein.

Gemäß des oben beschriebenen Verfahrens zum Herstellen eines Halbleiter-Wafers kann der Halbleiter-Wafer 300 erhalten wer den.

Es ist technisch nicht schwierig, den Wafer 11 für das Unter stützungssubstrat mit dem Wafer 320 oder 321 für die Vorrich tungsausbildung mit einer Versetzung, die einen vorbestimmten Winkel aufweist, zu verbinden. Unter diesen Umständen wird in vielen Halbleiter-Herstellungsvorrichtungen eine Vorrichtung zum Erfassen einer Position einer Kerbe oder einer Orientie rungs-Abflachung in einem Wafer angewendet. Wenn ein SOI-Wafer ausgebildet werden soll, werden zwei Wafer unter Verwendung einer Waferverbindungs-Vorrichtung, die zwei Arme aufweist, verbunden. Folglich ist es einfach, die beiden Wafer mit einer Versetzung, die einen vorbestimmten Winkel aufweist zu verbin den, wenn die Positionserfassungs-Vorrichtung und die Wafer verbindungs-Vorrichtung gemeinsam benutzt werden.

In einem vorhandenen Halbleiter-Wafer ist die Positionsgenau igkeit für die Ausbildung der Kerbe oder der Orientierungs- Abflachung ungefähr ±2°. Folglich ist davon auszugehen, daß ein derartiger Fehler zulässig ist, wenn eine Kristallorien tierung um 45° versetzt werden soll, beispielsweise zwischen dem Wafer 11 für das Unterstützungssubstrat und dem Wafer 320 oder 321 für die Vorrichtungsausbildung.

In Anbetracht des Vorangehenden ist es nicht notwendig, die Position der Kerbe oder der Orientierungs-Abflachung während des Verbindens genau zu kontrollieren und es ist anzunehmen, daß eine einfache Verbindungsvorrichtung, die eine Wafer- Führung verwendet, voll und ganz anwendbar ist. Ein Beispiel einer derartigen Halbleiter-Wafer-Herstellungsvorrichtung wird unten beschrieben.

Fig. 15 zeigt eine Halbleiter-Wafer-Herstellungsvorrichtung, die in der Lage ist, den Wafer 11 für das Unterstützungssub strat mit dem Wafer 320 oder 321 für die Vorrichtungsausbil dung zu verbinden, wobei die jeweiligen Kerben 11a und 32a um 45° versetzt sind. Darüberhinaus ist Fig. 16 eine Ansicht, die einen Abschnitt entlang einer Schnittlinie Z-Z in Fig. 15 zeigt.

Die Herstellungsvorrichtung weist ein Unterstützungsfundament HD zum Unterstützen des Wafers 11 für das Unterstützungssub strat, eine Waferführung GD2, die während des Verbindens des Wafers 320 oder 321 für die Vorrichtungsausbildung als eine Führung zur Ausrichtung verwendet wird und einen Luftnadel AP zum Ansaugen und Halten eines Halbleiter-Wafers auf. Fig. 15 und Fig. 16 zeigen den Fall, in dem der Wafer 320 für die Vor richtungsausbildung in der Herstellungs-Vorrichtung verwendet wird. Darüberhinaus ist in Fig. 15 der Wafer 320 für die Vor richtungsausbildung mit einer unterbrochenen Linie gezeigt und der Wafer 11 für das Unterstützungssubstrat, der unter dem Wa fer 320 angeordnet ist, ist mit einer durchgehenden Linie dar gestellt.

Das Unterstützungsfundament HD ist mit einem konkaven Ab schnitt HL versehen, in dem der Wafer 11 für das Unterstüt zungssubstrat befestigt werden soll. Wie in Fig. 15 gezeigt, ist der Rand des konkaven Abschnitts HL mit einem konvexen Ab schnitt HLa versehen, der an die Kerbe 11a angrenzt, wenn der Wafer 11 für das Unterstützungssubstrat befestigt wird. Vor zugsweise sollte eine Tiefe DP2 des konkaven Abschnitts HL kleiner gewählt werden als eine Dicke des Wafers 11 für das Unterstützungssubstrat.

Darüber hinaus ist die Waferführung GD2 ein Führungskranz, der auf dem Unterstützungsfundament HD, das den konkaven Abschnitt HL umgibt, vorhanden ist. Die Waferführung GD2 ist mit einem beweglichen konvexen Abschnitt GD1 versehen, der an der Kerbe 32a des Wafers 320 oder 321 für die Vorrichtungsausbildung an liegen kann. Die Waferführung GD2 ist dergestalt vorgesehen, daß eine Position des konvexen Abschnitts GD1 und des konvexen Abschnitts HLa, der in dem konkaven Abschnitt HL des Unter stützungsfundaments HD ausgebildet ist, zueinander um 45° ver setzt sind.

Bei der Herstellungsvorrichtung wird zuerst der Wafer 11 für das Unterstützungssubstrat in dem konkaven Abschnitt HL des Unterstützungsfundaments HD befestigt, woraufhin der konvexe Abschnitt GD1 von der Waferführung GD2 hervortritt. Danach wird der Wafer 320 oder 321 für die Vorrichtungsausbildung mit der Luftnadel AP gehalten, die Kerbe 32a zum Anliegen an den konvexen Abschnitt GD1 gebracht und der Wafer in diesem Zu stand abgesetzt. Dadurch wird der Wafer 320 oder 321 für die Vorrichtungsausbildung mit dem Wafer 11 für das Unterstüt zungssubstrat verbunden. Nachfolgend wird der konvexe Ab schnitt GD1 in der Waferführung GD2 untergebracht und der Wa fer 11 für das Unterstützungssubstrat und die Wafer 320 oder 321 für die Vorrichtungsausbildung, die auf diese Weise ver bunden sind, werden durch den Luftnadel AP hochgezogen und he rausgenommen.

Die Tiefe DP2 des konkaven Abschnitts HL ist kleiner als die Dicke des Wafers 11 für das Unterstützungssubstrat. Wenn der Wafer 11 für das Unterstützungssubstrat in dem konkaven Ab schnitt HL befestigt wird, steht er deshalb leicht von einer Oberfläche des Unterstützungsfundaments HD hervor. Wenn der konvexe Abschnitt GD1 von der Waferführung GD2 hervorragt, kann folglich eine Bodenfläche des konvexen Abschnitts GD1 in geringerem Maße von der Oberfläche des Wafers 11 für das Un terstützungssubstrat ferngehalten werden. Dadurch ist es mög lich, den Wafer 320 oder 321 für die Vorrichtungsausbildung abzusenken, während der Zustand des Anliegens des konvexen Ab schnitts GD1 an der Kerbe 32a in zuverlässiger Weise aufrecht erhalten wird.

Durch Verwenden der Halbleiter-Wafer-Herstellungsvorrichtung werden die Position des an dem Rand des konkaven Abschnitts HL gebildeten konvexen Abschnitts HLa und die Position des in der Waferführung GD2 vorgesehenen konvexen Abschnitts GD1 um einen vorbestimmten Winkel zueinander versetzt. Deshalb ist es mög lich, den Wafer für das Unterstützungssubstrat mit dem Wafer für die Vorrichtungsausbildung mit einer Versetzung, die einen vorbestimmten Winkel aufweist, zu verbinden. Dadurch kann der Halbleiter-Wafer 300 erhalten werden. Darüberhinaus können ebenfalls die Halbleiter-Wafer 100 und 200 in der gleichen Wei se erhalten werden.

Claims

1. Halbleiter-Wafer mit erstem und zweitem Halbleiter- Wafer, die auf ihren Rändern ausgebildete Kristallorientie rungsdarstellungsabschnitte als Ausnehmungen, die die Kris tallorientierung anzeigen, aufweisen,
worin die Kristallorientierungsdarstellungsabschnitte in dem ersten und dem zweiten Halbleiter-Wafer eine identische Kris tallorientierung anzeigen und
der erste und der zweite Halbleiter-Wafer mit zueinander ver setzten Kristallorientierungsdarstellungsabschnitten verbunden sind.

2. Halbleiter-Wafer gemäß Anspruch 1, worin sowohl der ers te als auch der zweite Halbleiter-Wafer (100)-Wafer sind, in denen (100)-Ebenen Hauptoberflächen sind und die Kristallorientierungsdarstellungsabschnitte um 45° oder 135° zueinander versetzt sind.

3. Halbleiter-Wafer gemäß Anspruch 2, worin der erste Halb leiter-Wafer ein Wafer für ein Unterstützungssubstrat und der zweite Halbleiter-Wafer ein Wafer für eine Vorrichtungsausbil dung ist und eine Hauptoberfläche des Wafers für die Vorrichtungsausbildung mit einer Halbleitervorrichtung versehen ist, die einen MOS- Transistor enthält, bei dem eine Kanalrichtung zwischen einer Source und einer Drain parallel zu einer Richtung einer Kris tallorientierung <100< ist.

4. Halbleiter-Wafer gemäß Anspruch 1, worin der erste Halb leiter-Wafer ein Wafer für ein Unterstützungssubstrat ist, der zweite Halbleiter-Wafer ein Wafer für eine SOI-Schicht ist und auf einer Hauptoberfläche von mindestens dem Wafer für das Un terstützungssubstrat oder dem Wafer für die SOI-Schicht ein isolierender Film gebildet ist.

5. Halbleiter-Wafer mit:
einem ersten Halbleiter-Wafer und
einem zweiten Halbleiter-wafer mit einem auf einem Rand ausge bildeten Kristallorientierungsdarstellungsabschnitt als einer Ausnehmung, die eine Kristallorientierung anzeigt,
worin der erste und der zweite Halbleiter-Wafer dergestalt miteinander verbunden sind, daß ein Teil einer Hauptoberfläche des ersten Halbleiter-Wafers zum Kristallorientierungsdarstel lungsabschnitt des zweiten Halbleiter-Wafers hin freiliegt und der Teil der Hauptoberfläche des ersten Halbleiter-Wafers mit einer Beschriftung versehen ist.

6. Halbleiter-Wafer gemäß Anspruch 5, worin ein Kristall orientierungsdarstellungsabschnitt als eine Ausnehmung, die eine Kristallorientierung anzeigt, ebenfalls auf einem Rand des ersten Halbleiter-Wafers ausgebildet ist und der Kristallorientierungsdarstellungsabschnitt des ersten Halbleiter-Wafers und der Kristallorientierungsdarstellungsab schnitt des zweiten Halbleiter-Wafers einen Winkel von 180° bilden.

7. Halbleiter-Wafer gemäß Anspruch 5, worin der erste Halb leiter-Wafer ein Wafer für ein Unterstützungssubstrat ist, der zweite Halbleiter-Wafer ein Wafer für eine SOI-Schicht ist und auf einer Hauptoberfläche von zumindest dem Wafer für das Un terstützungssubstrat oder dem Wafer für die SOI-Schicht ein isolierender Film ausgebildet ist.

8. Halbleiter-Wafer mit erstem und zweitem Halbleiter- Wafer, die Substrat-Strukturen aufweisen, worin der erste und der zweite Halbleiter-Wafer mit zueinander versetzten Kristallorientierungen verbunden werden.

9. Halbleiter-Wafer gemäß Anspruch 8, worin sowohl der ers te als auch der zweite Halbleiter-Wafer (100)-Wafer sind, bei denen (100)-Ebenen Hauptoberflächen sind und die Kristallori entierungen um 45° oder 135° zueinander versetzt sind.

10. Halbleiter-Wafer gemäß Anspruch 9, worin der erste Halb leiter-Wafer ein Wafer für ein Unterstützungssubstrat ist und der zweite Halbleiter-Wafer ein Wafer für eine Vorrichtungs ausbildung ist und eine Hautoberfläche des Wafers für die Vorrichtungsausbildung mit einer Halbleiter-Vorrichtung versehen ist, die einen MOS- Transistor enthält, bei dem eine Kanalrichtung zwischen einer Source und einer Drain parallel zu einer Richtung einer Kris tallorientierung <100< ist.

11. Verfahren zum Herstellen des Halbleiter-Wafers gemäß An spruch 8 mit den Schritten:

a) implantieren von Wasserstoffionen von einer Hauptoberflä che eines Halbleitersubstrats und Ausbilden einer Kristallde fektschicht an einer Stelle mit einem vorbestimmten Abstand von der Hauptoberfläche, wodurch der zweite Halbleiter-Wafer vorbereitet wird;
b) Verbinden einer Hauptoberfläche des zweiten Halbleiter- Wafers mit jener des ersten Halbleiter-Wafers, wobei die Kris tallorientierungen des ersten und des zweiten Halbleiter- Wafers zueinander versetzt sind;
c) Durchführen einer Wärmebehandlung bei dem ersten und dem zweiten Halbleiter-Wafer, wodurch der zweite Halbleiter-Wafer an der Kristalldefektschicht zerteilt wird und
d) Polieren eines Abschnitts in dem ersten und dem zweiten Halbleiter-Wafer, in dem die Kristalldefektschicht vorhanden ist.

12. Verfahren zum Herstellen des Halbleiter-Wafers gemäß An spruch 8 mit den Schritten:

a) Ausbilden einer porösen Halbleiterschicht und einer Halb leiterschicht auf einer Hauptoberfläche eines Halbleitersub strats, wodurch der zweite Halbleiter-Wafer vorbereitet wird;
b) Verbinden der Halbleiterschicht des zweiten Halbleiter- Wafers mit einer Hauptoberfläche des ersten Halbleiter-Wafers wobei die Kristallorientierungen des ersten und des zweiten Halbleiter-Wafers zueinander versetzt sind und
c) Abtragen des Halbleitersubstrats und der porösen Halblei terschicht.

13. Vorrichtung zum Herstellen des Halbleiter-Wafers gemäß Anspruch 1 mit:
einem Unterstützungsfundament (HD), das mit einem konkaven Ab schnitt (HL) versehen ist, in dem der erste Halbleiter-Wafer angebracht werden soll und
einem Führungskranz (GD2), der auf dem Unterstützungsfundament (HD) vorgesehen ist, das den konkaven Abschnitt umgibt, und als Führung zur Ausrichtung des zweiten Halbleiter-Wafers ver wendet werden soll, wenn der erste und der zweite Halbleiter- Wafer verbunden werden sollen,
worin ein Rand des konkaven Abschnitts mit einem konvexen Ab schnitt versehen ist, um an dem Kristallorientierungsdarstel lungsabschnitt des ersten Halbleiter-Wafers anzuliegen, der Führungskranz mit einem beweglichen konvexen Abschnitt versehen ist, der an dem Kristallorientierungs- Darstellungsabschnitt des zweiten Halbleiter-Wafers anliegen kann und
eine Position des auf dem Rand des konkaven Abschnitts ausge bildeten konvexen Abschnitts und eine Position des konvexen Abschnitts, der in dem Führungskranz vorgesehen ist, zueinan der um einen vorbestimmten Winkel versetzt sind.