DE69934466T2 - Herstellungsverfahren von halbleiteranordnungen als chip-size packung - Google Patents
Herstellungsverfahren von halbleiteranordnungen als chip-size packung Download PDFInfo
- Publication number
- DE69934466T2 DE69934466T2 DE69934466T DE69934466T DE69934466T2 DE 69934466 T2 DE69934466 T2 DE 69934466T2 DE 69934466 T DE69934466 T DE 69934466T DE 69934466 T DE69934466 T DE 69934466T DE 69934466 T2 DE69934466 T2 DE 69934466T2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- semiconductor
- disc
- grooves
- intermediate layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0504—14th Group
- H01L2924/05042—Si3N4
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
- Die Erfindung betrifft ein Verfahren zum Herstellen von umhüllten Halbleiteranordnungen, bei dem:
- – Halbleiterelemente auf einer ersten Seite einer Scheibe aus einem Halbleitermaterial gebildet werden, wobei zwischen den Halbleiterelementen freie Bahnen auf der Oberfläche dieser ersten Seite frei gelassen werden,
- – eine Metallisierung mit Anschlusselektroden, die sich in die freien Bahnen erstrecken, auf der ersten Seite der Scheibe gebildet wird,
- – die Scheibe mit ihrer ersten Seite auf einen transparenten isolierenden Trägerkörper geklebt wird,
- – Halbleitermaterial von der der ersten Seite abgewandten zweiten Seite der Scheibe entfernt wird,
- – die somit in der Dicke verkleinerte Scheibe auf ihrer zweiten Seite mit einer Schicht aus einem isolierenden Material versehen wird,
- – in dem Trägerkörper und der Scheibe am Ort der freien Bahnen Rillen gebildet werden, welche Rillen die Anschlusselektroden der Metallisierung durchschneiden und sich in die auf der zweiten Seite der Scheibe aufgebrachte Schicht aus isolierendem Material erstrecken,
- – auf dem Trägerkörper Leiterbahnen gebildet werden, die in den Rillen verlaufen, um mit den in den Rillen durchschnittenen Anschlusselektroden Kontakt zu machen, und
- – die Scheibe entlang den Rillen in gesonderte, von dem auf der ersten Seite aufgebrachten Trägerkörper und der auf der zweiten Seite aufgebrachten isolierenden Schicht umhüllte Halbleiteranordnungen unterteilt wird.
- Die umhüllte Halbleiteranordnung kann äußerst dünn sein. Nach Entfernen von Halbleitermaterial von der zweiten Seite der Scheibe aus, die eine gebräuchliche Dicke von beispielsweise ungefähr 600 μm aufweist, verbleibt nur ein Teil davon, der eine Dicke von beispielsweise weniger als 100 μm hat. Der Trägerkörper kann auch sehr dünn sein, d.h. er hat eine Dicke von beispielsweise 100 μm. Auch die Schicht aus isolierendem Material, die auf der zweiten Seite aufgebracht wird, kann sehr dünn sein. Die auf dem Trägerkörper gebildeten Leiterbahnen können mit Lötflächen versehen sein, die es ermöglichen, die Halbleiteranordnungen in einfacher Weise auf einem Substrat, das eine Verdrahtung enthält, zu montieren. Auch diese Lötflächen können sehr dünn ausgeführt werden. Eine Gesamtdicke des umhüllten Halbleiters von ungefähr 300 μm ist machbar. Die Abmessungen der umhüllten Halbleiteranordnungen in lateraler Richtung sind kaum größer als die lateralen Abmessungen der in Halbleitermaterial gebildeten Halbleiterelemente, die auch als Chips bezeichnet werden. Die oben beschriebene Umhüllung, auch als "Chip-Size-Package" bezeichnet, kann beispielsweise integrierte Schaltungen mit einem Speicher umfassen. Dank ihrer geringen Dicke und lateralen Abmessungen können Halbleiteranordnungen, die solche integrierten Schaltungen enthalten, beispielsweise in Kreditkarten und Telefonkarten gut verwendet werden.
- In WO 95/19645 wird eine Beschreibung eines Verfahrens der eingangs erwähnten Art gegeben, in dem eine gebräuchliche Scheibe aus Halbleitermaterial verwendet wird. Nachdem auf der ersten Seite der Scheibe aus Halbleitermaterial die Halbleiterelemente und die Metallisierung mit Anschlusselektroden gebildet worden sind und die Scheibe mit ihrer ersten Seite auf den Trägerkörper geklebt worden ist, wird Material von der zweiten Seite aus entfernt, bis die Dicke der Scheibe ungefähr 100 μm beträgt. Die genannte Scheibe wird mit Rillen versehen, die auch von der zweiten Seite der Scheibe aus gebildet werden, in denen das Halbleitermaterial vollständig entfernt wird. Diese Rillen werden am Ort der freien Bahnen auf der Oberfläche der ersten Seite der Scheibe gebildet. Danach wird auf die zweite Seite eine Glasplatte geklebt. In diesem Prozess werden die Rillen in der zweiten Seite mit dem isolierenden Material des Klebstoffs gefüllt.
- Die in der zweiten Seite der Scheibe aus Halbleitermaterial gebildeten Rillen müssen relativ zu den freien Bahnen auf der Oberfläche der ersten Seite der Scheibe ausgerichtet werden. Dies ist nicht einfach zu erreichen.
- Die Rillen, die danach in dem Trägerkörper von der ersten Seite aus gebildet werden, müssen so gebildet werden, dass sie die Anschlusselektroden durchschneiden, ohne das dünner gemachte Halbleitermaterial der Scheibe zu durchschneiden. In diesem Fall werden die in den Rillen gebildeten Leiterbahnen nicht von Halbleitermaterial kurzgeschlossen, das in der Praxis dotiert ist und daher eine gewisse Leitfähigkeit aufweisen wird. Folglich müssen die in dem Trägerkörper gebildeten Rillen, von der ersten Seite aus, genau relativ zu den bereits in der zweiten Seite der Scheibe gebildeten Rillen ausgerichtet werden. Auch dieser Ausrichtvorgang ist nicht einfach auszuführen.
- Der Erfindung liegt als Aufgabe zugrunde, ein Verfahren zu schaffen, in dem die obigen Ausrichtprobleme vermindert sind.
- Zur Lösung dieser Aufgabe ist das erfindungsgemäße Verfahren dadurch gekennzeichnet, dass
- – eine Scheibe aus einem Halbleitermaterial verwendet wird, die auf ihrer ersten Seite mit einer Zwischenschicht aus einem isolierenden Material versehen ist, auf der eine obere Schicht aus einem Halbleitermaterial gebildet ist,
- – die Halbleiterelemente in dieser oberen Schicht gebildet werden,
- – vor der Bildung der Metallisierung auf der ersten Seite der Scheibe die obere Schicht am Ort der freien Bahnen von der isolierenden Zwischenschicht entfernt wird und
- – durch Entfernen von Halbleitermaterial von der zweiten Seite aus die unter der oberen Schicht liegende Zwischenschicht aus isolierendem Material freigelegt wird.
- Die Erfindung beruht auf der Erkenntnis, dass, wenn eine Scheibe aus einem Halbleitermaterial verwendet wird, die auf ihrer ersten Seite mit einer Zwischenschicht aus einem isolierenden Material versehen ist, auf der eine obere Schicht aus einem Halbleitermaterial gebildet ist (auch als Silicium-On-Insulator- oder SOI-Scheibe bezeichnet), die notwendige Ausrichtung einer Anzahl Prozessschritte relativ zueinander von dieser ersten Seite der Scheibe aus ausgeführt werden kann.
- Die Halbleiterelemente werden auf der ersten Seite gebildet, die Metallisierung mit den Kontakt-Elektroden wird auf der ersten Seite gebildet und die Rillen in dem Trägerkörper, der transparent ist, werden in der ersten Seite gebildet. Das Halbleitermaterial wird in zwei Schritten von den freien Bahnen auf der Oberfläche der Scheibe entfernt. Im ersten Schritt ist Ausrichtung erforderlich, während dies im zweiten Schritt nicht notwendig ist. Im ersten Schritt wird die obere Schicht von den freien Bahnen auf der Oberfläche der ersten Seite entfernt. Im zweiten Schritt, der von der zweiten Seite aus ausgeführt wird, wird das auf der unter der oberen Schicht gelegenen Zwischenschicht aus einem isolierenden Material liegende Halbleitermaterial vollständig entfernt. Dies erfolgt über die gesamte Oberfläche der Scheibe, sodass dieser Prozess kein Ausrichten erfordert.
- Die Schicht aus einem isolierenden Material auf der zweiten Seite der Scheibe kann angebracht werden, indem die zweite Seite, nach dem Entfernen des Halbleitermaterials von der unter der oberen Schicht gelegenen Zwischenschicht aus einem isolie renden Material, mit einer Glasplatte versehen wird, die auf die freigelegte Zwischenschicht geklebt wird. Da die Zwischenschicht aus isolierendem Material nach dem Entfernen von Halbleitermaterial freigelegt wird, weist die zweite Seite eine flache Oberfläche auf. Zusätzlich ist die zweite Seite der Scheibe durch die isolierende Zwischenschicht bereits passiviert. Dies ist der Grund, warum diese zweite Seite der Scheibe vorzugsweise auf andere Weise mit einer Schicht aus isolierendem Material versehen wird.
- In einer ersten Ausführungsform wird die Scheibe mit ihrer zweiten Seite auf einer in der Halbleitertechnik üblicherweise verwendeten Sägefolie aufgebracht. Die in dem Trägerkörper gebildeten Rillen erstrecken sich in diese Sägefolie. Dadurch kann das Unterteilen in gesonderte Halbleiteranordnungen in einfacher Weise erreicht werden, indem sie von der Sägefolie entfernt werden. Vor dem Anbringen der Sägefolie kann die zweite Seite mittels eines gebräuchlichen Plasmaabscheidungsprozesses beispielsweise mit einer Schicht aus Siliciumnitrid versehen werden.
- In einer zweiten Ausführungsform wird auf der zweiten Seite eine gebräuchliche Epoxidschicht deponiert. Auf diese Schicht kann beispielsweise die Typennummer der Halbleiteranordnung in üblicher Weise gedruckt werden.
- Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben.
- Es zeigen:
-
1 bis13 schematisch mehrere Stufen der Herstellung einer Halbleiteranordnung, wobei eine erste Ausführungsform des erfindungsgemäßen Verfahrens eingesetzt wird. - Bei der ersten Ausführungsform des erfindungsgemäßen Verfahrens wird eine Scheibe aus einem Halbleitermaterial
1 verwendet, in diesem Beispiel eine Scheibe aus Silicium2 , die auf ihrer ersten Seite3 mit einer Zwischenschicht4 aus einem isolierenden Material versehen ist, hier eine Schicht aus Siliciumoxid mit einer Dicke von ungefähr 0,4 μm, auf der eine obere Schicht5 ,6 aus einem Halbleitermaterial gebildet ist. In dem Beispiel umfasst die obere Schicht5 ,6 eine Schicht aus Silicium5 , die mit ungefähr 1020 Phosphoratomen pro cm3 relativ stark dotiert ist, wobei die genannte Siliciumschicht eine Dicke von ungefähr 0,1 μm hat, und eine ungefähr 3 μm dicke Siliciumschicht6 , die mit ungefähr 1016 Phosphoratomen pro cm3 relativ schwach dotiert ist. Die Scheibe1 , die die Siliciumoxid-Zwischenschicht4 und die dotierten Siliciumschichten5 und6 umfasst, wird beispielsweise in einer Scheibe aus Silicium erhalten, indem die Siliciumoxid-Zwischenschicht4 durch Implantation von Sauerstoffionen gebildet wird, die ungefähr 0,1 μm über der Siliciumoxid-Zwischenschicht4 liegende dicke Schicht5 mit Phosphor in der oben genannten Konzentration dotiert wird und schließlich die schwach dotierte Schicht6 auf der Schicht5 epitaktisch aufgewachsen wird. - Auf der ersten Seite
3 der Scheibe1 , die in1 in Draufsicht gezeigt wird, werden Halbleiterelemente7 gebildet. Zwischen den Halbleiterelementen7 sind Bahnen8 der auf der ersten Seite3 gelegenen Oberfläche9 der Scheibe frei gelassen. Am Ort dieser freien Bahnen8 , auch als Ritzbahnen bezeichnet, werden die fertigen Halbleiterelemente durch Sägen oder Brechen voneinander getrennt. - Wie in der Schnittansicht von
4 und in der Draufsicht von3 gezeigt, wird in der oberen Schicht5 ,6 eine isolierte Insel10 gebildet, was durch Entfernen eines Teils der Schichten5 und6 von der isolierenden Zwischenschicht4 erreicht wird. In der Siliciuminsel10 wird daraufhin das Halbleiterelement7 , in diesem Beispiel ein Bipolartransistor, in üblicher Weise gebildet, mit einem Basisgebiet11 mit einer Dotierung von ungefähr 5·1017 Boratomen und einem Emittergebiet12 mit einer Dotierung von ungefähr 1020 Arsenatomen. Danach wird die Siliciuminsel10 mit einer Schicht aus Siliciumoxid13 versehen, in der Fenster14 und15 gebildet sind, um das Basisgebiet11 bzw. das Emittergebiet12 zu kontaktieren. - Nach der Bildung des Halbleiterelementes
7 wird in einer deponierten Aluminiumschicht eine Metallisierung16 mit Kontakt-Elektroden17 gebildet. Die Figuren sind nicht maßstabsgetreu gezeichnet; in der Praxis haben die Leiterbahnen16 beispielsweise eine Breite von ungefähr 1 bis 10 μm, die Kontakt-Elektroden17 beispielsweise eine Länge und eine Breite von ungefähr 100 μm. Die Kontakt-Elektroden17 erstrecken sich in die freien Bahnen8 . In den Figuren werden Kontakt-Elektroden17 von benachbarten Halbleiterelementen in den freien Bahnen8 dargestellt. Schließlich wird eine isolierende Schicht18 aus Siliciumoxid aufgebracht. - In dem Beispiel wird der Deutlichkeit halber ein einzelner Bipolartransistor als Halbleiterelement
7 gezeigt. In der Praxis kann ein solches Halbleiterelement jedoch eine integrierte Schaltung sein, die eine große Anzahl Schaltelemente enthalt. Es können Bipolartransistoren, aber auch beispielsweise MOS-Transistoren sein. Außer diesen aktiven Schaltelementen können auch passive Elemente, wie z.B. Spulen, Kondensatoren und Lichtleiter, aufgenommen werden. Diese passiven Elemente können auf der oberen Silici umschicht5 ,6 vorgesehen werden, jedoch kann diese obere Schicht am Ort der passiven Elemente auch entfernt werden, sodass diese passiven Elemente auf der Zwischenschicht4 liegen. Das Element7 kann auch eine Anzahl integrierter Schaltungen enthalten, die dort, wo die obere Schicht5 ,6 von der Zwischenschicht4 entfernt worden ist, voneinander durch einen Streifen getrennt sind. Dies ermöglicht, beispielsweise einen digitalen und einen analogen Block voneinander zu isolieren. - Danach wird, wie in
5 gezeigt, eine Klebstoffschicht19 verwendet, um die Scheibe1 mit ihrer ersten Seite2 auf einen isolierenden Trägerkörper20 zu kleben. Der Klebstoff ist beispielsweise ein Epoxid- oder Acrylatklebstoff, und der Trägerkörper20 ist in diesem Fall eine Glasplatte mit einer Dicke von 100 μm. - Anschließend wird von der zweiten Seite
21 aus, die von der ersten Seite3 abgewandt ist, Halbleitermaterial von der Scheibe1 entfernt. Diese Behandlung wird fortgesetzt, bis die unter der oberen Schicht5 ,6 liegende isolierende Zwischenschicht4 freigelegt ist. Hierzu wird die zweite Seite21 der Scheibe1 einer chemisch-mechanischen Polierbehandlung unterworfen, bis der Abstand zu der isolierenden Zwischenschicht4 auf mehrere Zehntel μm verkleinert ist, woraufhin die Zwischenschicht4 in einem Ätzbad aus KOH freigelegt wird. Diese Ätzbehandlung stoppt automatisch, wenn die isolierende Zwischenschicht4 aus Siliciumoxid erreicht worden ist. - Die wie in oben beschriebener Weise in der Dicke reduzierte Scheibe
1 wird anschließend, wie in7 gezeigt, auf ihrer zweiten Seite21 mit einer Schicht aus einem isolierenden Material22 ,23 versehen. Um eine Glasplatte23 auf die freigelegte Zwischenschicht4 zu kleben, wird in diesem Beispiel, in gleicher Weise wie in Bezug auf die erste Seite4 beschrieben, eine Klebstoffschicht22 verwendet. - Anschließend werden, wie in
8 gezeigt, in dem Trägerkörper20 am Ort der freien Bahnen8 Rillen24 gebildet, welche Rillen die Anschlusselektroden17 der Metallisierung16 durchschneiden und sich in die auf der zweiten Seite der Scheibe aufgebrachte Schicht aus isolierendem Material22 ,23 erstrecken. - Wie in
9 gezeigt, wird nach dem Bilden der Rillen24 eine Metallschicht25 , in diesem Beispiel eine Mehrfachschicht aus einer Schicht aus Ti, einer Schicht aus Pt und einer oberen Schicht aus Au, auf dem Trägerkörper20 und in den Rillen24 aufgebracht. Wie in10 gezeigt, werden in dieser Metallschicht25 Leiterbahnen26 gebildet, die in den Rillen24 verlaufen, wo sie die in den Rillen durchschnittenen Anschlusselektroden17 kontaktieren. - Schließlich wird die Scheibe
1 beispielsweise durch Sägen direkt entlang den freien Bahnen8 in einzelne vom Trägerkörper20 und der auf der zweiten Seite21 aufgebrachten isolierenden Schicht22 ,23 umhüllte Halbleiteranordnungen unterteilt. - Die so umhüllte Halbleiteranordnung ist sehr dünn. Die mit den isolierenden Schichten
13 ,18 und der Metallisierung16 versehene Scheibe1 hat eine Gesamtdicke von ungefähr 5 μm. Die Klebstoffschichten19 und22 haben eine Dicke von ungefähr 20 μm und die Glasplatten haben eine Dicke von ungefähr 100 μm. Daher ist die Gesamtdicke der Halbleiteranordnung kleiner als 250 μm. Auch in lateraler Richtung ist die Halbleiteranordnung kaum größer als das Halbleiterelement7 . Darüber hinaus sind auf dem Trägerkörper die Leiterbahnen26 mit Lötflächen27 verbunden, wodurch es möglich ist, die Halbleiteranordnung auf eine auf der Oberfläche einer Printplatte vorhandene Verdrahtung zu löten. Auf diese Weise wird eine "Anordnung" in einem "Chip-Size-Package" erhalten, das gut für "Oberflächenmontage" verwendet werden kann. - In dem Verfahren wird eine Scheibe aus einem Halbleitermaterial
1 verwendet, die auf ihrer ersten Seite3 mit einer Zwischenschicht4 aus einem isolierenden Material versehen ist, auf der eine obere Schicht5 ,6 aus einem Halbleitermaterial gebildet ist, auch als Silicium-On-Insulator- oder SOI-Scheibe bezeichnet. Hierdurch kann die notwendige Ausrichtung einer Anzahl Prozessschritte relativ zueinander von dieser ersten Seite3 der Scheibe aus ausgeführt werden. Wie in4 gezeigt, werden die Halbleiterelemente7 auf der ersten Seite3 gebildet, wird die Metallisierung16 mit den Kontakt-Elektroden17 auf der ersten Seite gebildet und werden die Rillen24 in dem Trägerkörper20 , der aus Glas hergestellt und daher transparent ist, in der ersten Seite3 gebildet. Das Halbleitermaterial wird von den freien Bahnen8 auf der Oberfläche9 der Scheibe1 in zwei Schritten entfernt. Im ersten Schritt ist Ausrichtung erforderlich, während dies im zweiten Schritt nicht notwendig ist. Im ersten Schritt wird, wie in4 gezeigt, die obere Schicht5 ,6 von den freien Bahnen8 auf der Oberfläche der ersten Seite entfernt. Dies erfolgt von der ersten Seite aus3 . Im in6 gezeigten zweiten Schritt, der von der zweiten Seite21 aus ausgeführt wird, wird das Halbleitermaterial vollständig von der unter der oberen Schicht5 ,6 liegenden Zwischenschicht4 aus isolierendem Material entfernt. Dies erfolgt über die gesamte Oberfläche der Scheibe, sodass dieser Vorgang kein Ausrichten erfordert. - Die Schicht aus einem isolierenden Material
22 ,23 auf der zweiten Seite der Scheibe kann angebracht werden, indem die zweite Seite, nach dem Entfernen des Halbleitermaterials von der unter der oberen Schicht gelegenen Zwischenschicht aus isolierendem Material, mit einer Glasplatte23 versehen wird, die auf die freigelegte Zwischenschicht geklebt wird. Da die Zwischenschicht4 aus isolierendem Material nach dem Entfernen von Halbleitermaterial freigelegt wird, weist die zweite Seite21 eine flache Oberfläche auf. Zusätzlich ist die zweite Seite der Scheibe durch die isolierende Zwischenschicht bereits passiviert. Aus diesem Grund wird vorzugsweise ein anderes Verfahren verwendet, um diese zweite Seite der Scheibe mit einer Schicht aus isolierendem Material zu versehen. - In einer ersten Ausführungsform wird, wie in
12 gezeigt, die Scheibe mit ihrer zweiten Seite auf einer in der Halbleitertechnik üblicherweise verwendeten Sägefolie28 aufgebracht. Die in dem Trägerkörper gebildeten Rillen24 erstrecken sich in diese Sägefolie28 . Dadurch kann das Unterteilen in gesonderte Halbleiteranordnungen in einfacher Weise ausgeführt werden, indem sie von der Sägefolie entfernt werden.13 zeigt diese Ausführungsform, nachdem die Rille24 gebildet worden ist und die Leiterbahnen26 mit Lötflächen27 angebracht worden sind. - Vor dem Anbringen der Sägefolie kann die zweite Seite mittels eines gebräuchlichen Plasmaabscheidungsprozesses beispielsweise mit einer Schicht aus Siliciumnitrid versehen werden (nicht abgebildet).
- In einer zweiten Ausführungsform, nicht abgebildet, wird auf der zweiten Seite eine gebräuchliche Schicht aus Epoxid deponiert. Auf diese Epoxidschicht kann beispielsweise die Typennummer der Halbleiteranordnung in üblicher Weise gedruckt werden.
Claims (5)
- Verfahren zum Herstellen von umhüllten Halbleiteranordnungen, bei dem: – Halbleiterelemente (
7 ) auf einer ersten Seite (3 ) einer Scheibe aus einem Halbleitermaterial (1 ) gebildet werden, wobei zwischen den Halbleiterelementen freie Bahnen (8 ) auf der Oberfläche dieser ersten Seite frei gelassen werden, – eine Metallisierung (16 ) mit Anschlusselektroden (17 ), die sich in die freien Bahnen erstrecken, auf der ersten Seite der Scheibe gebildet wird, – die Scheibe mit ihrer ersten Seite auf einen transparenten isolierenden Trägerkörper (20 ) geklebt wird, – Halbleitermaterial (2 ) von der der ersten Seite abgewandten zweiten Seite (21 ) der Scheibe entfernt wird, – die somit in der Dicke verkleinerte Scheibe auf ihrer zweiten Seite mit einer Schicht aus einem isolierenden Material (22 ,23 ) versehen wird, – in dem Trägerkörper und der Scheibe am Ort der freien Bahnen Rillen (24 ) gebildet werden, welche Rillen die Anschlusselektroden der Metallisierung durchschneiden und sich in die auf der zweiten Seite der Scheibe aufgebrachte Schicht aus isolierendem Material erstrecken, – auf dem Trägerkörper Leiterbahnen (26 ) gebildet werden, die in den Rillen verlaufen, um mit den in den Rillen durchschnittenen Anschlusselektroden Kontakt zu machen, und – die Scheibe entlang den Rillen in gesonderte, von dem auf der ersten Seite aufgebrachten Trägerkörper und der auf der zweiten Seite aufgebrachten isolierenden Schicht umhüllte Halbleiteranordnungen unterteilt wird, dadurch gekennzeichnet, dass – eine Scheibe aus einem Halbleitermaterial verwendet wird, die auf ihrer ersten Seite mit einer Zwischenschicht (4 ) aus einem isolierenden Material versehen ist, auf der eine obere Schicht (5 ,6 ) aus einem Halbleitermaterial gebildet ist, – die Halbleiterelemente in dieser oberen Schicht gebildet werden, – vor der Bildung der Metallisierung auf der ersten Seite der Scheibe die obere Schicht am Ort der freien Bahnen von der isolierenden Zwischenschicht entfernt wird und – durch Entfernen von Halbleitermaterial von der zweiten Seite aus die unter der oberen Schicht liegende Zwischenschicht aus isolierendem Material freigelegt wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass, nachdem das Halbleitermaterial von der zweiten Seite aus von der Scheibe entfernt ist, die genannte Scheibe auf einer Sägefolie (
28 ) als die Schicht aus Isoliermaterial befestigt wird und nach Bildung der Rillen in dem Trägerkörper die Halbleiteranordnungen von der Sägefolie entfernt werden. - Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass auf der freigelegten Zwischenschicht eine Schicht aus Siliciumnitrid deponiert wird, bevor die Scheibe an der Sägefolie befestigt wird.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass auf der freigelegten Zwischenschicht eine Schicht aus einem Kunststoff deponiert wird.
- Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass auf der freigelegten Zwischenschicht eine Schicht aus Epoxid deponiert wird.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP98200821 | 1998-03-16 | ||
EP98200821 | 1998-03-16 | ||
PCT/IB1999/000394 WO1999048143A2 (en) | 1998-03-16 | 1999-03-11 | Method of manufacturing semiconductor devices with 'chip size package' |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69934466D1 DE69934466D1 (de) | 2007-02-01 |
DE69934466T2 true DE69934466T2 (de) | 2007-09-27 |
Family
ID=8233469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69934466T Expired - Lifetime DE69934466T2 (de) | 1998-03-16 | 1999-03-11 | Herstellungsverfahren von halbleiteranordnungen als chip-size packung |
Country Status (5)
Country | Link |
---|---|
US (1) | US6177295B1 (de) |
EP (1) | EP0988650B1 (de) |
JP (1) | JP4230543B2 (de) |
DE (1) | DE69934466T2 (de) |
WO (1) | WO1999048143A2 (de) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6338980B1 (en) * | 1999-08-13 | 2002-01-15 | Citizen Watch Co., Ltd. | Method for manufacturing chip-scale package and manufacturing IC chip |
IL133453A0 (en) * | 1999-12-10 | 2001-04-30 | Shellcase Ltd | Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby |
JP3813797B2 (ja) | 2000-07-07 | 2006-08-23 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
US6908784B1 (en) * | 2002-03-06 | 2005-06-21 | Micron Technology, Inc. | Method for fabricating encapsulated semiconductor components |
CN100470781C (zh) * | 2002-04-23 | 2009-03-18 | 三洋电机株式会社 | 半导体装置及其制造方法 |
JP2004056046A (ja) * | 2002-07-24 | 2004-02-19 | Disco Abrasive Syst Ltd | Soi基板の加工方法 |
US6903442B2 (en) * | 2002-08-29 | 2005-06-07 | Micron Technology, Inc. | Semiconductor component having backside pin contacts |
US7388294B2 (en) * | 2003-01-27 | 2008-06-17 | Micron Technology, Inc. | Semiconductor components having stacked dice |
US6841883B1 (en) * | 2003-03-31 | 2005-01-11 | Micron Technology, Inc. | Multi-dice chip scale semiconductor components and wafer level methods of fabrication |
JP4248355B2 (ja) * | 2003-09-24 | 2009-04-02 | 三洋電機株式会社 | 半導体装置および半導体装置の製造方法 |
US20080265348A1 (en) * | 2004-06-09 | 2008-10-30 | Koninklijke Philips Electronics, N.V. | Method of Manufacturing an Image Sensor and Image Sensor |
EP1949433B1 (de) * | 2005-11-11 | 2011-08-03 | Koninklijke Philips Electronics N.V. | Verfahren zur herstellung mehrerer halbleiteranordnungen und trägersubstrat |
CN107403778A (zh) * | 2016-05-19 | 2017-11-28 | 胡川 | 半导体基板及半导体板制作方法 |
US11521938B2 (en) | 2020-01-06 | 2022-12-06 | Xintec Inc. | Chip package including substrate inclined sidewall and redistribution line |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL108359A (en) * | 1994-01-17 | 2001-04-30 | Shellcase Ltd | Method and device for creating integrated circular devices |
US5677562A (en) * | 1996-05-14 | 1997-10-14 | General Instrument Corporation Of Delaware | Planar P-N junction semiconductor structure with multilayer passivation |
-
1999
- 1999-03-11 JP JP54676499A patent/JP4230543B2/ja not_active Expired - Lifetime
- 1999-03-11 WO PCT/IB1999/000394 patent/WO1999048143A2/en active IP Right Grant
- 1999-03-11 EP EP99905134A patent/EP0988650B1/de not_active Expired - Lifetime
- 1999-03-11 DE DE69934466T patent/DE69934466T2/de not_active Expired - Lifetime
- 1999-03-15 US US09/268,259 patent/US6177295B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6177295B1 (en) | 2001-01-23 |
JP2001527700A (ja) | 2001-12-25 |
EP0988650A2 (de) | 2000-03-29 |
WO1999048143A2 (en) | 1999-09-23 |
WO1999048143A3 (en) | 2000-02-03 |
EP0988650B1 (de) | 2006-12-20 |
JP4230543B2 (ja) | 2009-02-25 |
DE69934466D1 (de) | 2007-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1298630C2 (de) | Integrierte schaltungsanordnung | |
DE2825433C2 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
EP0698289B1 (de) | Kontaktstrukturierung für vertikale chipverbindungen | |
DE1514818C3 (de) | ||
DE3685709T2 (de) | Substratstruktur zur herstellung einer halbleiterverbundanordnung. | |
DE3879109T2 (de) | Signalprozessor mit zwei durch rillen umgebene halbleiterscheiben. | |
DE69934466T2 (de) | Herstellungsverfahren von halbleiteranordnungen als chip-size packung | |
DE68928087T2 (de) | Substratsstruktur für zusammengesetztes Halbleiterbauelement | |
DE3134343A1 (de) | Halbleiteranordnung | |
DE2410786A1 (de) | Integrierte halbleitervorrichtung und verfahren zur herstellung | |
DE19757269B4 (de) | Verfahren zur Herstellung eines Silicium-Auf-Isolator-Halbleitersubstrats | |
DE1764155C3 (de) | Verfahren zum Herstellen eines Halbleiterbauelementes aus einem Siliciumkörper | |
DE3002740A1 (de) | Verfahren zur ausbildung von substratelektroden bei mos-ics mit lokaler oxidation | |
DE1924712C3 (de) | Integrierter Dünnschicht-Abblockbzw. Entkopplungskondensator für monolithische Schaltungen und Verfahren zu seiner Herstellung | |
EP0698293B1 (de) | Verfahren zur herstellung eines halbleiterbauelements mit stromanschlüssen für hohe integrationsdichte | |
DE2432544C3 (de) | Als Halbleiterschaltung ausgebildetes Bauelement mit einem dielektrischen Träger sowie Verfahren zu seiner Herstellung | |
DE3038773T1 (de) | Method for forming voltage-invariant capacitors for mos type integrated circuit device | |
DE3875174T2 (de) | Verfahren zur herstellung einer verbindung zu einem kontaktstift auf einer integrierten schaltung und zugehoerige kontaktstruktur. | |
DE69728648T2 (de) | Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat | |
DE2909996C2 (de) | Nur-Lese-Speicher und Verfahren zu seiner Herstellung | |
DE3786693T2 (de) | Programmierbarer Kontaktfleck. | |
DE10205122A1 (de) | Halbleitervorrichtung und Verfahren zur Herstellung derselben | |
DE2046053B2 (de) | Integrierte Schaltung | |
DE2064084A1 (de) | Transistor mit Schottky-Sperrschicht | |
DE1927876C3 (de) | Halbleiteranordnung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: NXP B.V., EINDHOVEN, NL |
|
8328 | Change in the person/name/address of the agent |
Representative=s name: EISENFUEHR, SPEISER & PARTNER, 10178 BERLIN |
|
R082 | Change of representative |
Ref document number: 988650 Country of ref document: EP Representative=s name: BOSCH JEHLE PATENTANWALTSGESELLSCHAFT MBH, DE |
|
R081 | Change of applicant/patentee |
Ref document number: 988650 Country of ref document: EP Owner name: INVENSAS CORP., US Free format text: FORMER OWNER: NXP B.V., EINDHOVEN, NL Effective date: 20121121 |
|
R082 | Change of representative |
Ref document number: 988650 Country of ref document: EP Representative=s name: BOSCH JEHLE PATENTANWALTSGESELLSCHAFT MBH, DE Effective date: 20121121 |