DE2410786A1 - Integrierte halbleitervorrichtung und verfahren zur herstellung - Google Patents

Integrierte halbleitervorrichtung und verfahren zur herstellung

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Description

Böblingen, 27. Februar 1974
gg-fr
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtl. Aktenzeichen: Neuanmeldung
Aktenzeichen der Anmelderin: FI9-72-139 Z4 lU/oD
Integrierte Halbleitervorrichtung und Verfahren zur Herstellung
Die Erfindung betrifft eine integrierte Halbleitervorrichtung mit mehreren voneinander isolierten Elementen.
Die meisten integrierten Schaltungen werden heute in monolithischer Form gebaut. Eine solche Vorrichtung enthält eine grosse Anzahl aktiver und passiver Elemente in einem Block oder Monolithen aus Halbleitermaterial. Elektrische Verbindungen zwischen aktiven und passiven Elementen werden auf einer Oberfläche des Halbleiterblocks vorgenommen. Bisher erfolgte die gegenseitige Isolierung der Elemente oder Schaltungen im integrierten Schaltungsblock in weitaus den meisten Fällen durch P-N-Übergänge. Die Übergangsisolierung wird auch in integrierten Schaltungen mit FET's verwendet. Vor-
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rich-tungen mit Isolierung durch P-N-Uebergänge sind-z.B. in den USA-Patentschriften 3.319.311, 3.451.866, 3.508.2Ö9
und 3.539.876 beschrieben.
P-N-Uebergänge wurden jahrelang in integrierten Schaltungen als ausgezeichnete elektrische Isolierung verwendet. Bei der jetzigen Entwicklung integrierter Schaltkreise steigt aber der Bedarf an schnellen Schaltungen laufend an, wobei die Kapazität \*on P-N-Isolationsübergängen, wie seit langem bekannt ist, die Umschaltgeschwindigkeit der Schaltkreise begrenzt. Ausserdem erfordern die Isolationsübergänge einen relativ grossen Raum zwischen den Elementen, und somit lässt sich nur eine niedrige Elementdiehte erzielen. Immer grössere Dichten werden aber bei der Grossraumintegration gefordert. Die Isolationsübergänge neigen auch dazu, störende Transistoreffekte zwischen einem isolierten Bereich und seinen angrenzenden Bereichen entstehen zu lassen. Demzufolge stieg in den letzten Jahren das Interesse an integrierten Schaltunger. mit dielektrischer Isolierung anstelle der Uebergangsisoxierung
Eine dielektrische Isolation wurde in integrierten Schaltungen schon dadurch erreicht, dass man Trennfugen entsprechend den
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Isolationsbereichen in einem Halbleiterkörper ätzte. Auf der von Fugen·durchzogenen Oberfläche wurde ein neues Substrat in Form einer dünnen dielektrischen Schicht und einer dickeren Schicht aus z.B. polykristallinem Silicium niedergeschlagen. Dann wurde das ursprüngliche Substrat des Halbleiterkörpers mechanisch abgeschliffen oder chemisch geätzt, bis die Bodenteile der vorher geätzten Fugen erreicht werden. Dadurch entsteht eine Struktur, in der mehrere Inseln von Halbleitermaterial von der dielektrischen Sicht wabenartig umgeben auf dem polykristallinen Siliciumsubstrat gelagert und voneinander durch isolierte Verlängerungen oder Wülste des polykristal-' linen Substrats getrennt sind. Derartige Vorrichtungen sind z.B. in den US-Patentschriften 3.391.023, 3.332.137, 3.419.956, 3.372.063, 3.575.740, 3.421.205, 3.423. 258, 3.423.255 und 3.478.418 beschrieben.
Vorrichtungen mit isolierten Elementen, wie sie in den oben erwähnten Patentschriften beschrieben sind, hatten jedoch verschiedene Nachteile, die einen vollen Erfolg im Bereich der Hochgeschwindigkeitsschaltungen, wo sie besonders benötigt wurde, verhinderten. Eine Hochgeschwindigkeitsschaltung
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erfordert besonders flache Elemente« So müssen die Halbleiterinseln eine Dicke der Grössenordnung von 2,5 um haben. Die sie tragenden Platten, die eine DJcke von 150-250 um haben, sollen jedoch durch Aetzen oder Schleifen entfernt werden. Das ist ohne schädliche Beeinflussung der dünnen Inseln kaum möglich.
Ausserdem ist die Schnittfläche zwischen dem ursprünglichen Kalbleiterkörper und dem darauf niedergeschlagenen Dielektrikum aufgrund der in den Halbleiterkörper geätzten Fugen wellig. Wegen dieser welligen Schnittfläche ist auch die gegenüberliegende Fläche des darauf niedergeschlagenen polykristallinen Substrates wellig. Infolge dieser Welligkeit der Unterfläche des Substrates wird die Platte unnötigen Belastungen ausgesetzt, wenn in den Fabrikationsschritten, wie Verkleben durch Thermokompression, oder beim Aufbringen von Prüfspitzen während der Prüfung, Druck ausgeübt wird. Die entstehenden Spannungen könne]) Fehler in der integrier-' ten Schaltung erzeugen. Während der Verarbeitung der Plaste ist diese normaler\\reise auf einer Kühlfläche gelagert; die wellige Unterfläche reduziert die Wärmeübertragung an die Kühlfläche.
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Wegen der welligen Schnittfläche gibt os praktisch auch keine Möglichkeit zur elektrischen. Verbindung der Inseln untereinander mit Hilfe von "verdeckten" Leitern» d.h. metallischen Leitern in der Schnittfläche.
Da Wülste des polykristallinen Halbleitermaterials ausserdem in die Fugen zwischen den Halbleiterinseln hineinragen, sind solche dielektrisch isolierte?, wellige Strukturen noch seitlichen Störkapazitäten ausgesetzt.
Bei neueren Arbeiten auf diesem Gebiet wurde das Problem der" Entfernung des Halbleiterkörpers, so dass Halbleiterinseln übrigbleiben, grösstenteils gelöst, vgl. die Veröffentlichung: "Application of Preferential Electromechanical Etching of Silicon to Semiconductor Device Technology", M. Theunissen et al., Journal of the Electrochemical Society, July 1970, S. 959 - 965, bezüglich selektiver anodischer elektrochemischer Aetzung. In dieser Veröffentlichung, und insbesondere im Zusammenhang mit deren Fig. 8, wird gezeigt, dass ein relativ dickes stark dotiertes Substrat von einer dünneren, schwach dotierten epitaktischen Sicht, in der die Trennfugen
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ausgeätzt sind, entfernt und die schwach dotierten Inseln des Halbleitermaterials übriggelassen werden können. Auch dieses Verfahren hat jedoch noch den Nachteil der oben beschriebenen welligen Schnittfläche sowie der sich daraus ergebenden welligen Bodenfläche des polykristallinen Siliciumsubstrates.
Daraus ergibt sich als Aufgabe der Erfindung die Schaffung einer integrierten Schaltung mit voller dielektrischer Isolierung und planarer Schnittfläche zwischen der die Schaltungselemente enthaltenden Halbleiterschicht und dem tragenden Substrat, welches eine im wesentlichen ebene Unterfläche hat. Gemäß der Erfindung wird die Aufgabe dadurch gelöst, daß auf der isolierenden Oberfläche eines Substrates wabenartig isolierende Zonen angeordnet sind, die Halbleiterinseln umschließen, in welchen aktive oder passive Halbleiterelemente angeordnet sind. In dieser Vorrichtung kann die Verdrahtung zwischen den Inseln durch verdeckte metallische Leiter an der Schnittfläche zwischen Halbleiterschicht und tragendem Substrat erfolgen. Die gesamte Vorrichtung kann dem Druck während der Prüfung oder der Metallisierung leichter widerstehen.
Vorteilhafte Ausgestaltungen und ein vorteilhaftes Verfahren zur Herstellung der Vorrichtung sind in den Unteransprüchen niedergelegt.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden anschließend näher beschrieben. Es zeigen:
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Fig. IA - IK in Schnittansichten einen Teil einer integrierten Schaltung ?ur Illustration des Horstellungs-
Verfahrens;
Fig. 2A und 2B in Schnittansichten einen Teil einer integrierten Schaltung eines anderen Ausführungsbeispielcs;
Fig. 3A - 3D in Schnittansichten einen Teil einer integrierten Schaltung zur Illustration der Herstellungsschritte eines weiteren Ausführungsbeispieles.
Fig. 4A - 4F Schnittansichten eines Teiles einer integrierten Schaltung zur Illustration der Herstcllungsschritte eines weiteren Ausführungsbeispieles.
Fig. 5A - 5D Ein zusätzliches Ausführungsbeispiel.
Fig. 6 ein Schaltbild von Transistoren mit gemeinsamer Kciiektor-Stromversorgung.
Fig. 7 Schnittansicht einer integrierten Vorrichtung mit der in Fig. 6 gezeigten SchaJtung, und
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Fig. 8 Schnittansicht eines anderen Ausführungsbeispieles der in Fig. 6 gezeigten Schaltung.
In den Fig. IA bis IK ist im-wesentlichen das Verfahren zur Herstellung der Vorrichtung gezeigt. Die Elemente der integrierten Schaltung sind NPN-Transistoren. Natürlich sind auch entgegengesetzte Leitwerte sowie andere Elemente möglich, wie Bereiche unterschiedlicher Leitfähigkeit, z.B. _P- und N-Bereiche oder Bereiche mit unterschiedlichem Leitfähigkeitsniveau, z.B. Ν- und N+-Leitfähigkeit.
Auf einem geeigneten N+-Substrat 10 mit einer Dotierungs-
1 P
konzentration über 3 χ 10 Atomen/ccm eines Dotierungsmittels, vorzugsweise Arsen oder Antimon, wird eine epitaktische N"-Schicht 11 mit einer Dotierungskonzentration unter 2 χ 10 Atomen/ccm niedergeschlagen bei einer Temperatur zwischen 800 und 1000° C und einem Druck von 0,1 Atü oder mehr. Der Niederschlag bei niedriger Temperatur ist erwünscht, um die Selbstdotierung und die Ausdiffundierung an der Schnittfläche zwischen Substrat und Epitaxieschicht möglichst klein zu halten. Die Schichtdicke liegt Vorzugs-
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weise im Bereich zwischen 0,5 und 3 Mikron, je nach den Anforderungen an die Elemente. In. diesem Beispiel soll die Schicht eine Dicke von 2 Mikron haben. Die epitaktische Schicht kann z.B. nach der USA Patentschrift Nr. 3.424.629 gebildet werden.
In Fig. IB wird dann eine Schutzschicht 12 mit bekannter Technik, wie pyrolythischem Niederschlag oder Kathodensprühverfahren aufgebracht. Die Schutzschicht ist aus dielektrischem Material, wie Aluminiumoxyd oder Siliciumnitrid, und kann z.B. gemäss dem in der deutschen Offenlegungsschrift 1 521 337 beschriebenen Verfahren erzeugt werden. Die Schicht hat eine Dicke von 1000,A. Anstelle einer Nitridschicht allein kann die Schicht 12 auch zusammengesetzt sein aus mit Siliciumnitrid überzogenem Siliciumdioxyd. Eine solche Zusammensetzung kann günstig sein, um die thermischen Spannungen zwischen dem Schutzüberzug und der darunterliegenden Epitaxieschicht 11 zu reduzieren. Dazu ist eine thermische Oxydation der Oberfläche der·· Schicht zu Siliciumdioxyd mit einer Dicke zwischen 500 und 1500 a vor dem oben beschriebenen Niederschlag der Siliciumnitridschicht günstig.
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Nach Darstellung in Fig. IC werden als nächstes die. Teile 13 der Schutzschicht 12 weggeätzt. Ein geeignetes Aetzmittel für Siliciumnitrid ist heisse Phosphorsäure oder heisses Phosphorsalz. Kenn die oben beschriebene Zusammensetzung für die Schicht 12 benutzt wird, kann die darunterliegende Oxydschicht durch geeignete konventionelle Aetzung, wie gepufferte Flussäure, entfernt werden. Als nächstes wird die Schutzschicht 12 als Maske benützt und die Epitaxieschicht 11 teilweise in den Bereichen 14 mit einem für Silicium geeigneten Aetzmittel, wie Salpetersäure, Quecksilberoxydnitrat und verdünnte Flussäure, weggeätzt. Dieser Vorgang ergibt die in Fig. IC gezeigte Struktur. Es folgt eine Oxydation in einer Sauerstoffatmosphäre bei erhöhter Temperatur, etwa 970° C,mit oder ohne Wasserdamp.fzusatz, um die Siliciumdioxydbereiche 15 zu erzeugen, die sich im wesentlichen von der Oberfläche 11 zur Schnittfläche 16 erstrecken. Dadurch werden die Bereiche 15 im wesentlichen koplanar mit der Oberfläche der Schicht 11. Im Oxydationsprozess wird ein Teil der Siliciumschicht 11 verbraucht, so dass die Silicium.dioxydbereiche abwärts bis zur Schnittfläche 16 verlaufen. Die Siliciumdioxydbereiche 15 umgeben vollständig die Inseln 17
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der \'erbleibenden Siliciumschicht. Dieser Vorgang der Ausbildung der umgebenden-Oxydbereiche 15 in Fig. ID ist beschrieben in der deutschen Offenlegungsschrift 2 218 892. Damit, die Oxydation zur Bildung der Bereiche 15 auch die Schnittfläche 16 vor der Oberfläche der Epitaxieschicht 11 erreicht, müssen die Vertiefungen 14 in Fig. IC bis auf etwa die halbe Dicke der Epitaxieschicht 11 geätzt werden. Da unbedingt sichergestellt werden muss, dass die Siliciumdioxydbereiche 15 die Schnittfläche 16 erreichen, kann die Oxydation über die Schnittfläche 16 hinaus mehrere tausend Angstrom in das Substrat 10 hinein fortgesetzt werden.
Verdeckte Bereiche können in isolierten Siliciurninseln 17 ausgebildet x\rerden, wenn die Schutzschicht 12 teilweise entfernt und in die Oberfläche 18 auf konventionelle Weise eine Dotierung eingeführt \v'ird. Der in Fig. IE gezeigte N+-Bereich 19 wird z.B. durch Diffus-ion durch die Oberfläche 18 gebildet und abgegrenzt durch die verbliebene Schutzschicht 12 und den anliegenden· Siliciumdio::ydbereich 15. Andererseits wird der Bereich 19A in demselben Diffusionsschritt ausgebildet, ist jedoch nur durch die umgebenden Siliciumdioxyd-
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bereiche 15 abgegrenzt. Die Bereiche 19 und 19A können durch konventionelle thermische Diffusion von Verunreini ■·· gungen, wie Phosphor, Arsen, Antimon oder dergl., zu einer N+-Oberflächenkonzentration gebildet werden. Die Diffusion kann als thermische Diffusion in einem offenen oder geschlossenen Rohr erfolgen.
Dann wird eine dielektrische Schutz- oder Passivierungsschicht gebildet, die die Oberfläche 18 vollständig bedeckt. Diese in Pig. IF gezeigte Schicht 31 hat eine Dicke zwischen 1 und 4 pm und kann aus einem konventionellen Material, wie Aluminiumoxyd, Siliciumdioxyd, Siliciumnitrid bestehen und entweder durch thermische Oxydation der Oberfläche 18 oder durch pyrolytischen Niederschlag gebildet werden. Wenn die Schicht 31 durch thermische Oxydation der Siliciumoberflache 18 gebildet wird, sollten die Siliciuindioxydbereiche 15 so ausgebildet werden, dass sie sich soweit über die Oberfläche 18 erstrecken, wie die endgültige Dicke der Schicht 31 reicht. Damit wird sichergestellt, dass die Schicht 31 im wesentJichen eben ist, weil die Oberfläche der Bereiche 15 thermisch nicht weiter oxydiert werden kann.
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Als nächstes wird, wie oben erwähnt, exne Siliciumschicht 20 bei niedriger Temperatur niedergeschlagen mit einer Dicke, die von der Plattengrösse abhängt, und für eine 50 mm 0-Platte z.B'. 200-250 ym beträgt. Diese Schicht dient als Träger der fertigen integrierten Schaltungsvorrichtung. Wegen der Zusammensetzung der Schicht 31 ist die epitaktische Schicht 20 aus polykristallinem und nicht aus monokristallinem Silicium wie die Schicht 11. In diesem Ausführungsbeispiel ist die Schicht 20 im wesentlichen nicht dotiert. Um die Ausdiffusion möglichst klein ?.u halten, wird die polykristalline Schicht 20 vorzugsweise bei einer Temperatur von 600 und 900° C unter Verwendung einer Silanquelle für das Silicium niedergeschlagen.
-Mit dem oben erwähnten anodischen elektrochemischen Aetzverfahren wird das N+-Substrat 10 weggeätzt, um die in Fig. IG gezeigte Vorrichtung zu erzeugen. Dazu können, wie in der oben erwähnten Veröffentlichung beschrieben, nachfolgend aufgeführte Aetzbedingungen angewandt werden:
VA j t, ,u j = 10 Volt; der Elektrolyt ist eine 5UgC Anode-Kathode
wässrige Flussäurelösung, die Badtemperatur beträgt. 18° C,
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Λ*
es, herrscht völlige Dunkelheit, die Kathode ist Platingaze und parallel zu der Struktur in einem ,Abstand von etwa 5 cm angeordnet. Durch die Aet?ung wird das Substrat 10 entfernt und die Schnittfläche 16 sauber freigelegt.
Nach Fig. IH wird als nächstes eine Maskierungs- und Passivierungsschutzschicht 21 auf der Oberfläche 16 gebildet. Diese Schicht kann aus Siliciumnitrid oder aus pyrolytisch niedergeschlagenem oder durch thermische Oxydation gebildetem Siljciumdioxyd bestehen. Wird die Schicht 21 durch thermische Oxydation gebildet, so ist es vorteilhaft, bei der Einbettung der Siliciumdioxydbereiche 15 den Prozess so zu führen, dass dies'e soweit in das Substrat 10 eindringen, wie die Schicht 21 nachher dick wird. Wenn in einem solchen Fall wie in Fig. IH die Siliciumdioxydschicht 21 durch thermische Oxydation gebildet wird, wird die Oberfläche 16 nur in den Bereichen über den Siliciuminseln 17 und nicht in den Bereichen über .den Siliciumdioxydbereichen 15 oxydiert. In den oxydierten Bereichen wird das Siliciumdioxyd daher so hoch, dass es mit den Siliciumdioxydbereirhen 15 eine im wesentlichen ebene Oberfläche auf der Schicht bildet.
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Nach Darstellung in den Fig. II, IJ und IK werden mit den Passivierungs.- und Maskierungseigenschaften der Schicht 21 und nachträglich aufgebrachter äquivalenter Schichten die Elemente in der Siliciuminsel 17 durch die Einführung \'on Verunreinigungen durch die Oberfläche 16, z.B. mittels Diffusion, vervollständigt. In Fig. II wurden in der Schutzschicht Oeffnungen 22 angebracht, beispielsweise durch übliche Photoätztechniken mit Flusssäure. Durch diese Oeffnungen werden Kollektor-Durchgangsbereiche 25 durch Diffusion, z.B. eine Kapsel-Phosphordiffusion, gebildet. Die Oeffnungen 22 werden so gelegt, dass die Bereiche 23 an den Siliciumdioxydbereichen 15 anliegen. Auf diese Weise werden Ausrichtungsprobleme sehr klein gehalten, wenn die Oeffnungen 22 in Fig. II die Siliciumdioxydbereiche überlappen.
-Nach Darstellung in Fig. IJ werden die Oeffnungen 22 als nächstes durch Reoxydation geschlossen und neue Oeffnungen 24 in der Schutzschicht geschaffen, durch die P-Bereichc mittels Diffusion gebildet werden, die dann als Basisbereiche
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für die Transistoren dienen. Die Basisdiffusion kann in geeigneter Keise im offenen oder geschlossenen Rohr herkömnilicher Art mit einem P-Dotierungsmittei, wie z.B. Bor, erfolgen. Die'Basisbereiche 25 liegen ebenfalls wie die Bereiche 23 an Siliciumdioxydbereichen 15 an und ergeben so die oben beschriebenen Ausrichtungsvorteile.
Wie in Fig. IK dargestellt ist, wird nach der Basisdiffusion die Oberfläche 16 wieder oxydiert, und es werden entsprechende Oeffnungen gebildet und N+-Emitterbereiche 26 in konventioneller Technik mit N-Verunreinigungen, wie z.B. Arsen, Phosphor oder Antimon, gebildet. Die Oeffnungen 27, 28 und 29 Fig. IK sind in der Isolierschicht vorgesehen, um Basis-, Emitter- und Kollektorkontakte aufzunehmen. Bei der Bildung der Basis- und Kollektorkontakte 27 bzw. 29 wird wieder der oben erwähnte Ausrichtungsvorteil dadurch genutzt, dass diese Oeffnungen die Siliciumdioxydbereiche 15 überlappen,
Die SubkoJ.lektoren 19 und 19A sind in unterschiedlicher horizontaler Abmessung dargestellt, um die oben erwähnten Prosesstechniken zu zeigen. Der Kollektor 19 hat eine niedrigere Kollektor-Basis-Kapazität als der Kollektor 19A.
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In einem anderen in den Fig. 2A und 2B dargestellten Ausführungsbeispiel braucht das tragende Substrat für die integrierte Schaltung nicht aus polykristallinem Silicium zu bestehen, sondern kann ganz aus dielektrischem Material sein. In dem in Fig. 2A gezeigten Schritt, der eine Alternative zu dem in Fig. IF gezeigten Schritt ist, wird eine Schicht aus dielektrischem Material 30 auf einer Schicht 31 anstelle der polykristallinen Siliciumschicht niedergeschlagen. Bei der Bildung der in Fig. 2A gezeigten Vorrichtung wird zuerst dasselbe Verfahren ausgeführt wie in den Fig. IA bis IE, dann ersetzt der in Fig. 2A gezeigte Schritt den in Fig. IF gezeigten. Die Schicht 30 hat im wesentlichen dieselbe Dicke wie die polykristalline Siliciumschicht. Das für die Schicht 30 gewählte dielektrische Material sollte einen Wärme-Ausdehnungskoeffizienten haben, der dem des Siliciums hinreichend gleicht, so dass Spannungen während der thermischen Verarbeitung möglichst klein gehalten werden. Die Schicht 30 kann z.B. aus Siliciumdioxyd oder Aluminiumoxyd bestehen. Die Struktur der Fig. 2B ist der Endstruktur in Fig. IK äquivalent mit der Ausnahme, dass die dielektrische Schicht 30 anstelle der polykristallinen Siliciumschicht 20 verwendet wurde. - .
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J?
In. einer weiteren Variation des in den Fig. 2A und'2B gezeigten Ausführüngsbeispielen kann eine dielektrische Schicht anstelle der Schichten 30 und"51 verwendet werden. Wenn z.B. die Schutzschicht 31 aus einem Material wie Siliciumdioxyd oder Aluminiumoxid besteht, kann sie bis zu einer Dicke von etwa 100 - 150 pm aufgebaut werden und somit die Funktionier Schichten 31 und 30 übernehmen.
Im Zusammenhang mit den Fig. 3A bis 3D wird kurz beschrieben, wie das im Zusammenhang mit den Fig. IA bis IK beschriebene Verfahren zur Herstellung von zv;ei komplementären bipolaren Transistoren mit voller dielektrischer Isolation ausgenutzt werden kann. Nach der Durchführung des im Zusammenhang mit den Fig. IA bis ID beschriebenen Verfahrens wird eine Oeffnung 32 in die Schutzschicht 33 geätzt, die die Oberfläche der Siliciuminsel 34 freilegt, und dann wird durch einen geeigneten Diffusionsschritt gemäss obiger Beschreibung ein N+-Subkollektorbereich 35 hergestellt.
Nach Darstellung in Fig. 3B wird als nächstes die Schutzschicht über dem Bereich 35 neu gebildet und eine zweite
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Oeffnung über der Siliciurainsel 36 ausgebildet-, durch die ein P+-di£fundierter Bereich 37 gebildet wird. Dieser P+- Bereich dient als Subkollektor in -einem PNP-Transistor. In die N-Siliciuminsel erfolgte zur Illustration keine Diffusion. In der fertigen Vorrichtung kann dieser Bereich als Kiderstand dienen.
Wie in dem in Fig. IF gezeigten Verfahren wird nun eine Schicht 39 aus dielektrischem Material gebildet, die die Oberfläche 40 der Halbleiterschicht 41 vollständig bedeckt,- und eine' Schicht aus polykristallinem Silicium 4 2 wird auf der Oberfläche der dielektrischen Schicht 39 gebildet.
Wie in dem in den Fig. IG bis IK gezeigten Verfahren wird dann das N+-Substrat 43 durch anodische elektrochemische Aetzung entfernt und anschliessend mit einer Reihe von Diffusionen durch die Schutz- und Maskierungsschicht 44 die komplementären NPN- und PNP-Transistören Tl und T2 der Fig.. 3D gebildet. Der P-Basisbereich 45 wird gleichzeitig mit dem P-Kollektordurchgangsbereich 46 gebildet und der N-Basisbereich 4 7 gleichzeitig mit dem N-Kollektordurchgangsbereich
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48. Der N+-Emitterbereich 49 und der P+-Emitterbereich SO werden dann in zwei Diffusionsschritten ausgebildet, nach denen entsprechend Basis, Kollektor- und Emitter-Kontaktlöcher durch die Schutzschicht 44 hindurch zu den aktiven Bereichen in den Transistoren Tl und T2 geöffnet werden, Kontakte werden auch zum N~-Bereich 38 gebildet, der als Widerstand dienen .kann. Daraus ergibt sich die in Fig. 3D gezeigte Vorrichtung, worin die komplementären Elemente in der integrierten Schaltung auf einem polykristallinen SiIiciumsubstrat 42 ausgeführt und durch die Schicht 39 und die Siliciumdioxydbereiche 51 voll dielektrisch isoliert sind.
Im Zusammenhang mit den Fig. 4A bis 4F wird anschliessend beschrieben, wie zwei*komplementäre Feldeffekttransistoren gebildet werden können. Nach den in den Fig. IA bis ID gezeigten Verfahrensschritten wird zuerst eine Vorrichtung gebildet, in der die eingebetteten Siliciumdioxydbereichc die Inseln aus N"-Silicium 53 auf einem N+-Substrat 54, die von der Schutzschicht 55 abgedeckt sind, voll umschliesscn. Nach Darstellung in Fig. 4A wird zuerst eine Oeffnung 56 über einer der Siliciuminseln gebildet und durch Diffusion
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der N-Siliciumbereich in einen P-Bereich 57 umgewandelt. Wie in Fig. IF wird dann eine gleichförmige dielektrische Schicht 58, Fig. 4B, gebildet, auf der dann eine polykristalline Schicht 59 niedergeschlagen wird. Nach Fig. 4C wird dann das N+-Substrat 54 entfernt und anschliessend nach Fig. 4D zwei N-Bereiche 60 und 61 in den P-Bereich 57 zur Bildung von Source und Drain des Feldeffekttransistors T3 diffundiert. Nach der Neubildung des Schutzüberzuges 62 v/erden anschliessend die P-Bereiche 63 und 64 in der N~-Insel 53 gebildet. Nach Darstellung in Fig. 4E dienen diese als Source bzw. als Drain für den Feld* effekttransistor T4. Der relativ dicke Isolierüberzug wird von den Gate-Bereichen entfernt und durch eine dünne Schicht ersetzt und so auf konventionelle Art die in Fig. 4P gezeigte Vorrichtung gebildet. Die Kontaktöffnungen 65, 66, 67 und 68 dienen für Source und Drain der Transistoren T3 und T4. Nach entsprechender Metallisierung sowohl der Source- und Drain-, als auch der Gate-Bereiche 69 und 70 der Transistoren enthält die resultierende Vorrichtung ein komplementäres Paar Feldeffekttransistoren. ·
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Es wurde bereits darauf hingewiesen, dass die Vorrichtung so aufgebaut ist, dass Leitverbindungen zwischen Bereichen in den Elementen entlang der Schnittfläche zwischen der integrierten Halbleiterschicht und dem tragenden polykristallinen Silicium-/dielektrischen Substrat hergestellt werden können. Diese Ausführungsart wird anschliessend im Zusammenhang mit den Fig. 5A bis SD näher beschrieben. Bei der Bildung der in Fig. 5A gezeigten Struktur werden zunächst die in den Fig. IA bis IE gezeigten Schritte befolgt und danach ein Metalleiter mit einer Dicke zwischen 7000 und 12.000 A niedergeschlagen, um bestimmte Bereiche miteinander zu verbinden. In Fig. 5A verbindet der Metalleiter 71 die verdeckten Subkollektoren 72 und 73. Als nächstes wird eine Schicht aus dielektrischem Material 74 ähnlich der Schicht 31 in Fig. IF über dem Verbinder 71 und der gesamten Oberfläche 75 in Fig. 5B niedergeschlagen. Als nächstes wird eine polykristalline Schicht 76 in der oben beschriebenen Art geinäss Fig. 5C gebildet und das Verfahren der Fig. IG bis IK durchgeführt und so die Vorrichtung der Fig. 5D erstellt. Der verdeckte Metalleiter 71 an der Schnittfläche der Halbleiterschicht 77 und.des tragenden Substrates,
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verbindet die Subkollektoren 72 und 73 der Transistoren T5 und Ϊ6 miteinander. Die verdeckten Subkollektoren 72 und 73, die über ihren entsprechenden Inseln liegend dargestellt \v'urden, können seitlich so in der Ausdehnung reduziert werden, dass sie den Abmessungen des Emitters entsprechen und direkt unter diesem liegen. Durch die kleineren Subkollektoren wird die Kollektor-Basis-Kapazität wesentlich reduziert.
An der Schnittfläche ausgebildete Metalleiter, wie z.B. der Leiter 71, brauchen nicht unbedingt die Oberfläche der Halbleiterinsel zu berühren. Solche Leiter können durch Anschlüsse, die durch die Siliciumdioxydbereiche 15 reichen, zu der Oberfläche der Kalbleiterschicht geführt werden. Auf diese Weise können mehrere Metallverbinder an der Schnittfläche zwischen der Unterseite der Halbleiterschicht und dem tragenden Substrat ausgebildet werden.
Für den Metallverbinder 71 können gängige Metalle, wie Platin, Molybdän oder Wolfram, verwendet werden. Der Metallverbinder kann mit konventioneller Photolithographie niedergeschlagen werden.
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Der Verbinder 71 kann auch aus leitenden Halbleitermaterial bestehen. In einem solchen Fall kann eine dünne Halbleiterschicht zwischen 0,5 und 1,0 Mikron Dicke auf der Oberfläche 77 in Fig. 5A anstelle des Metalles niedergeschlagen werden. Diese Halbleiterschicht sollte natürlich dieselbe Leitfähigkeit aufweisen wie die Bereiche 72 und 73 und vorzugsweise als N+-Schicht dotiert werden. Der die Verbindung zwischen den Bereichen 72 und 73 bildende Teil der Halbleiterschicht wäre als nächstes entsprechend zu maskieren und der Rest der Schicht beispielsweise zu Siliciumdioxyd zu oxydieren. Dann kann das aus polykristallinem Silicium und dem Dielektrikum zusammengesetzte Substrat in der in Zusammenhang mit der Fig. IF beschriebenen Art niedergeschlagen werden.
Um dem Kollektor des Transistors Strom zuzuführen, kann eine Spannungsquelle an die verdeckte Leitung 71 angeschlossen werden. In einem solchen Fall können die Kontakte zur Leitung 71 durch die Unterfläche der polykristallinen Sil'iciumschicht 76 geführt werden, wozu eine entsprechende Oeffnung in der· dielektrischen Schicht 74 erforderlich ist.
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Nach einem anderen Ausführungsbeispiel kann die vorliegende Struktur zur Verbindung von -StromqueLlen mit den Kollektoren mehrerer Transistoren in einer integrierten Schaltung durch die Rückseite des Chips benutzt werden.
Fig. 6 zeigt eine konventionelle Schaltung mit einer Kollektorstromquelle V , die an mehrere Transistoren TlO, TIl durch die Kollektorwiderstände RIO, RIl an die Kollektoren 80 und 81 angeschlossen ist. Da die Kollektorstromquelle V allen Kollektoren in der Schaltung gemeinsam ist, kann die in Fig. 6 gezeigte Schaltung durch die in Fig. 7 gezeigte Struktur verwirklicht werden, die in der oben beschriebenen Weise* hergestellt werden kann. Die Spannungsquelle V ist mit einer Metallschicht 82, z.B« aus Aluminium, verbunden, die an der Unterseite des polykristallinen Siliciumträgers 83 ausgebildet ist. Das polykristalline Siliciuinsubstrat 83 ist so dotiert, dass es zwischen der Stromquelle V. und den entsprechenden Kollektorkontakten 84 und öS der Transistoren TlO und TIl gut leitet. N"-Bereiche 78 und 79 bilden die Widerstände RIO und RIl.· Die Schicht S6 isoliert das polykristalline Substrat 83 vom Rest der SiIiciumschicht 87.
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In der in Fig. 8 gezeigten Struktur ist die Spannungsquelle V mit der Metallkontaktschicht. 88 verbunden,
die auf dem dotierten polykristallinen, Siliciuinsubstrat 89 ausgebildet ist. Die Isolierschicht 90 trennt das polykristalline Substrat 89 von einer nichtdotierten polykristallinen Schicht 91, die zwischen der Isolierschicht 90 und der an der Siliciumschicht 93 anliegenden Isolierschicht 92 angeordnet ist. Das polykristalline Substrat 89 ist so dotiert, dass es einen Leitweg zwischen der Stromquelle V und der nichtdotierten polykristallinen Schicht 91 durch die Oeffnung 94 bildet. Die entsprechend mit den Kollektoren der Transistoren TlO und TIl durch die Oeffnungen 95 und 96 vei'bundenen nichtdotierte polykristalline Siliciumschicht 91 bildet hier die Widerstände RIO und RIl.
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Claims (22)

  1. PATENTANSPRÜCHE
    Integrierte Halbleitervorrichtung, die mehrere voneinander isolierte Elemente enthält,, dadurch gekennzeichnet, daß auf der isolierenden Oberfläche (18) ein,es Substrates (20) wabenartig isolierende Zonen (15) angeordnet sind, die Halbleiterinseln (17) umschließen, in welchen aktive oder passive Halbleiterelemente angeordnet sind.
  2. 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat aus Isoliermaterial besteht.
  3. 3.' Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Substrat aus Aluminiumoxyd besteht.
  4. 4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat aus einer Schicht polykristallinen Siliciums (20) besteht, dessen isolierende Oberfläche aus einer Schicht (31) dielektrisch isolierenden Materials besteht.
  5. 5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die isolierende Schicht aus Siliciumnitrid besteht.
  6. 6. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die isolierende Schicht aus Siliciumdioxyd besteht.
  7. 7. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
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    auf der Substratoberfläche (75) eine streifenartige Verbindungsleitung (71, Fig. 5) angeordnet ist, die unter den isolierenden Zonen (15) hindurch verschiedene Halbleiterinseln (72, 73) elektrisch leitend verbindet.
  8. 8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet ( daß
    die Verbindungsleitung aus Metall besteht.
  9. 9. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Verbindungsleitung aus Halbleitermaterial besteht.
  10. 10. Verfahren zur Herstellung der Vorrichtung nach den Ansprüchen 1-9, gekennzeichnet durch folgende Schritte:
    - Aufbringen einer Halbleiterschicht niedriger Dotierungskonzentration (11) auf einem Halbleitersubstrat hoher Dotierungskonzentration (10);
    - Unterteilen der Schicht in Inseln (17) durch wabenartige Anordnung dielektrisch isolierender Zonen (15) in die Inseln voneinander trennenden Fugen (14), derart, daß die Oberfläche dieser Zonen mit derjenigen der Inseln im wesentlichen eine Ebene (18) bildet;
    - Anbringen einer dielektrisch isolierenden Schicht (31) auf dieser Ebene;
    - Entfernen des Halbleitersubstrates (10, Fig. 1F und G);
    - Ausbilden von Halbleiterelementen in den voneinander dielektrisch isolierten Inseln (17).
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    FI9-72-139 - 28 -
  11. 11. Verfahren nach Anspruch 10, gekennzeichnet durch Verwendung eines Halbleitersubstrates mit einer Dotierungskonzentration höher als 3 χ 10 Atcrasn/ccm und Aufbringen einer Halbleiterschicht niit einer Dotierungskonzen-
    1 P
    tration geringer als 2 χ 10 /vtomen/ocm.
  12. 12. Verfahren nach Anspruch 11, gekennzeichnet durch Vorwendung eines N-leitenden SiliciutnsubisGrates.
  13. 13. Verfahren nach Anspruch 10, gekennzeichnet durch Niederschlagen einer polykristallinen Siliciumschicht (2.0) auf der dielektrisch isolierenden Schicht (31).
  14. 14. Verfahren nach Anspruch 13, gekennzeichnet durch epitaktisches Aufbringen der Halbleiterschicht niedriger Dotierungskonzentration (11) sowie der polykristallinen Siliciumschicht (20) .
  15. 15. Verfahren nach Anspruch 10, gekennzeichnet durch Einbringen von Dotierungsstoffen wenige lens in Teile von Inseln (19, 19A) vor dem Anbringen dar dielektrisch isolierenden Schicht (13).
  16. 16. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß Siliciumnitrid für die dielektrisch isolierende Schicht verwendet wird.
  17. 17. Verfahren nach Anspruch 10 odar 15, c cv-innzeiohn^l.
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    FI9-72-139 -29- OfifGfoiAL J,V3?£C7H>
    durch Verwendung von Masken zur Einbringung von Dotierungsstoffen, wobei die Masken die isolierenden Zonen (15) derart teilweise überschneiden, daß dotierte Zonen (1.9, 23, 25) sich bis unmittelbar an die isolierenden Zonen erstrecken.
  18. 18. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß vor dem Anbringen der dielektrisch isolierenden Schicht (74, Fig. 5) elektrische Leitungen (71) angebracht werden, die zum Anschluß an oder zur Verbindung von in den Inseln liegenden Halbleiterzonen (T5, To) dienen.
  19. 19. Verfahren nach den Ansprüchen 13 und 18, dadurch gekennzeichnet, daß in der dielektrisch isolierenden Schicht Durchbrüche (94, Fig. 8) angebracht v/erden, durch welche die Leitungen (91) mit der polykristallinen Siliciumschicht (89) elektrisch in Verbindung stehen.
  20. 20. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß in der isolierenden Schicht (86, Fig. 7) Durchbrüche angebracht werden, durch welche bestimmte Zonen (84, 85) in bestimmten Halbleiterinseln (T10, T11) mit der polykristallinen Siliciumschicht (83) elektrisch in Verbindung stehen.
  21. 21. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß für die Leitungen (91, Fig. 8) Halbleitermaterial
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    verwendet wird und sie als ohinsche Widerstände ausgebildet werden.
  22. 22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß die Leitungen im wesentlichen Teil ihrer, Länge zv7ischen isolierende Schichten (90, 92) eingebettet werden.
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    FI9-72-139 - 31 -
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