DE4317570C2

DE4317570C2 - Halbleiteranordnung und Verfahren zur Herstellung derselben

Info

Publication number: DE4317570C2
Application number: DE19934317570
Authority: DE
Inventors: Takao Miura; Tunenori Yamauchi; Yoshinobu Monma; Hiroshi Goto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-05-28
Filing date: 1993-05-26
Publication date: 1996-12-12
Anticipated expiration: 2013-05-27
Also published as: DE4317570A1; JPH05335529A; US5705425A; FR2691837A1; FR2691837B1

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf Halbleiter anordnungen, hergestellt auf einem Isolator/Halbleiter-Ver bundsubstrat mit einer Isolierschicht, und eine auf der Isolierschicht liegende Halbleiterschicht, wobei die Halb leiterschicht geteilt ist, um eine Vielzahl isolierter her vorstehender Halbleiterteile zu bilden, die jeweils inte grierte Schaltungen enthalten, die darin gebildet sind und mit anderen integrierten Schaltungen in anderen hervorste henden Halbleiterteilen über Leiter zwischen den hervorste henden Teilen elektrisch verbunden sind. Derartige Halblei teranordnungen beinhalten jene, die entweder auf einem SOI (Silizium-auf-Isolator)-Substrat oder auf einem Glas-, Saphir- oder anderen Isoliersubstrat mit einer darauf vor gesehenen Halbleiterschicht gebildet sind.

Die vorliegende Erfindung bezieht sich auch auf ein Verfahren zur Herstellung derartiger Halbleiteranordnungen.

2. Beschreibung der verwandten Technik

Derartige Isolator/Halbleiter-Verbundsubstrate werden durch SOI-Substrate repräsentiert, die entweder durch Bon den von zwei Siliziumscheiben aneinander mit einer dazwi schen angeordneten Siliziumoxid (SiO₂)-Schicht oder durch ein SIMOX-Verfahren unter Verwendung von Sauerstoffionenim plantation und Oxidation hergestellt werden. Eine der Sili ziumscheiben dient als Halbleiterschicht, in der elektroni sche Elemente gebildet sind, um integrierte Schaltungen zu bilden, während die andere als mechanische Stütze für die Isolierschicht und die erste Siliziumscheibe dient.

Glas- oder Saphirsubstrate mit einer darauf gebildeten Halbleiterschicht werden auch als Substrat gemäß der vor liegenden Erfindung verwendet, obwohl der Einfachheit hal ber in der folgenden Beschreibung auf SOI-Substrate als ty pischer Fall bezuggenommen wird.

Wenn eine Vielzahl integrierter Schaltungen oder ein zelne elektrische Elemente, wie Transistoren, auf der obe ren Halbleiter- oder Siliziumschicht eines SOI-Substrats gebildet sind, ist eine Isolierung zwischen einzelnen her vorstehenden Halbleiterteilen für ein gegenseitiges Isolie ren oder elektrisches Trennen integrierter Schaltungen not wendig, um eine gegenseitige Interferenz zwischen diesen und das dadurch verursachte Rauschen zu vermeiden.

Das herkömmliche Verfahren zur Isolierung integrierter Schaltungen zwischen hervorstehenden Halbleiterteilen, siehe DE 38 06 164 A1, in volviert die Herstellung eines V- oder U-förmigen Grabens, der sich durch die obere Halbleiterschicht zur darunterlie genden Isolierschicht erstreckt, und das Füllen des Grabens mit einem Isoliermaterial. Beispielsweise zeigt Fig. 1 ein SOI-Substrat 4, das aus einer unteren Halbleiterschicht 1, einer SiO₂-Zwischenisolierschicht 2 und einer oberen Halb leiterschicht 3 zusammengesetzt ist, in welchem Substrat ein U-förmiger Graben, der sich durch die obere Halbleiter schicht 3 zur Isolierschicht 2 erstreckt, durch ein selek tives Ätzverfahren gebildet wird, um eine Vielzahl hervor stehender Halbleiterteile 5A und 5B zu bilden. Eine Oxid schicht 6 (beispielsweise SiO₂) wird gebildet, um den Gra ben zu füllen, und dann wird eine Schutzisolierschicht 7 gebildet, um die Oxidschicht 6 und die hervorstehenden Halbleiterteile 5A und 5B zur Gänze zu bedecken. Die her vorstehenden Halbleiterteile 5A und 5B enthalten darin ge bildete integrierte Schaltungen. Eine Leiter- oder Verdrah tungsschicht 8 (beispielsweise eine gemusterte Aluminium schicht) wird auf der Schutzisolierschicht 7 gebildet, um eine elektrische Verbindung zwischen den hervorstehenden Teilen zwischen den integrierten Schaltungen der hervorste henden Teile 5A und 5B vorzusehen.

Derartige auf einem SOI-Substrat gebildete herkömmli che Halbleiteranordnungen weisen die folgenden zwei Haupt probleme auf.

Das erste Problem ist, daß häufig ein Kristalldefekt 9, wie Versetzungen, in den hervorstehenden Halbleitertei len 5A und 5B auftritt. Dieser Kristalldefekt 9 wird durch die auf die hervorstehenden Halbleiterteile 5A und 5B aus geübte Beanspruchung 10 verursacht, die durch die Differenz des Wärmeausdehnungskoeffizienten zwischen dem Halbleiter 10, der eingefüllten Oxidschicht 6 und der Isolierschicht 2 induziert wird. Ein derartiger Kristalldefekt 9 bewirkt ein Lecken von Strom zwischen in den hervorstehenden Teilen 5A und 5B gebildeten elektrischen Elementen, was zu einer Fehlfunktion, Erhöhung des Energieverbrauchs und Herabset zung der Zuverlässigkeit der Halbleiteranordnungen führt.

Das zweite Problem ist, daß die eingefüllte Oxid schicht 6 und die Schutzisolierschicht 7 zwischen den her vorstehenden Teilen und den Gräben planiert oder flach ge macht werden müssen, und dies verursacht zusätzliche Bear beitungsschritte und Kosten. Die Ebenheit ist notwendig, um ein Lösen oder eine Abnahme der Dicke der Verdrahtung zu verhindern, die oberhalb des und quer über den Graben ver läuft. Die Verdrahtung 8 ist typischerweise aus Aluminium hergestellt, das auf der Schutzisolierschicht 7 durch Damp fabscheidung oder Zerstäubung in einer Vakuumkammer abge schieden wird. Die so abgeschiedene Aluminiumschicht 8 weist keine gute Haftung an die Schutzisolierschicht 7 auf und ist daher an steilen Stufen der Isolierschicht 7 gele gentlich diskontinuierlich oder dünn, d. h. sie bewirkt eine schlechte Stufenbedeckung. Zur Eliminierung derartiger steiler Stufen muß die oberste Fläche der Isolierschicht 7 vor der Bildung der Aluminiumverdrahtung 8 planiert werden.

Zusammenfassung der Erfindung

Die Aufgabe der vorliegenden Erfindung ist, eine Halb leiteranordnung und ein Verfahren zur Herstellung derselben vorzusehen, wobei hervorstehende Halbleiterteile auf einer Isolierschicht in SOI- oder anderen Isolator/Halbleiter- Verbundsubstraten gegeneinander isoliert sind, wobei das Auftreten der Kritalldefekte der Halbleiterschicht vermie den wird und eine gute Stufenbedeckung sichergestellt wird, ohne daß irgendein Planierungsverfahren erforderlich ist.

Um die Aufgabe gemäß der vorliegenden Erfindung zu er füllen, ist eine Halbleiteranordnung vorgesehen, mit:
einem Substrat, das eine Isolierschicht und eine auf der Isolierschicht liegende Halbleiterschicht aufweist, wo bei die Halbleiterschicht geteilt worden ist, um eine Viel zahl isolierter hervorstehender Halbleiterteile durch Grä ben zu bilden, die sich durch die Halbleiterschicht zur Isolierschicht erstrecken;
integrierten Schaltungen, die in den jeweiligen her vorstehenden Teilen gebildet sind; und
Leitern, die oberhalb der und quer über die Gräben verlaufen, um eine elektrische Verbindung zwischen den her vorstehenden Teilen zwischen den integegrierten Schaltungen der isolierten hervorstehenden Halbleiterteile vorzusehen.

Die Leiter können entweder aus Metalldrähten zum Drahtbonden oder aus einer Metallverdrahtungsschicht, die in einem anderen Substrat gebildet ist, und einem Kontakt höcker, der zwischen der Metallverdrahtungsschicht und einer Metallkontaktstelle des hervorstehenden Halbleiter teils angeordnet ist, zusammengesetzt sein.

Typischerweise ist das Substrat ein SOI-Substrat, das aus der Isolierschicht, der Halbleiterschicht und einer un teren Halbleiterschicht, die unter der Isolierschicht liegt, zusammengesetzt ist.

Die Isolierschicht des Substrats kann aus Glas oder Saphir bestehen.

Gemäß der vorliegenden Erfindung ist auch ein Verfah ren zur Herstellung einer Halbleiteranordnung vorgesehen, welches Verfahren die Schritte umfaßt:
Herstellen eines Substrats mit einer ersten Isolier schicht und einer auf der ersten Isolierschicht liegenden Halbleiterschicht;
Bilden einer Vielzahl integrierter Schaltungen in dem Halbleiterschicht;
Bilden von Isoliergräben, die sich durch die Halblei terschicht zur ersten Isolierschicht erstrecken, so daß die Vielzahl integrierter Schaltungen getrennt wird, um eine Vielzahl isolierter hervorstehender Halbleiterteile zu bil den; und
elektrisches Verbinden der integrierten Schaltungen der hervorstehenden Halbleiterteile durch Leiter, die ober halb der und quer über die Gräben verlaufen.

In einem Aspekt der vorliegenden Erfindung umfaßt das Verfahren die Schritte:
Bilden einer zweiten Isolierschicht, die bestimmt ist, Zwischenschicht-Isolierschichten zu bilden, die unter den obersten Metallverdrahtungsschichten der integrierten Schaltungen liegen;
Bilden der Isoliergräben, die sich von der zweiten Isolierschicht zur ersten Isolierschicht erstrecken;
Bilden von Kontaktlöchern, die sich durch die zweite Isolierschicht zur Halbleiterschicht erstrecken;
Bilden der auf der zweiten Isolierschicht liegenden obersten Metallverdrahtungsschichten;
Bilden einer Schutzisolierschicht, welche die obersten Metallverdrahtungsschichten und die hervorstehenden Halb leiterteile zur Gänze bedeckt;
Bilden von Kontaktfenstern, die sich durch die Schutz isolierschicht zur Halbleiterschicht erstrecken; und
elektrisches Verbinden der integrierten Schaltungen der isolierten hervorstehenden Halbleiterteile durch die Leiter über die Kontaktfenster.

In einem weiteren Aspekt der vorliegenden Erfindung umfaßt das Verfahren die Schritte:
Bilden der obersten Metallverdrahtungsschichten der integrierten Schaltungen;
Bilden einer ersten Schutzisolierschicht auf den ober sten Metallverdrahtungsschichten;
Bilden der Isoliergräben, die sich durch die obersten Metallverdrahtungsschichten zur ersten Isolierschicht er strecken;
Bilden einer zweiten zusätzlichen Schutzisolier schicht, welche die erste Schutzisolierschicht und die Iso liergräben bedeckt;
Bilden von Kontaktfenstern, die sich durch die zweite und die erste Schutzisolierschicht zu den obersten Metall verdrahtungsschichten erstrecken; und
elektrisches Verbinden der integrierten. Schaltungen der hervorstehenden Halbleiterteile durch die Leiter über die Kontaktfenster.

In einem weiteren Aspekt der vorliegenden Erfindung umfaßt das Verfahren die Schritte:
Bilden der obersten Metallverdrahtungsschichten der integrierten Schaltungen;
Bilden einer ersten Schutzisolierschicht (58) auf den obersten Metallverdrahtungsschichten;
Bilden von Kontaktlöchern, die sich durch die erste Schutzisolierschicht zur obersten Metallverdrahtungsschicht er strecken;
Bilden der Isoliergräben, die sich durch die er ste Schutzisolierschicht zur ersten Isolierschicht erstrec ken; und
elektrisches Verbinden der integrierten Schaltungen der hervorstehenden Halbleiterteile durch die Leiter über die Kontaktfenster.

Der Schritt der elektrischen Verbindung kann entweder durch Drahtbonden unter Verwendung eines Metalldrahts oder durch in einem anderen Substrat gebildete Metallverdrahtung durchgeführt werden.

Der Schritt der elektrischen Verbindung kann auch durchgeführt werden durch:
Herstellen eines anderen Substrats mit einer darauf gebildeten Metallverdrahtungsschicht;
Herstellen eines Kontakthöckers;
Anordnen des Kontakthöckers zwischen der Metallver drahtungsschicht und einer Metallkontaktstelle der hervor stehenden Halbleiterteile; und
Erhitzen des Substrats, um den Kontakthöcker zu schmelzen, wodurch die Metallverdrahtungsschicht an die Metallkontaktstelle durch den geschmolzenen Kontakthöcker gebondet wird.

Das Verfahren kann ferner die Schritte umfassen:
Dotieren der Zonen der Halbleiterschicht zwischen den her vorstehenden Teilen mit einer Verunreinigung, vor dem Bil den der Isoliergräben, wobei die Verunreinigung vom entge gengesetzten Leitungstyp in bezug auf eine Verunrei nigung ist, die in aktiven Zonen elektronischer Elemente der integrierten Schaltungen der hervorstehenden Halblei terteile dotiert ist, welche elektronischen Elemente an die Gräben anliegen, wobei die Zonen zwischen den hervorstehen den Teilen Zonen sind, in denen die Gräben gebildet werden, um später die isolierten hervorstehenden Halbleiterteile zu bilden; und
Bilden der Isoliergräben in den Zonen zwischen den hervorstehenden Teilen, um Seitenwände der Gräben zu ste henzulassen, die mit dem entgegengesetzen Leitungstyp dotiert wurden.

Weitere Ausgestaltungen des Verfahrens ergeben sich aus den Ansprüchen 13 und 14.

Die vorliegende Erfindung bildet einen Graben, der sich durch die Halbleiterschicht zur unter der Halbleiter schicht liegenden Isolierschicht erstreckt, um eine Viel zahl hervorstehender Halbleiterteile zu definieren und ge genseitig zu isolieren, wie es im Stand der Technik durch geführt wurde, füllt den Graben jedoch nicht mit einem Iso liermaterial, sondern beläßt ihn als Isolierraum, oberhalb dessen und über den quer ein Leiter verläuft, um integrier te Schaltungen der benachbarten hervorstehenden Halbleiter teile miteinander zu verbinden. Dies eliminiert die Notwen digkeit derartiger Verfahrensschritte zum Planieren der Oxid- oder Isolierschicht, die in den Graben gefüllt wurde, wie es herkömmlich durchgeführt wurde, und verhindert auch das Auftreten des durch das eingefüllte Isoliermaterial in duzierten Kristalldefekts.

Der Leiter für eine Verbindung zwischen den integrier ten Schaltungen der hervorstehenden Halbleiterteile kann entweder ein Metalldraht zum Drahtbonden sein oder aus ei ner in einem anderen Substrat gebildeten Verdrahtungs schicht und einem Kontakthöcker zusammengesetzt sein. Dieser Verbindungsleiter gemäß der vorliegenden Erfindung eliminiert das herkömmliche Problem einer schlechten Stufenbedeckung, da es nicht erforderlich ist, einen Leiter oder eine Metallschicht auf der unebenen Substratfläche zu bilden, unter der ein Graben begraben ist.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt einen Teil einer auf einem SOI-Substrat gebildeten herkömmlichen Halbleiteranordnung in einer Schnittansicht;

Fig. 2 zeigt einen Teil einer auf einem SOI-Substrat gebildeten Halbleiteranordnung gemäß einer Ausführungsform der vorliegenden Erfindung in einer Schnittansicht;

Fig. 3 zeigt einen Teil der in Fig. 2 gezeigten Halblei teranordnung in einer perspektivischen Ansicht;

Fig. 4 zeigt einen Teil einer auf einem SOI-Substrat gebildeten Halbleiteranordnung gemäß einer weiteren Ausfüh rungsform der vorliegenden Erfindung in einer Schnittan sicht;

Fig. 5 zeigt einen Teil der in Fig. 4 gezeigten Halblei teranordnung in einer perspektivischen Ansicht;

Fig. 6 zeigt einen Teil einer auf einem SOI-Substrat gebildeten Halbleiteranordnung in einem frühen Herstel lungsverfahrensschritt gemäß der vorliegenden Erfindung in einer Schnittansicht;

Fig. 6A zeigt einen Teil der Halbleiteranordnung gemäß der vorliegenden Erfindung im gleichen Verfahrensschritt und mit der gleichen Struktur wie jener in Fig. 6 in einer Schnittansicht, ausgenommen, daß ein Glas- oder Saphir- Substrat anstelle des SOI-Substrats verwendet wird;

Fig. 7 zeigt den entsprechenden Teil der Halbleiteran ordnung von Fig. 6 in einem dem in Fig. 6 gezeigten Schritt folgenden Verfahrensschritt gemäß der vorliegenden Erfin dung in einer Schnittansicht;

Fig. 8 zeigt den entsprechenden Teil der Halbleiteran ordnung von Fig. 7 in einem dem in Fig. 7 gezeigten Schritt folgenden Verfahrensschritt gemäß der vorliegenden Erfin dung in einer Schnittansicht;

Fig. 9 zeigt den entsprechenden Teil der Halbleiteran ordnung von Fig. 8 in einem dem in Fig. 8 gezeigten Schritt folgenden Verfahrensschritt gemäß der vorliegenden Erfin dung in einer Schnittansicht;

Fig. 10 zeigt den entsprechenden Teil der Halbleiteran ordnung von Fig. 9 in einem dem in Fig. 9 gezeigten Schritt folgenden Verfahrensschritt zum Vorsehen eines Metalldrahts gemäß der vorliegenden Erfindung in einer Schnittansicht;

Fig. 11 zeigt den entsprechenden Teil der Halbleiteran ordnung von Fig. 9 in einem dem in Fig. 9 gezeigten Schritt folgenden Verfahrensschritt zum Vorsehen einer in einem anderen Substrat gebildeten Verdrahtungsschicht und eines Kontakthöckers gemäß der vorliegenden Erfindung in einer Schnittansicht;

Fig. 12 zeigt einen Teil einer auf einem SOI-Substrat gebildeten Halbleiteranordnung in einem weiteren Verfah rensschritt nach dem in Fig. 6 gezeigten Schritt gemäß der vorliegenden Erfindung in einer Schnittansicht;

Fig. 13 zeigt den entsprechenden Teil der Halbleiteran ordnung von Fig. 12 in einem dem in Fig. 12 gezeigten Schritt folgenden Verfahrensschritt gemäß der vorliegenden Erfin dung in einer Schnittansicht;

Fig. 14 zeigt den entsprechenden Teil der Halbleiteran ordnung von Fig. 13 in einem dem in Fig. 13 gezeigten Schritt folgenden Verfahrensschritt gemäß der vorliegenden Erfin dung in einer Schnittansicht;

Fig. 15 zeigt einen Teil einer auf einem SOI-Substrat gebildeten Halbleiteranordnung in einem weiteren Verfah rensschritt nach dem in Fig. 6 gezeigten Schritt gemäß der vorliegenden Erfindung in einer Schnittansicht;

Fig. 16 zeigt den entsprechenden Teil der Halbleiteran ordnung von Fig. 15 in einem dem in Fig. 15 gezeigten Schritt folgenden Verfahrensschritt gemäß der vorliegenden Erfin dung in einer Schnittansicht; und

Fig. 17 zeigt den entsprechenden Teil der Halbleiteran ordnung von Fig. 16 in einem dem in Fig. 16 gezeigten Schritt folgenden Verfahrens schritt gemäß der vorliegenden Erfin dung in einer Schnittansicht.

Beschreibung der bevorzugten Ausführungsformen

Die bevorzugten Ausführungsformen der vorliegenden Er findung werden nun anhand von Beispielen detaillierter be schrieben.

Beispiel 1 Leiter zwischen den hervorstehenden Teilen aus Metall draht durch Drahtbonden

Mit Bezugnahme auf Fig. 2 und 3 weist eine auf einem SOI-Substrat hergestellte Halbleiteranordnung eine Vielzahl isolierter hervorstehender Halbleiter- oder Siliziumteile 23 auf einer Isolier (SiO₂)-Schicht 22 auf einer unteren Halbleiter (Si)-Schicht 21 auf. Die hervorstehenden Halb leiterteile 23 werden durch selektives Ätzen einer oberen Halbleiterschicht des SOI-Substrats gebildet, um einen U- oder V-förmigen Graben 24 zu bilden, der sich durch die obere Halbleiterschicht zur Isolierschicht 22 erstreckt. Jeder der hervorstehenden Halbleiterteile 23 weist darin gebildete integrierte Schaltungen auf, und eine etwa 1 µm dicke Schutzisolierschicht 25 (Fig. 2), wie SiO₂ oder PSG (Phosphorsilikaglas) bedeckt und schützt die freien Flächen der hervorstehenden Teile 23 und der Isolierschicht 22 im Graben 24. Jeder der hervorstehenden Halbleiterteile 23 ist mit einer Metallkontaktstelle 26 als darauf gebildeter elektrischen Verbindungsanschluß versehen, und ein Kontakt loch 27 erstreckt sich durch die Schutzisolierschicht 25 zur Metallkontaktstelle 26. Die integrierten Schaltungen sind zwischen den hervorstehenden Halbleiterteilen 23 mit einander verbunden, indem die Metallkontaktstellen 26 der hervorstehenden Halbleiterteile 23 über einen Metalldraht 28, wie Aluminium- oder Gold, durch Drahtbonden miteinander verbunden werden.

Beispiel 2 Leiter zwischen den hervorstehenden Teilen aus in ei nem anderen Substrat gebildeter Metallverdrahtung

Mit Bezugnahme auf Fig. 4 und 5 hat eine auf einem SOI- Substrat hergestellte Halbleiteranordnung eine Struktur ähnlich der von Beispiel 1, ausgenommen, daß kein Metall draht durch Drahtbonden 28 verwendet wird, sondern statt dessen eine auf einem anderen Substrat 32 gebildete Metall verdrahtungsschicht 31 eingesetzt wird.

Die in Fig. 4 und 5 gezeigte Halbleiteranordnung wird hergestellt, indem zuerst ein SOI-Substrat mit einer Viel zahl hervorstehender Halbleiterteile 23 erzeugt wird, die jeweils eine darauf gebildete Metallkontaktstelle 26 aufweisen und in einem Kontaktloch 27 in einer Schutziso lierschicht 25 freiliegen.

Ein getrennt hergestelltes verdrahtetes Substrat 33 weist eine Verdrahtungsschicht 31 mit einem auf einem Sub strat 32 gebildeten gewünschten Muster auf. Das verdrahtete Substrat 33 ist eine Leiterplatte, die aus einem Substrat 32, das aus einem Isoliermaterial besteht, und einer Ver drahtung 31 aus einem leitfähigen Material, wie Kupfer, Gold oder dgl., das auf das Substrat 32 gedruckt ist, zu sammengesetzt ist.

Das Substrat 32 besteht der Zweckmäßigkeit halber beim richtigen Positionieren des Substrats 33 in bezug auf die Metallkontaktstellen 26 vorzugsweise aus einem durchsichti gen Glas oder Harz. Ein aus undurchsichtiger Keramik oder einem undurchsichtigen Harz bestehendes Substrat 32 kann jedoch auch durch ein Kamera-unterstütztes Positionierungs system oder eine andere geeignete Positionierungseinrich tung richtig positioniert werden.

Das Substrat 32 kann aus einer Siliziumscheibe mit ei ner darauf gebildeten Isolierschicht (SiO₂, PSG, etc.) zu sammengesetzt sein, und eine Metallverdrahtungsschicht 31 ist auf dem Substrat 32 vorgesehen. Ein Kontakthöcker 34 (Fig. 4) aus einem leitfähigen Material, wie Gold oder einem Lötmittel, wird auf die Metallkontaktstelle 26 gesetzt, und dann wird das oben hergestellte verdrahtete Substrat 33 darauf gesetzt, wobei die Verdrahtung 31 nach unten weist, gefolgt von Erhitzen, um den Kontakthöcker 34 zu schmelzen, wodurch die integrierten Schaltungen der hervorstehenden Halbleiterteile 23 über die gemusterte Verdrahtung 31 des Substrats 33 miteinander verbunden werden.

Die folgenden Beispiele zeigen verschiedene Verfah renssequenzen zur Herstellung einer Halbleiteranordnung un ter Verwendung eines Isolator/Halbleiter-Verbundsubstrats, wie von SOI-Substraten, gemäß der vorliegenden Erfindung.

Obwohl das Isolator/Halbleiter-Verbundsubstrat in den folgenden Beispielen durch ein SOI-Substrat repräsentiert wird, können andere Verbundsubstrate, wie Glas- oder Sa phirsubstrate, auf ziemlich gleiche Weise verwendet werden.

Beispiel 3 Graben, der nach dem Vorsehen der unter der Metallver drahtungsschicht liegenden Zwischenschicht-Isolierschicht gebildet wird

Fig. 6 bis 11 zeigen eine Verfahrenssequenz zur Her stellung einer Halbleiteranordnung auf einem SOI-Substrat gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.

Ein SOI-Substrat wird durch ein SIMOX-Verfahren herge stellt, d. h. durch Implantieren von Sauerstoffionen in eine einkristalline Siliziumscheibe. Wie in Fig. 6 gezeigt, ist dieses SOI-Substrat aus einer unteren Halbleiterschicht 41, die als mechanische Stütze dient, einer Zwischenisolier schicht 42 (bestehend aus einer 0,5 bis 2 µm dicken SiO₂- Schicht) und einer oberen Halbleiterschicht 43 vom p-Typ (bestehend aus einer 2 bis 5 µm dicken Si-Schicht) zusam mengesetzt, in der elektronische Elemente, wie MOS-Transi storen und bipolare Transistoren, gebildet sind, um eine integrierte Schaltung zu bilden. In diesem Beispiel sind Source/Drain-Zonen 44 und 45 vom n-Typ eines MOS-Transi stors und eine Emitterzone 46 vom n-Typ, eine Basiszone 47 vom p-Typ und eine Kollektorzone 48 vom n-Typ eines bipolaren Transistors in der oberen Halbleiterschicht 43 gebildet.

Isoliersubstrate können auch anstelle des SOI-Sub strats verwendet werden (41, 42, 43). Beispielsweise zeigt

Fig. 6A eine Halbleiteranordnung im gleichen Verfahrens schritt und mit der gleichen Struktur wie jene von Fig. 6, ausgenommen, daß ein Glas- oder Saphir-Substrat anstelle eines SOI-Substrats verwendet wird.

Eine Isolationszone 49 vom p-Typ ist in der oberen Halbleiterschicht 43 in dem Schnitteil gebildet, in dem ein Isoliergraben gebildet werden soll. Die Isolationszone 49 hat eine Breite, die größer ist als die des Grabens, und erstreckt sich vertikal durch die gesamte Dicke der oberen Halbleiterschicht 43 zur darunterliegenden Isolierschicht 42.

Die Isolationszone 49 ist für die vorliegende Erfin dung nicht wesentlich, fördert jedoch die Verhinderung ei nes Leckens von Strom durch die Seitenfläche der hervorste henden Halbleiterteile, wenn der Graben durch die Isolati onszone 49 derart gebildet wird, daß die Seitenkantenteile der Isolationszone 49 auf beiden Seiten des Grabens zurück gelassen werden. Zu diesem Zweck ist die Isolationszone 49 vorzugsweise in einer Verunreinigungskonzentration von nicht mehr als 10¹⁷ cm^-3 dotiert.

Eine Gateelektrode 51 ist auf der Gateoxidschicht ge bildet, und dann wird eine Zwischenschicht-Isolierschicht 52, wie eine etwa 1 µm dicke PSG-Schicht, gebildet, um die freien oberen Flächen auf dem Substrat zur Gänze zu bedec ken. Eine Resistschicht 54, die eine Apertur 53 mit dem gleichen Muster wie der zu bildende Graben aufweist, wird auf der Zwischenschicht-Isolierschicht 52 gebildet.

Anschließend wird die Zwischenschicht-Isolierschicht 52 unter Verwendung der Resistschicht 54 als Anti-Ätzmaske selektiv geätzt, um darin eine Öffnung zu bilden. Durch die Verwendung der Zwischenschicht-Isolierschicht 52 als Anti- Ätzmaske wird dann die obere Halbleiter (Si)-Schicht 43 mit einem Ätzmittel, wie einer KOH-Lösung, selektiv geätzt, um einen Graben 55 zu bilden, wie in Fig. 7 gezeigt. Der Graben 55 erstreckt sich durch die gesamte Dicke der oberen Halbl eiterschicht 43 zur Isolierschicht 42, wodurch die obere Halbleiterschicht 43 geteilt wird, wobei eine Vielzahl her vorstehender Halbleiterteile 43A und 43B gebildet wird. Der Isoliergraben 55 kann auch durch ein Trockenätzverfahren unter Verwendung von Cl₂-Gas oder anderer Ätzgase anstelle des hier verwendeten Naßätzens gebildet werden. Der Graben 55 hat einen V- oder U-förmigen Schnitt. Die Seitenwände der hervorstehenden Halbleiterteile 43A und 43B sind mit den Seitenkantenteilen der Isolationszone 49 vom p-Typ überzogen, die an beiden Seiten des Grabens 55 stehenblei ben.

Wie in Fig. 8 gezeigt, werden Kontaktlöcher 56 durch die Zwischenschicht-Isolierschicht 52 durch die üblichen Photolitographie- und selektiven Ätzverfahren geöffnet.

Dann werden Metallverdrahtung oder Elektroden 57 mit einem gewünschten Muster gebildet, um die Kontaktlöcher 56 auszufüllen und sich in die Zwischenschicht-Isolierschicht 52 zu erstrecken. Die Verdrahtung 57 wird durch irgendein geeignetes bekanntes Verfahren gebildet, beispielsweise in dem eine Aluminiumschicht durch Zerstäuben gebildet wird, um die gesamte freie obere Fläche auf dem Substrat zu über ziehen, und die Aluminiumschicht (z. B. etwa 1 µm dick) durch Photolithographie- und selektive Ätzverfahren gemu stert wird.

Anschließend wird eine Schutzisolierschicht 58, wie eine etwa 1 µm dicke PSG-Schicht, durch ein CVD-Verfahren auf der gesamten freien oberen Fläche gebildet, wie in Fig. 10 und 11 gezeigt. Kontaktlöcher 59A und 59B werden durch selektives Entfernen der Schutzisolierschicht 54 in den Teilen oberhalb der Metallkontaktstellen 57A und 57B der Verdrahtung 57 geöffnet, um die Anschlüsse zum Verbin den der integrierten Schaltungen miteinander vorzusehen. In der in Fig. 11 gezeigten Ausführungsform sind die Kontaktlö cher 59A und 59B mit Kontakthöckern 65A bzw. 65B eines Leitermetalls gefüllt.

In der in Fig. 10 gezeigten Ausführungsform sind Me tallkontaktstellen 57A und 57B durch einen Metalldraht 60, der durch ein Drahtbond-Verfahren vorgesehen wird, mitein ander verbunden, um integrierte Schaltungen der isolierten hervorstehenden Halbleiterteile 43A und 43B elektrisch mit einander zu verbinden, wodurch eine auf einem SOI-Substrat hergestellte Halbleiteranordnung fertiggestellt wird.

In der in Fig. 11 gezeigten Ausführungsform ist ein verdrahtetes Substrat 64, das getrennt hergestellt wird, aus einer Metallverdrahtungsschicht 61, einer Isolier schicht und einem Siliziumsubstrat 63 zusammengesetzt.

Das Siliziumsubstrat 63 kann darin gebildete inte grierte Schaltungen enthalten. In diesem Fall wird als End produkt eine dreidimensional montierte Halbleiteranordnung erhalten.

Eine Isolierschicht 62, wie aus SiO₂ oder PSG, wird auf dem Siliziumsubstrat 63 gebildet, auf dem dann eine Me tallverdrahtungsschicht 61, wie ein mit Zn beschichtetes Cu-Muster, gebildet wird. Wenn statt dessen ein Glas-, Sa phir- oder anderes Isoliersubstrat verwendet wird, wird die Metallverdrahtungsschicht 61 direkt auf einem derartigen Isoliersubstrat gebildet, ohne daß eine Isolierschicht auf dem Substrat vorgesehen wird.

Kontakthöcker 65A und 65B aus einem leitenden Metall werden in die Kontaktlöcher 59a bzw. 59B gesetzt.

Dann wird das verdrahtete Substrat 64 auf die Ober seite der unteren Anordnung gesetzt, d. h. auf die Schutz isolierschicht 58, während das verdrahtete Substrat 64 po sitioniert wird, so daß die Metallverdrahtungsschicht 61 mit den Kontakthöckern 65A und 65B an beiden Enden hiervon in Kontakt gebracht wird.

Anschließend wird der montierte Satz auf eine Tempera tur von 200 bis 400°C erhitzt und bei einem Druck von 50 bis 100 g/mm² gepreßt, um die Kontakthöcker 65A und 65B zu schmelzen und dadurch die Metallverdrahtungsschicht 61 an die Kontakthöcker 65A und 65B zu bonden. Dies sieht eine auf einem SOI-Substrat hergestellte, fertige Halbleiteran ordnung vor, bei der integrierte Schaltungen einer Vielzahl isolierter hervorstehender Halbleiterteile elektrisch miteinander verbunden sind.

Beispiel 4 Nach dem Vorsehen der Metallverdrahtungsschicht gebil deter Trenngraben

Fig. 12 bis 14 zeigen eine Verfahrenssequenz zur Her stellung einer Halbleiteranordnung auf einem SOI-Substrat gemäß einer weiteren bevorzugten Ausführungsform der vor liegenden Erfindung.

Eine Zwischenschicht-Isolierschicht 52 wird in der gleichen Sequenz hergestellt, die in Beispiel 3 verwendet wird, wie bereits mit Bezugnahme auf Fig. 6 beschrieben.

Kontaktlöcher werden in der Isolierschicht 52 durch übliche Photolithographie- und selektive Ätzverfahren ge bildet, und dann werden Verdrahtung oder Elektroden 57 ge bildet, um die Kontaktlöcher zu füllen und sich auf die Zwischenschicht-Isolierschicht 52 zu erstrecken. Anschlie ßend wird eine Schutzisolierschicht 58 auf der gesamten freien oberen Fläche auf dem Substrat gebildet. Eine Resi stschicht 54 mit einer Apertur 53 mit dem gleichen Muster wie der zu bildende Graben wird auf der Schutzisolier schicht 58 gebildet.

Dann werden die Schutz- und Zwischenschicht-Isolier schicht 58 und 52 selektiv geätzt, um darin eine Öffnung zu bilden. Durch die Verwendung dieser Isolierschichten 58 und 52 als Anti-Ätzmaske wird die obere Halbleiterschicht 43 mit einer Ätzmittellösung, wie einer KOH-Lösung, selektiv geätzt, um einen Graben 71 zu bilden, wie in Fig. 13 ge zeigt. Der Graben 71 erstreckt sich vertikal durch die Iso lierschichten 58 und 52 sowie die Halbleiterschicht 43 im Bereich der Isolationszone 49 nach unten zur Isolierschicht 42, wodurch die Halbleiterschicht 43 getrennt wird, um eine Vielzahl hervorstehender Halbleiterteile 43A und 43B zu bilden.

Der Isoliergraben 71 kann auch durch Trockenätzen an statt in diesem Beispiel verwendeten Naßätzens gebildet werden. Der Graben 71 hat einen V- oder U-förmigen Schnitt. Die Seitenwände der hervorstehenden Halbleiterteile 43A und 43B sind mit den Seitenkantenteilen der Isolationszone 49 vom p-Typ beschichtet, die an beiden Seiten des Grabens 71 stehenbleiben. Eine zusätzliche Schutzisolierschicht 72, wie eine etwa 1 µm dicke PSG-Schicht, wird durch ein CVD- Verfahren gebildet, um die gesamte freie Fläche auf dem Substrat zu bedecken.

Mit Bezugnahme auf Fig. 14 wird eine Resistschicht 74 mit einer Apertur mit dem gleichen Muster wie später zu bildende Kontaktlöcher auf der zusätzlichen Schutzisolier schicht 72 gebildet. Kontaktlöcher 75A und 75B werden durch selektives Entfernen der Schutzisolierschichten 72 und 58 in den Teilen über den Metallkontaktstellen 57A und 57B der Verdrahtung 57 geöffnet, um Anschlüsse zum Verbinden von integrierten Schaltungen miteinander vorzusehen. Dann wird die Resistschicht 74 entfernt.

Die Metallkontaktstellen 57A und 57b werden durch die Kontaktlöcher 59A und 59B entweder über einen Metalldraht 60, der durch ein Drahtbond-Verfahren, wie in Fig. 10 ge zeigt, vorgesehen wird, oder durch ein verdrahtetes Sub strat 64 und Metallkontakthöcker 65A und 65B, wie in Fig. 11 gezeigt, miteinander verbunden, wodurch eine auf einem SOI- Substrat hergestellte Halbleiteranordnung fertiggestellt wird, bei der integrierte Schaltungen einer Vielzahl iso lierter hervorstehender Halbleiterteile elektrisch mitein ander verbunden sind.

Beispiel 5 Nach dem Vorsehen der Schutzisolierschicht auf der Me tallverdrahtungsschicht gebildeter Trenngraben

Fig. 15 und 16 zeigen eine Verfahrenssequenz zur Her stellung einer Halbleiteranordnung auf einem SOI-Substrat gemäß einer weiteren bevorzugten Ausführungsform der vor liegenden Erfindung.

Eine Zwischenschicht-Isolierschicht 52 wird in der gleichen Sequenz wie in Beispiel 3 verwendet hergestellt, wie bereits mit Bezugnahme auf Fig. 6 beschrieben.

Mit Bezugnahme auf Fig. 15 werden Kontaktlöcher in der Isolierschicht 52 durch die üblichen Photolithographie- und selektive Ätzverfahren gebildet, und dann werden Verdrah tung oder Elektroden 57 gebildet, um die Kontaktlöcher zu füllen und sich auf die Zwischenschicht-Isolierschicht 52 zu erstrecken. Anschließend wird eine Schutzisolierschicht 58 auf der gesamten freien oberen Fläche auf dem Substrat gebildet. Kontaktlöcher 59A und 59B werden in der Schutz isolierschicht 58 durch Photolithographie- und selektive Ätzverfahren gebildet. Dies legt die Metallkontaktstellen 57A und 57B der Metallverdrahtungsschicht 57 in den Kon taktlöchern 59A und 59B frei.

Eine Siliziumnitrid (Si₃N₄)-Schicht 80 wird auf der gesamten oberen Fläche des Substrats durch ein Plasma-CVD- Verfahren gebildet. Eine Resistschicht 54 mit einer Apertur 53 mit dem gleichen Muster wie der zu bildende Graben wird auf der Schutzisolierschicht 58 gebildet.

Dann wird die Siliziumnitrid-Schicht 80 selektiv ge ätzt, um darin eine Öffnung zu bilden. Durch die Verwendung dieser Siliziumnitrid-Schicht 80 als Anti-Ätzmaske werden die Schutzisolierschicht 58, die Zwischenschicht-Isolier schicht 52 und die obere Halbleiterschicht 43 in dieser Reihenfolge aufeinanderfolgend selektiv geätzt, um einen Graben zu bilden 82, wie in Fig. 17 gezeigt. Der Graben 82 erstreckt sich vertikal durch die Isolierschichten 58 und 52 sowie die Halbleiterschicht 43 im Bereich der Isolati onszone 49 nach unten zur Isolierschicht 42, wodurch die Halbleiterschicht 43 geteilt wird, um eine Vielzahl hervor stehender Halbleiterteile 43A und 43B zu bilden. Dann wird die Siliziumnitrid-Schicht 80 entfernt.

Der Graben 82 hat einen V- oder U-förmigen Schnitt. Die Seitenwände der hervorstehenden Halbleiterteile 43A und 43B sind mit den Seitenkantenteilen der Isolationszone 49 vom p-Typ überzogen, die an beiden Seiten des Grabens 82 stehenbleiben.

Wie nachstehend beschrieben, erfordern die Halbleiter anordnung und das Verfahren zur Herstellung derselben gemäß der vorliegenden Erfindung keine Flächenplanierung durch Füllen des Isoliergrabens mit einem Oxid, wodurch die Ver fahrensschritte verringert werden, wobei das Auftreten von Kristalldefekten in der Halbleiterschicht auf Grund des eingefüllten Oxids vermieden werden. Integrierte Schaltun gen der hervorstehenden Halbleiterteile können vorteilhaft miteinander verbunden werden, ohne daß die Verfahrens schritte für eine Planierung erforderlich sind. Die vorlie gende Erfindung verbessert auch die Zuverlässigkeit der auf einem Isolator/Halbleiter-Verbundsubstrat hergestellten Halbleiteranordnungen, indem die vorteilhafte Natur derar tiger Substrate direkt ausgenützt wird.

Claims

1. Halbleiteranordnung, mit:
einem Substrat, das eine Isolierschicht (22, 42) und eine auf der Isolierschicht (22, 42) liegende Halbleiterschicht (43) aufweist, wobei die Halbleiterschicht (43) geteilt ist, um eine Vielzahl isolierter hervorstehender Hableiterteile (23, 43A, 43B) durch Gräben (24) zu bilden, die sich durch die Halbleiterschicht (43) zur Isolierschicht (22, 42) erstrecken;
integrierten Schaltungen, die in den entsprechenden hervorstehenden Halbleiterteilen gebildet sind; und
Leitern, die oberhalb der und quer über die Gräben (24) verlaufen, um die integrierten Schaltungen der isolierten hervorstehenden Hableiterteile (23, 43A, 43B) elektrisch zu verbinden.

2. Halbleiteranordnung nach Anspruch 1, bei welcher die genannten Leiter aus Metalldrähten (28, 60) zum Drahtbonden zusammengesetzt sind.

3. Halbleiteranordnung nach Anspruch 1, bei welcher jeder der genannten Leiter aus einer Metallverdrahtungsschicht (31, 61), die in einem anderen Substrat (33) gebildet ist, und einem Kontakthöcker (34, 65A, 65B), der zwischen der Metallverdrahtungsschicht (31, 61) und einer Metallkontaktstelle (26) des genannten hervorstehenden Halbleiterteils angeordnet ist, zusammengesetzt ist.

4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, bei welcher das genannte Substrat ein SOI-Substrat ist, das aus der genannten Isolierschicht (22), der genannten Halb leiterschicht und einer unteren Halbleiterschicht (21), die unter der genannten Isolierschicht (22) liegt, zusammengesetzt ist.

5. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, bei welcher die genannte Isolierschicht (42) des genannten Substrats aus Glas oder Saphir zusammengesetzt ist.

6. Verfahren zur Herstellung einer Halbleiteranordnung, welches Verfahren die Schritte umfaßt:
Herstellen eines Substrats mit einer ersten Isolierschicht (42) und einer auf der ersten Isolierschicht liegenden Halblei terschicht (43);
Bilden einer Vielzahl integrierter Schaltungen in der ge nannten Halbleiterschicht (43);
Bilden von Isoliergräben (55), die sich durch die Halblei terschicht (43) zur ersten Isolierschicht (42) erstrecken, so daß die vielen integrierten Schaltungen voneinander getrennt werden und eine Vielzahl isolierter hervorstehender Halbleiterteile (43A, 43B) gebildet werden; und
elektrisches Verbinden der integrierten Schaltungen der hervorstehenden Halbleiterteile durch Leiter (60, 61), die oberhalb der und quer über die Gräben (55) verlaufen,
bei welchem das elektrische Verbinden nach dem Schritt des Bildens der Isoliergräben durchgeführt wird und die hervorstehenden Halbleiterteile durch die Isoliergräben elektrisch voneinander getrennt, durch das Substrat jedoch mechanisch miteinander verbunden sind.

7. Verfahren nach Anspruch 6, welches die Schritte umfaßt:
Bilden einer zweiten Isolierschicht (52), die bestimmt ist, unter den obersten Metallverdrahtungsschichten (57) der integrierten Schaltungen liegende Zwischenschicht-Iso lierschichten zu bilden;
Bilden der genannten Isoliergräben (55), die sich von der zweiten Isolierschicht (52) zur ersten Isolierschicht (42) zu erstrecken;
Bilden von Kontaktlöchern (56), die sich durch die zweite Isolierschicht (52) zur Halbleiterschicht (43) erstrecken;
Bilden der auf der zweiten Isolierschicht (52) liegenden obersten Metallverdrahtungsschichten (57);
Bilden einer Schutzisolierschicht (58), welche die obersten Metallverdrahtungsschichten (57) und die hervor stehenden Halbleiterteile (43A, 43B) zur Gänze bedeckt;
Bilden von Kontaktfenstern (59A, 59B), die sich durch die Schutzisolierschicht (58) zur obersten Metallver drahtungsschicht erstrecken; und
elektrisches Verbinden der integrierten Schaltungen der isolierten hervorstehenden Halbleiterteile (43A, 43B) durch die genannten Leiter (60, 61) über die Kontaktfenster (59A, 59B).

8. Verfahren nach Anspruch 6, welches die Schritte um faßt:
Bilden der obersten Metallverdrahtungsschichten (57) der genannten integrierten Schaltungen;
Bilden einer ersten Schutzisolierschicht (58) auf den obersten Metallverdrahtungsschichten;
Bilden der genannten Isoliergräben (71), die sich durch die obersten Metallverdrahtungsschichten zur ersten Isolierschicht erstrecken;
Bilden einer zweiten zusätzlichen Schutzisolierschicht (72), welche die erste Schutzisolierschicht und die Isoli ergräben bedeckt;
Bilden von Kontaktfenstern (75A, 75B), die sich durch die zweite und die erste Schutzisolierschicht zu den ober sten Metallverdrahtungsschichten erstrecken; und elektrisches Verbinden der integrierten Schaltungen der hervorstehenden Halbleiterteile (43A, 43B) mittels der Leiter über die Kontaktfenster.

9. Verfahren nach Anspruch 6, welches die Schritte um faßt:
Bilden der obersten Metallverdrahtungsschichten (57) der genannten integrierten Schaltungen;
Bilden einer ersten Schutzisolierschicht (58) auf den obersten Metallverdrahtungsschichten;
Bilden von Kontaktfenstern (59A, 59B), die sich durch die erste Schutzisolierschicht zur obersten Metall verdrahtungsschicht erstrecken;
Bilden der genannten Isoliergräben (82), die sich durch die erste Schutzisolierschicht zur ersten Isolier schicht erstrecken; und
elektrisches Verbinden der integrierten Schaltungen der hervorstehenden Halbleiterteile (43A, 43B) durch die genannten Leiter über die Kontaktfenster.

10. Verfahren nach einem der Ansprüche 6 bis 9, bei wel chem der Schritt der elektrischen Verbindung durch Draht bonden unter Verwendung eines Metalldrahts (28, 60) durch geführt wird.

11. Verfahren nach einem der Ansprüche 6 bis 9, bei wel chem der Schritt der elektrischen Verbindung durchgeführt wird durch:
Herstellen eines anderen Substrats (33, 64) mit einer auf diesem gebildeten Metallverdrahtungsschicht (31, 61);
Herstellen eines Kontakthöckers (34, 65A, 65B); Anordnen des Kontakthöckers zwischen der Metallver drahtungsschicht und einer Metallkontaktstelle der hervor stehenden Halbleiterteile; und
Erhitzen des Substrats, um den Kontakthöcker zu schmelzen, wodurch die Metallverdrahtungsschicht an die Metallkontaktstelle (57A, 57B) durch den geschmolzenen Kontakthöcker gebondet wird.

12. Verfahren nach einem der Ansprüche 6 bis 9, welches ferner die Schritte umfaßt:
Dotieren von Zonen der genannten Halbleiterschicht mit einer Verunreinigung vor dem Bilden der genannten Isoliergräben, wobei die genannten Zonen die Zonen sind, in denen die genannten Gräben gebildet werden, um später die isolierten hervorstehenden Halbleiterteile zu bilden und wobei die genannte Verunreinigung vom entgegengesetzten Leitungstyp in bezug auf eine Verunreinigung ist, die in aktiven Zonen elektronischer Elemente der integrierten Schaltungen der hervorstehenden Halbleiterteile dotiert ist, welche elektronischen Elemente an die Gräben anliegen; und
Bilden der genannten Isoliergräben in den genannten Zonen zwischen den hervorstehenden Teilen, um Seitenwände der Gräben zu hinterlassen, die mit dem genannten entgegen gesetzten Leitungstyp dotiert wurden.

13. Verfahren nach Anspruch 6, bei welchem das genannte Substrat ein SOI-Substrat ist, das aus der genannten Isoli erschicht, der genannten Halbleiterschicht und einer unte ren Halbleiterschicht, die unter der genannten Isolier schicht liegt, zusammengesetzt ist.

14. Verfahren nach Anspruch 6, bei welchem die genannte Isolierschicht des genannten Substrats aus Glas oder Saphir besteht.