KR950000866B1 - 반도체장치 및 그의 제조방법 - Google Patents

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고지 에구찌
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체장치 및 그의 제조방법
제 1 또는 본 발명의 제 1의 실시예의 콘택트 구멍 근방의 구조를 표시하는 단면도.
제 2 또는 본 발명의 제 2의 실시예의 콘택트 구멍 근방의 구조를 표시하는 단면도.
제 3a,f 또는 제 1 도에 표시한 제 1의 실시예의구조를 형성하는 제조공정의 1예를 순차표시하는 단면도.
제 4a,d 또는 제 1의 실시예의 구조를 형성하기 위해서의 타의 제조공정의 예를 순차 표시하는 단면도.
제 5 또는 본 발명의 바이폴라 트랜지스터에 적용한 구조를 표시하는 단면도.
제 6 또는 본 발명을 MOS형 전계효과 트랜지스터에 적용한 구조를 표시하는 단면도.
제 7 또는 본 발명을 알루미늄 배선층에 의한 다층배선에 적응한 구조를 표시하는 단면도.
제 8 또는 종래의 전형적인 바이폴라 트랜지스터의 구조를 표시하는 단면도.
제 9 또는 종래의 MOS형 전계효과 트랜지스터의 구조를 표시하는 단면도.
제 10a,d 또는 반도체 기판상에 절연체를 개재하게 하여 알루미늄 배선층을 형성하는 경우의 형성하는 공정을 반도체 기판과 알루미늄 배선층의 콘택트부 근방에 대해 순차 표시하는 단면도.
제 11 또는 반도체 기판상에 산화절연막을 개재하게 하여 알루미늄 배선층을 형성하는 경우에, 알루미늄 배선의 하부에서 단결성 실리콘층을 가지는 종래의 구조를 표시하는 단면도.
제 12 또는 소스/드레인 영역과 전기적으로 접속하게 하는 알루미늄 배선층의 하부에서 단결정 실리콘층을 가지는 종래의 MOS형 전계효과 트랜지스터의 구조를 표시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11,51,71 : 반도체 기판 2 : P웰
3 : 고농도 n형 영역 4,15,52,58,72,75 : 산화절연막
5,6,17,53,60,74,77 : 알루미늄 배선층(도전성 금속배선층)
16,54,59 : 콘택트 구멍
56,61,62,63,64,73,78 : 결정체실리콘층
도면중 동일번호를 붙인 부분은, 동일 또는 상당의 요소를 표시한다.
이 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히 전기적 접속부를 포함하는 도전성 금속 배선의 일렉트로 마이그레이션(electro migration)에 대한 수명의 향상을 기도하는 반도체장치 및 그의 제조방법에 관한 것이다. 일반적으로 실리콘을 사용한 집적회로를 대표로 하는 반도체 장치의 전극배선재로서, 주로 알루미늄 박막이 사용되고 있다. 반도체장치의 미세화가 진행하여, 근년에는 전극간 배선에 다층배선이 많이 사용되고 있다.
이 다층배선은 실리콘 기판표면의 불순물 확산층상이나 다결정 실리콘층 등의 도전층 상에 절연막을 끼우며, CVD법이나 스퍼터링법(sputtering method) 등에 의해 알루미늄막이 형성되고, 절연막에 설치된 콘택트 구멍에 있어서, 이 알루미늄 박막과 하층의 도전층이 전기적으로 접속된다.
이하, 전기적 접속부를 포함하고 배선구조를 가지는 종래의 반도체장치의 구조 및 그의 제조공정을 제 8 도, 제 9도, 제 10a,d 도를 참조하여 설명한다.
제 8 또는, 종래의 바이폴라 트랜지스터의 전형적인 단면구조의 예를 표시하고 있다.
이 도면에 표시하는 바이폴라 트랜지스터는 n형 반도체 기판(1) 표면의 p형 영역(2)의 일부에 고농도 n형층(3)이 형성되어 있다. p형 영역(2)과 고농도 n형층(3)은, 각각 반도체기판(1) 표면에 형성된 산화절연막(4)의 소정 위치에 설치된 콘택트 구멍에 있어, 알루미늄 배선(5,6)과 전기적으로 접합되어 있다. 또, 알루미늄 배선(5,6) 및 반도체 기판(1)이면에 형성된 도전층(7)은 각각 바이폴라 트랜지스터의 베이스 단자(B), 에이터단자(E) 및 콜렉터 단자(C)에 접속된다.
이와같은 구조의 반도체장치의 알루미늄 배선(5,6)은 그의 하면이 대부분에 있어서, 비결정성의 산화절연막(4)과 직접 접하고 있다.
제 9 또는, 종래의 MOS(Metal Oxide Semiconductor)형 전계효과 트랜지스터의 전형적인 단면구조를 표시하고 있다.
이 MOS형 전계효과 트랜지스터는 반도체 기판(11) 표면에 필드 절연막(12)으로 분리 절연된 활성영역상에, 게이트 전극(13)과, 불순물을 도프한 소스/드레인 영역(14)이 형성되어 있다. 소스/드레인 영역(14)은, 산화절연막(15)에 설치된 콘택트 구멍(16)에 있어, 알루미늄 배선층(17)과 전기적으로 접속도어 있다.
이 구조에 있어서도, 알루미늄 배선층(17)의 하면 태반이, 비결정 구조를 가지는 산화절연막(15)과 접하고 있고, 소스/드레인 영역(14)과의 접촉 부분에 있어서만, 단결성 실리콘 등의 결정구조를 가지는 반도체기판(11)과 접하고 있다.
다음은, 제 8 도에 표시하는 프레인너형 바이폴라 트랜지스터의 알루미늄 배선(5,6) 등에 대표되는 반도체 기판 상에서의 배선의 형성공정을 제 10a~제 10d 도를 참조하여 설명한다.
우선, 반도체 기판(21)상에 CVD 등에 의해 SiO2등의 산화절연막(22)을 퇴적하게 한다(제 10a 도).
그 후, 사진제판과 에칭에 의해, 산화절연막(22)의 서정 위치에 콘택트 구멍(23)을 열리게 한다(제 10b 도).
다음은 콘택트 구멍(23)의 내부 표면을 포함하고, 산화절연막(22)의 표면에, CVD나 스프트링법 등에 의해 알루미늄 박막(24)을 형성한다( 제 10c 도).
상기 공정에 있어서, 알루미늄 박막(24)을 형성할 때 그 하부의 대부분이 비결정 구조를 가지는 산화절연막(22)이기 때문에, 형성되는 알루미늄 박막(24)은, 하부의 영향을 받아서 비결정질 또는 약 1㎛경 이하의 작은 결정입자가 모인 다결정 구조를 가지는 것으로 되어 있었다.
그 때문에, 이 다결정성에 기인하여 알루미늄 배선층(25)에 일렉트로마이그레이션에 의한 열화(劣化)가 발생하기 쉽다는 문제가 있었다.
이 일렉트로마이그레이션은 알루미늄 배선층에 전류가 흐르는 경우, 이동하는 자유전자가 알루미늄 원자에 충돌하기 때문에 알루미늄 원자가, 특히 결정입자계에 따라, 전자의 이동방향으로 유동하는 현상이다.
이 일렉트로마이그레이션에 의해, 알루미늄 원자가 소실하여 생기는 공동이 넓어져, 알루미늄 배선층이 가늘게 되어 저항이 크게 되거나, 또는 단선된다.
그 때문에, 일렉트로마이그레이션에 대한 반도체장치의 수명이 짧게 된다.
또, 일렉트로마이그레이션에 의해 결정입자계에 따라 이동한 알루미늄 원자가 어느 위치에 있어 석출되고, 불필요한 덩어리인 히록(hillock)을 생성하는 일도 있고, 이것에 의해 근접하는 인접 알루미늄 배선간의 단락이 생기는 등의 불량이 발생하는 일이 있었다.
상기 일렉트로마이그레이션의 문제를 해소하기 위한 종래의 기술로서, 제 11 도에 표시하는 것과 같이, 반도체 기판(31)상의 산화절연막(32)상에 형성하는 알루미늄 배선층(33)을 단결정화하게 하는 것이, 예를들면 특개소 64-37050호 공보에 개재되어 있다.
제 11 도에 도시된 구조에 있어서는, 반도체 기판(31) 표면의 적어도 단결정 실리콘층(34)이 콘택트 구멍(35)에 있어 접하는 영역의 근방에는 콘택트부의 저항 때문에 단결정 CoSiO2막(36)이 형성되어 있다.
상기의 특개소 64-37050호 공보에는, 이 기술의 적용예로서, 제 12 도에 표시하는 MOS형 전계효과 트랜지스터가 개시되어 있다.
이 MOS형 전계효과 트랜지스터가 제 9 도에 표시한 것과 다른 점은, 산화절연막(15)상에, 콘택트 구멍(38)의 내측벽과 저면을 포함하여, 단결정 실리콘층(37)을 개재하게 하여, 단결정의 알루미늄 배선층(39)이 형성되고, 더욱 소소/드레인 여역(14)의 표면에는 콘택트 저항을 낮추기 위해 단결정 CoSiO2막(40)이 형성되어 있는 점이다.
다른 구조는 제 9 도에 표시하는 것과 같기 때문에, 동일 부호를 사용하고 그의 설명을 생략한다.
상기 공보 등에 개지된 단결정 실리콘층 상에 단결정 알루미늄층을 형성가능한 것에 대해서는, [Japaness Jounal of Applied Physics, VOL 27, No.9, September, 1988, pp. L1775-L1777]등에 기술되어 있다.
그러나, 상기 공보 등에 기재된 종래의 기술, 즉 제 11 도 및 제 12 도에 표시하는 구조에 있어서는, 알루미늄 배선층(33,39)의 하부에 형성하는 단결정 실리콘층(34,37)이 콘택트 구멍(35,38)의 저면에도 형성되어 있기 때문에, 이 부분에서의 콘택트 저항이 열화한다고 하고 문제가 있었다.
이것은, 단결정 실리콘층(34,37)의 시트 저항치(sheet resistance value)가 약 100Ω/□ 이상으로서, 알루미늄 박막의 시트저항치가 수밀리 Ω/□ 이하인 것에 대해 매우 크게 되기 때문이다.
본 발명은 상기 종래의 문제점에 감안하여, 콘택트 저항치가 낮고, 더욱 알루미늄 등의 도전성 금속 배선층의 단결정화 또는 결정량에 있어 입자경을 크게 하는 것에 의해 일렉트로마이그레이션이 발생하지 않는 도전성 금속배선을 구비한 반도체장치 및 그의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체장치는 도전층과 이 도전층 표면에 형성된 절연막과, 이 절연막 상에 형성되어 또한 이 절연막이 소정 위치에 형성된 콘택트 구멍에 있어서, 도전층과 전기적으로 접속되는 도전성 금속배선층을 구비하고 있다.
이 반도체장치의 특징은, 도전성 금속배선과 도전층 표면과는 직접 접합되어 있고, 도전성 금속배선층과 절연막과의 사이에는 단결정 또는 입자경이 적어도 약 10㎛ 이상 되도록 입자경을 크게한 다결정체로 되는 실리콘층을 개재하게한 점에 있다.
본 발명의 반도체장치의 제조방법은 도전층 표면에 절연막을 퇴적하게 하는 공정과, 이 절연막 표면상에 다결정 실리콘 또는 비결정 실리콘으로 되는 실리콘층을 형성하는 공정과, 실리콘층과 절연층의 소정위치에 도전층 표면이 노출하도록 콘택트 구멍을 형성하는 공정과, 콘택트 구멍의 내부표면을 포함하고, 실리콘층 표면상에 도전성 금속배선층을 형성하는 공정과, 도전성 금속배선층 및 실리콘층을 필요에 따라 패터닝하는 공정을 비치하고 있다.
이 반도체장치의 제조방법의 특성은 실리콘층을 형성하는 공정후, 도전성 금속배선층을 형성하는 공정전의 소정시점에 있어, 실리콘층을 단결정화 또는 적어도 약 10㎛ 이상의 입자경을 크게한 결정입자를 가지는 실리콘층을 개재하고 있다.
그것에 의해, 도전성 금속배선층은 그의 하부에서 실리콘층의 결정성의 영향을 받고서, 단결정체 또는 약 10㎛ 이상의 입자경을 가지는 다결정체로 된다.
통상, 콘택트 구멍의 직경은 약 1㎛ 정도이므로, 콘택트 구멍 내부와 그 근방의 도전성 금속배선층도, 그 내주벽에 있어 비결정성의 절연막과 접하고 있음에도 불구하고, 기타의 대부분의 영역에 있어 단결정화 또는 입자경을 크게한 실리콘층에 접하고 있으므로, 단결정화 또는 입자경이 크게 되어 있다.
따라서, 콘택트 구멍 내부를 포함하는 전영역의 도전성 금속배선층에 있어서, 입자계가 생기지 않거나 또는 입자계의 발생이 매우 작다.
그 결과, 결정입자계에 따라서의 에렉트로마이그레이션에 의한 도전성 금속의 원자 이동이 억제되어 내에렉트로마이크레이션 특성이 향상한다.
또, 콘택트 구멍의 저부에 있어 도전성 금속배선층과 도전층이 직접 접합하고 있는 것에 의해, 이 접합부에 있어 시트 저항치를 매우 낮게 유지하는 것이 가능하다.
또, 본 발명의 반도체장치의 제조방법에 의해, 상기 구조의 반도체장치가 양산성이 좋게 제조된다.
즉, 절연막 표면상에 형성된 다결정 또는 비결정의 실리콘층에 소정의 열처리를 시행하는 것에 의해, 단결정 또는 약 10㎛ 이상의 입자경을 가지는 다결정의 실리콘층이 얻게 된다.
따라서, 그후에 형성되는 도전성 금속배선층이 하부의 결정성의 영향을 받고 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체가 된다.
또, 절염막 상에 다결정 또는 비결정의 실리콘층을 형성한 후, 도전성 금속배선층을 형성하기 전에, 소정의 위치에 있어 도전층 표면을 노출하게 하도록 콘택트 구멍을 형성하는 것에 의해, 그후에 형성되는 도전성 금속배선층과 도전층 표면이 직접 접합한다.
[실시예]
이하, 본 발명의 실시예에 대해, 도면을 참조하여 설명한다.
제 1 또는, 반도체기판(51) 표면상에, 산화절연막(52)을 개재하게 하고, 산화절연막(52)에 배설된 콘택트 구멍(54)에 있어 알루미늄 배선층(53)을 형성하며, 반도체기판(51) 표면과 알루미늄 배선층(53)이 전기적으로 접속되어 있는 구성에 본 발명을 적용한 실시예의 콘택트 구멍(54) 근방의 단면구조를 표시하고 있다.
이 실시예에 있어서는, 산화절연막(52)의 상표면과 알루미늄 배선층(53)와의 사이에, 단결정 실리콘층(55)을 개재되게 하고 있다.
본 실시예의 구조에 의해, 알루미늄 배선층(53)은, 하부에서의 단결정 실리콘층(55)의 결정성의 영향을 받고서, 단결정체로 된다.
콘택트 구멍(54)의 내부 표면에 있어서는, 알루미늄 배선층(53)은 단결정 실리콘층(55)과 접하고는 있지 않으나, 콘택트 구멍(54)의 크기는 그 내경이 약 1㎛ 이하이므로, 기타의 알루미늄 배선층(53)이 형성된 영역에 비하여 매우 작다. 따라서, 콘택트 구멍(54) 내부의 알루미늄 배선층(53)도, 그 주변의 단결정화의 영향에 의해 단결정 상태로 된다.
그 결과, 콘택트 구멍(54) 근방에 있어서도 결정입자계가 나타나지 않고, 주로 결정입자계에 따라 발생하는 일렉트로마이그레이션을 방지할 수가 있다.
더욱, 상기 실시예의 단결정 실리콘층(55)에 대신하여, 결정입자경이 약 10㎛ 이상의 다결정체의 실리콘층을 사용하여도 좋다.
이 경우, 결정체 실리콘층(55)의 결정성에 영향이 미쳐서, 알루미늄 배선층(53)도 그의 입자경이 약 10㎛ 이상의 다결정체로 된다.
이 경우에도, 콘택트 구멍(54)의 내경이 통상 약 1㎛ 이하이므로 콘택트 구멍(54) 내부의 알루미늄 배선층(53)도, 그 주변의 영향을 받고 대입자경화하여, 콘택트 구멍(54)의 내부에 결정입자계가 거의 발생하지 않는다.
그 결과 역시 일렉트로마이그레이션을 방지할 수가 있다.
제 2 도에는 반도체기판(51) 표면과 콘택트 구멍(54)에 있어 콘택트부를 가지는 폴리실리콘 배선층(56) 표면에 금속실리사이드층(57)을 형성하고, 더욱 그 위에 산화절연막(58)을 개재하게 하여, 콘택트 구멍(59)에 있어 금속실리사이드층(57)과 접촉하는 알루미늄 배선층(60)을 형성하는 구조에, 본 발명을 적용한 실시예의 단면구조를 표시하고 있다.
이 실시예에 있어서는, 산화절연막(58)의 상표면과 알루미늄 배선층(60)과의 사이에, 결정체 실리콘층(61)을 개재하게 하고 있다.
이 결정체 실리콘층(61)은, 상술한 제 1 도에 표시하는 결정체 실리콘층(55)과 동일하게 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체이고, 이 결정체 실리콘층(61)에 의한 작용은 제 1 도에 표시하는 실시예의 경우의 결정체 실리콘층(55)의 작용과 동일하다.
다음은, 제 1 도에 표시하는 실시예의 구조를 형성하는 방법에 대하여, 제 3a,f 도를 참조하여 설명한다.
우선, 반도체기판(51)상에 CVD법 등에 의해 SiO2등의 산화절연막(52)을 수 1000Å의 두께로 퇴적되게 한다(제 3a 도).
그 후, 산화절연막(52)의 표면에 예를들면 CVD 법 등에 의해 다결정 실리콘층(55a)을 수 1000Å 정도의 두께로 형성한다(제 3b 도).
이 상태에서, 다결정 실리콘층(55a)은, 1㎛ 이하의 입자경을 가지는 다결정체를 하고 있다.
다음은 다결정 실리콘층(55a)은, 1㎛ 이하의 입자경을 가지는 다결정체를 하고 있다.
다음은 다결정 실리콘층(55a)을 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체로 하기 위해서의 열처리를 시행한다.
이 열처리는, 800℃~1200℃의 온도로 수십분~수시간 걸려 행한다.
이 열처리에 의해 결정의 입자경이 크게되는 것은 다결정 실리콘의 인접 결정입자간의 반응이 촉진되어 서로 결합되기 때문이다.
제 3c 도에 표시되는 결정체 실리콘층(55)은, 입자경이 수십㎛의 다결정체로 된 상태를 표시하고 있다.
더욱, 산화절연막(52) 상에 다결정 실리콘층(55a)의 대신에, 아몰퍼스 실리콘을 CVD법 등에 의해 퇴적되게 하여, 이것에 실리콘 원자 등의 핵이 되는 물질을 주입하여 상기 열처리를 가하는 것에 의해서도, 입자경이 크게된 결정체 실리콘층(55)을 얻을 수가 있다.
또, 절연막(52) 상에 수 100Å의 매우 얇은 다결정 실리콘막을 퇴적되게 하여, 그 위에 아몰퍼스 실리콘을 에피택셜 성장되게 한후에, 상기 열처리를 가하는 것에 의해서도, 입자경이 크게된 결정체 실리콘층(55)을 얻을 수가 있다.
다음은, 포토리소 그래피 기술에 의해 소정 패턴의 레지스트 마스크(표시되지 않음)를 형성하고, 에칭을 시행하는 것에 의해 콘택트 구멍(54)을 형성하고, 레지스트 마스크를 제거한다(제 3d 도).
이 콘택트 구멍(54)의 크기는 통상 그의 내경이 약 1㎛ 이하이다.
그후, 콘택트 구멍(54) 내부를 포함하는 반도체기판(51)상 전면에 CVD법에 의해 알루미늄 배선층(53)을 형성한다(제 3e 도).
이 CVD에 의한 알루미늄 배선층(53)의 형성공정에 있어, 하지로 되는 결정체 실리콘층(55)의 결정성의 영향을 받고, 알루미늄 배선층(53)도 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체가 된다.
더욱, 알루미늄 배선층(53)의 형성을 CVD법에 의해 행하는 대신에, 스퍼터링법을 적용하는 것도 가능하다.
이 경우에는, 반도체기판(51)을 100℃~600℃, 바람직하게는 200℃~300℃의 온도로 가열하면서 알루미늄의 스프터링을 행하는 것에 의해, 단결정 또는 입자경이 약 10㎛ 이상의 다결정체의 알루미늄 배선층(53)을 형성할 수가 있다.
다음은, 필요에 따라 알루미늄 배선층(53) 및 결정체 실리콘층(55)을 패턴닝 형성한다(제 3f 도).
이상의 제조공정에 의해 형성된 알루미늄 배선층(53)은, 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체를 가지기 때문에, 주로 결정입자계에 따라서 발생하는 일렉트로마이그레이션에 의한 종종의 감소가 억제된다.
더욱, 콘택트 구멍(54)의 내측면 및 저면에 있어서는, 알루미늄 배선층(53)은, 결정체 실리콘층(55)을 개재하지 않고서 절연막(52) 및 반도체기판(51)과 직접 접하고 있으나, 콘택트 구멍(54)의 내경이 통상 약 1㎛ 이하이기 때문에, 콘택트 구멍(54)의 주변의 결정체 실리콘층(55)의 영향을 의한 알루미늄 배선층(53)의 단결정 또는 입자경이 크게 되는 것에 의해 콘택트 구멍 내부에는 결정입자계가 거의 나타나지 않는다. 따라서, 콘택트 구멍(54) 내부에 있어서도, 에렉트로마이그레이션이 방지되어, 게다가 알루미늄 배선층(53)과 반도체기판(51)이 직접 접하고 있기 때문에, 이 부분에 단결정 실리콘층(34)을 개재되게 한 제 11 도의 종래예에 비하여, 콘택트 저항을 낮게 억제할 수가 있다.
콘택트부에 단결정 실리콘층(34)을 개재되게한 경우의 시트 저항이 100Ω/□ 이상인 것에 대해, 알루미늄의 시트 저항은 수 Ω/□ 정도이다.
이상 설명한 제 1 도에 표시하는 구조의 형식은, 제 4a,d 도의 공정에 의해서도 형성할 수가 있다.
이 형성공정에 있어서, 우선 반도체기판(51) 상에 산화절연막(52)을 퇴적하게 한후(제 4a 도), 그 위에 다결정 실리콘층(55a)을 형성하는 (제 4b 도)공정까지는, 상기 제 3a,b 도에 표시하는 공정과 동일하다.
이 형성공정에서는, 다결정 실리콘층(55a)을 단결정화 또는 입자경을 크게 하기 위해서의 열처리 공정을 수행하기 전에, 콘택트 구멍(54)을 형성하고(제 4c 도), 그후에 800℃~1200℃의 온도로 수십분~수시간의 열처리를 시행한다.
이 열처리에 의해, 제 3d 도에 표시하는 구조와 동일하게, 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체를 가지는 결정체 실리콘층(55)이 형성된다(제 4d 도).
그 후의 알루미늄 배선도(53)의 형성 공정은, 제 3e 도 및 제 3f 도에 표시된 공정과 동일하다.
다음은, 본 발명을 실제의 반도체 소자에 적용한 예를 제 5 도 및 제 6 도를 참조하여 설명한다.
제 5 도는, 제 8 도에 표시한 것과 같은 형의 바이폴라 트랜지스터에 본 발명을 적용한 구조의 1예를 표시하고 있다. 더욱, 제 8 도에 표시하는 구조와 동일의 요소에 대해서는 동일의 번호를 붙여서 그의 상세한 설명을 생략한다.
제 5 도에 표시하는 구조에 있어 제 8 도와 다른 것은, 산화절연막(4)의 상표면과 알루미늄 배선층(5,6) 사이에는, 각각 결정체 실리콘층(62,63)이 개재하고 있다.
결정체 실리콘층(62,63)은, 상기 실시예에서 표시한 결정체 실리콘(55)과 같은 공정으로 형성되어, 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체로 되어있다.
따라서, 알루미늄 배선층(5,6)의 하부에서 결정체 실리콘층(62, 63)의 결정성 영향을 받고, 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체로 되어, 역시 내일렉트로마이그레이션 특성이 향상한다.
바이폴라 트랜지스터는 전류제어에 의해 트랜지스터의 동작을 행하게 하기 위해, 일렉트로마이그레이션에 의한 알루미늄 원자의 이동이 특히 현저한 문제로서 발생한다.
따라서 본 발명이 매우 효과적으로 적용된다고 말할 수 있다. 제 6 또는, 제 9 도에 표시한 것과 거의 같은 MOS형 전계효과 트랜지스터에 본 발명을 적용한 구조의 1예를 표시하고 있다.
이 구조에 대해서도 제 9 도와 공동의 구성요소에 대해서는 동일번호를 붙쳐서 그의 설명을 생략한다.
제 6 도에 표시하는 구조가 제 9 도와 다른 것은, 산화절연막(15)의 상표면과 산화절연막(15) 사이에 결정 실리콘층(64,65)을 개재하게한 점이다.
이 결정체 실리콘층(64,65)도, 상기 실시예의 결정체 실리콘층(55)과 같은 형성공정을 거쳐 형성되어, 알루미늄 배선층(17)의 결정하에 영향을 주어, 역시 내일렉트로마이그레이션 특성이 향상한다.
제 7 또는, 일반적인 다층알루미늄 배선구조에 본 발명을 적용한 구조의 1예를 표시하고 있다.
이 적용예에서는, 반도체기판(71) 표면상에는 절연막(72)을 개재하게 하여, 더욱 결정체 실리콘층(73)을 하부에서, 제 1의 알루미늄 배선층(74)이 형성되어 있다.
제 7 도에는 나타나 있지 않으나, 알루미늄 배선층(73)과 반도체기판(71)과는, 산화절연막(72)의 소정의 위치에 설치된 콘택트 구멍에 있어 전기적으로 접속되어 있고, 그 콘택트 구멍의 근방에 본 발명이 적용되어 있다. 더욱, 제 1 알루미늄 배선층(74) 상에는, 산화절연막(75)을 개재하게 하여, 콘택트 구멍(76)에 있어, 알루미늄 배선층(74)과 전기적으로 접속된 제 2의 알루미늄 배선층(77)이 형성되어 있다.
또, 산화절연막(75)의 상면과 제 2의 알루미늄 배선층(77)의 하면과의 사이에는, 상기 실시에의 결정체 실리콘층(55)과 같은 공정으로 형성된 결정체 실리콘층(78)이 하부에서 개재하고 있고, 그 결정성이 영향에 의해 제 2의 알루미늄 배선층(77)이 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체로 되고, 역시 내일렉트로마이그레이션 특성이 향상한다. 더욱, 이상 언급한 각 실시예에 있어서는, 도전성 금속배선층으로서 알루미늄 배선층을 사용한 경우에 대해 설명했으나, 알루미늄 대신 금이나 동등의 결정성을 갖게 할 수 있는 도전성 금속에 의해 도전성 배선층을 형성하는 경우에도 적용할 수가 있다.
이상과 같이 본 발명에 의하면, 도전층과 도전층과 도전성 배선층이 그 사이에 개재하는 산화절연막에 설치한 콘택트 구멍에 있어 전기적으로 접합된 구조에 있어서, 산화절연막의 상표면과 도전성 금속배선층과의 사이에, 단결정체 또는 입자경이 약 10㎛ 이상의 다결정체를 하는 결정체 실리콘층을 개재하게 하는 것에 의해, 상기 도전성 배선층은 그 결정체 실리콘층의 결정성의 영향을 받고, 도전성 금속배선층도 단결정화 또는 입자경을 크게 하므로서, 콘택트 구멍의 내부를 포함하여, 내일렉트로마이그레이션이 향상된다.
즉, 산화절연막의 상표면과 도전성 금속배선층 사이에 형성된 상기 결정체 실리콘층의 결정성의 영향을 받게 되는 상기 도전성 배선층은 단결정화되거나, 또는 입자경이 약 10㎛ 이상의 다결정체로 되기 때문에 이 도전성 배선층에 전류가 흐르게 되면, 이동하는 자유전자가 이 배선층내의 입자경이 상대적으로 큰 원자를 충돌하여도 이 원자는 전자의 이동방향으로 유동되지 않게 되어 일렉트로마이그레이션을 방지할 수 있게 된다.
게다가, 도전성 금속배선층과 도전층과의 사이에는, 결정체 실리콘층이 개재되지 않고, 직접 접합하고 있기 때문에, 그 콘택트 저항을 매우 낮게 유지할 수가 있다.

Claims (2)

  1. 도전층과, 이 도전층 표면에 형성된 절연막과, 이 절연막상에 형성되어 있고, 이 절연막의 소정위치에 형성되어 있으며, 또한 내경이 1㎛ 이하의 콘택트 구멍에 있어서, 상기 도전층과 전기적으로 접속되는 도전성 금속배선층을 구비한 반도체장치에 있어서, 상기 도전성 금속배선층과 상기 도전층의 표면과는 직접 접합되어 있고, 상기 도전성 금속배선층과 상기 절연막과의 사이에는 단결정체로 되는 또는 입자경이 적어도 약 10㎛ 이상이 되도록 입자경을 크게하는 다결정체로 되는 결정체 실리콘층을 개재하게 한 것을 특징으로 하는 반도체장치.
  2. 도전층 표면상에 절연막을 퇴적하게 하는 공정과, 이 절연막 표면상에 다결정 실리콘 또는 비결정질 실리콘으로 되는 실리콘층을 형성하는 공정과, 상기 실리콘층 및 상기 절연층의 소정위치에 상기 도전층 표면이 노출하도록 내경이 1㎛ 이하의 콘택트 구멍을 형성하는 공정과, 상기 콘택트 구멍의 내부 표면을 포함하고 상기 실리콘층 표면상에 도전성 금속배선층을 형성하는 공정과, 상기 도전성 금속배선층 및 상기 실리콘층을 필요에 따라 패터닝하는 공정과를 구비한 반도체장치의 제조방법에 있어서, 상기 실리콘층을 형성하는 공정이후에, 상기 도전성 금속배선층을 형성하는 공정전의 소정의 시점에 있어 상기 실리콘층을 단결정화 또는 적어도 약 10㎛ 이상의 입자경을 가지도록 다결정화하기 위해서의 열처리 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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