JP3396286B2

JP3396286B2 - 半導体集積回路装置およびその製造方法

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Publication number: JP3396286B2
Application number: JP03016094A
Authority: JP
Inventors: 龍一松尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-02-28
Filing date: 1994-02-28
Publication date: 2003-04-14
Anticipated expiration: 2018-04-14
Also published as: US5856216A; US5598020A; JPH07240476A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
の構造およびその製造方法に関し、特に、ＳＲＡＭ（Ｓ
ｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）を含む半導体集積回路装置の構造および製造方法に
関するものである。

【０００２】

【従来の技術】スタティック型半導体記憶装置として、
いわゆるＳＲＡＭは既によく知られている。この発明は
ＳＲＡＭに適用されたときに、最も好ましい効果が得ら
れるので、以下、従来のＳＲＡＭについて、図面を参照
しながら説明する。

【０００３】図２５（ａ）は、従来のＣＭＯＳ型のＳＲ
ＡＭの１つのメモリセルの等価回路を示している。図２
５（ｂ）は、図２５（ａ）に示されたＳＲＡＭのメモリ
セルの平面的配置を模式的に示し、図２５（ｃ）は、図
２５（ａ）に示されたＳＲＡＭのメモリセルの断面構造
を模式的に示している。

【０００４】図２５（ａ）ないし（ｃ）を参照して、１
つのメモリセル内においては、そのゲート電極とドレイ
ン電極がクロスカップルされた２つのドライバトランジ
スタ（ｎチャネルＭＯＳトランジスタ）Ｑ３，Ｑ４、ド
ライバトランジスタの各ドレイン電極に接続された２つ
のロードトランジスタ（ｐチャネルＭＯＳトランジス
タ）Ｑ５，Ｑ６とにより、フリップフロップ型のメモリ
セルが構成されている。この２つのドライバトランジス
タＱ３，Ｑ４の各ドレイン電極には、それぞれ、２つの
アクセストランジスタ（ｎチャネルＭＯＳトランジス
タ）Ｑ１，Ｑ２が接続されている。このアクセストラン
ジスタＱ１，Ｑ２のゲート電極はワード線ＷＬに接続さ
れている。このワード線ＷＬが選択されたとき、ドライ
バトランジスタＱ３，Ｑ４に保持された情報がアクセス
トランジスタＱ１，Ｑ２を介してビット線ＢＬａ，ＢＬ
ｂに転送される。一方のメモリセルノードＮ１は、ドラ
イバトランジスタＱ３のドレイン電極と、ドライバトラ
ンジスタＱ４のゲート電極と、ロードトランジスタＱ５
のドレイン電極と、ロードトランジスタＱ６のゲート電
極とに接続されている。他方のメモリセルノードＮ２
は、ドライバトランジスタＱ３のゲート電極と、ドライ
バトランジスタＱ４のドレイン電極と、ロードトランジ
スタＱ５のゲート電極と、ロードトランジスタＱ６のド
レイン電極とに接続されている。ドライバトランジスタ
Ｑ３，Ｑ４のソース電極は、接地電位ＧＮＤに接続され
ている。また、ロードトランジスタＱ５，Ｑ６のソース
電極は、電源電位Ｖｃｃに接続されている。

【０００５】ドライバトランジスタＱ３，Ｑ４は、その
ドレイン電極とゲート電極が相互に交差接続されること
により、２つの安定な状態を有するフリップフロップ回
路が形成されている。これにより、ビット情報（デー
タ）の記録が可能になる。具体的には、一方のメモリセ
ルノードＮ１が“Ｈｉｇｈ”レベルの電位、他方のメモ
リセルノードＮ２が“Ｌｏｗ”レベルの電位にされた状
態、または、これらとの逆の状態が保持されることによ
り、１ビットの情報が記憶され得る。所望のメモリセル
が選択されたとき、すなわち、ワード線ＷＬが“Ｈｉｇ
ｈ”レベルのとき、アクセストランジスタＱ１，Ｑ２が
オン状態にされる。これにより、メモリセルノードＮ
１，Ｎ２がビット線ＢＬａ，ｂと導通状態にされる。こ
のとき、ビット線ＢＬａ，ＢＬｂに、それぞれのドライ
バトランジスタＱ３，Ｑ４の状態に対応した電圧がアク
セストランジスタＱ１，Ｑ２を介して現れる。このよう
にして、メモリセルに保持された情報が読出される。メ
モリセルにデータの書込みを行なうときは、アクセスト
ランジスタＱ１，Ｑ２がオン状態において、ビット線Ｂ
Ｌａ，ＢＬｂの各々に所望の書込まれるべき状態に対応
した電圧が印加される。なお、ドライバトランジスタＱ
３，Ｑ４によって構成されるフリップフロップ回路によ
りラッチされたデータの記憶状態を維持するために、ロ
ードトランジスタＱ５，Ｑ６を介して電源電位Ｖｃｃか
ら電流が供給される。

【０００６】上述したように、ＣＭＯＳ型のＳＲＡＭの
メモリセルは、６個のトランジスタＱ１〜Ｑ６から構成
される。このため、図２５（ｂ）に示されるように、１
つのメモリセルを構成するためには４個のｎチャネルＭ
ＯＳトランジスタが形成される領域と、２個のｐチャネ
ルＭＯＳトランジスタが形成される領域とが必要とされ
る。また、図２５（ｃ）に示されるように、半導体基板
内にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳ
トランジスタとを形成するために、ｐ型ウェル領域とｎ
型ウェル領域が必要とされる。そのため、ＣＭＯＳ型Ｓ
ＲＡＭのメモリセルを構成するためには、バルク型のＭ
ＯＳトランジスタ（半導体基板の表面に形成されたＭＯ
Ｓトランジスタ）を用いる限りにおいては、大きな占有
平面積が必要とされる。したがって、バルクＭＯＳトラ
ンジスタから構成されるＣＭＯＳ型ＳＲＡＭのメモリセ
ルは、高密度化を図る上では不利である。

【０００７】上記問題点を解消し、高密度化が可能なＳ
ＲＡＭのメモリセルの構造として、高抵抗負荷型メモリ
セルがある。図２６（ａ）は高抵抗負荷型のＳＲＡＭの
メモリセルの構成を示す等価回路図である。図２６
（ｂ）は、図２６（ｄ）に示されたメモリセルの平面的
配置を模式的に示す平面図である。図２６（ｃ）は図２
６（ｄ）に示されたメモリセルの断面構造を模式的に示
す断面図である。

【０００８】図２６（ａ）を参照して、１つのメモリセ
ル内においては、そのゲート電極とドレイン電極とがク
ロスカップルされた２つのドライバトランジスタ（ｎチ
ャネルＭＯＳトランジスタ）Ｑ３，Ｑ４と、ドライバト
ランジスタの各ドレイン電極に接続された２つの高抵抗
負荷体ＨＲ１，ＨＲ２とにより、フリップフロップ型の
メモリセルが構成されている。この２つのドライバトラ
ンジスタＱ３，Ｑ４の各ドレイン電極には、それぞれ２
つのアクセストランジスタ（ｎチャネルＭＯＳトランジ
スタ）Ｑ１，Ｑ２が接続されている。このアクセストラ
ンジスタＱ１，Ｑ２のゲート電極は、ワード線ＷＬに接
続されている。このワード線線ＷＬが選択されたとき、
ドライバトランジスタＱ３，Ｑ４に保持された情報が、
アクセストランジスタＱ１，Ｑ２を介してビット線ＢＬ
ａ，ＢＬｂに転送される。一方のメモリセルノードＮ１
は、ドライバトランジスタＱ３のドレイン電極とドライ
バトランジスタＱ４のゲート電極に接続されている。他
方のメモリセルノードＮ２は、ドライバトランジスタＱ
３のゲート電極とドライバトランジスタＱ４のドレイン
電極とに接続されている。ドライバトランジスタＱ３，
Ｑ４のソース電極は接地電位ＧＮＤに接続されている。
また、ドライバトランジスタＱ３，Ｑ４のドレイン電極
は、高抵抗負荷体ＨＲ１，ＨＲ２のそれぞれを介して電
源電位Ｖｃｃに接続されている。

【０００９】上記のように構成される高抵抗負荷型のメ
モリセルにおいても、ＣＭＯＳ型のメモリセルと同様
に、ドライバトランジスタＱ３，Ｑ４は、そのドレイン
電極とゲート電極が相互に交差接続されることにより、
２つの安定な状態を有するフリップフロップ回路が形成
されている。これにより、ビット情報（データ）の記憶
が可能となる。データの読出と書込動作は、上述のＣＭ
ＯＳ型のメモリセルと同様である。ＣＭＯＳ型のメモリ
セルと異なる点は、ドライバトランジスタＱ３，Ｑ４に
よって構成されるフリップフロップ回路によりラッチさ
れたデータの記憶状態を維持するために、高抵抗負荷体
ＨＲ１，ＨＲ２を介して電源電位Ｖｃｃから電流が供給
される点である。

【００１０】上記のように、高抵抗負荷型のメモリセル
は４個のトランジスタＱ１〜Ｑ４および２個の高抵抗負
荷体ＨＲ１，ＨＲ２から構成される。図２６（ｂ）に示
されるように、１つの高抵抗負荷型のメモリセルを構成
するためには、まず４個のｎチャネルＭＯＳトランジス
タが形成される領域が確保される。高抵抗負荷体ＨＲ
は、ドライバトランジスタＱ３，Ｑ４を構成する２個の
ｎチャネルＭＯＳトランジスタの上に形成される。ま
た、図２６（ｃ）に示されるように、高抵抗負荷型のメ
モリセルを構成するにはｐ型ウェル領域のみが必要とさ
れる。そのため、メモリセル内にｐ型ウェルとｎ型ウェ
ルとを必要とするＣＭＯＳ型のメモリセルに比べてメモ
リセルに必要な平面積が小さくてすむ。したがって、高
抵抗負荷型のメモリセルはＳＲＡＭの高密度化の点で有
利である。

【００１１】一方、高抵抗負荷型のメモリセルにおいて
は、ドライバトランジスタＱ３，Ｑ４によって構成され
るフリップフロップ回路によりラッチされたデータの記
憶状態を維持するために、高抵抗負荷体ＨＲ１，ＨＲ２
を介して電源電位Ｖｃｃから電流が供給される。この電
流は待機時における消費電力を抑えるために微少である
ことが望まれる。そのため、高抵抗負荷体の電気抵抗値
を可能な限り高くする必要がある。しかしながら、抵抗
負荷体の高抵抗化には限度があり、また、データを維持
するためには高抵抗負荷体を流れる電流はトランジスタ
のオフ時のリーク電流よりも大きいことが必要である。
一方、ＣＭＯＳ型のメモリセルにおいては、フリップフ
ロップ回路によりラッチされたデータの記憶状態を維持
するためにロードトランジスタ（ｐチャネルＭＯＳトラ
ンジスタ）Ｑ５，Ｑ６を介して電源電位Ｖｃｃから電流
が供給される。そのため、待機時の消費電流を接合リー
ク電流のレベルまで低減させることができる。以上のよ
うに、ＳＲＡＭの高密度化の点では高抵抗負荷型のメモ
リセルは有利であるが、データの記憶状態を保持するた
めの消費電流を小さくするためには、すなわち待機時に
おける消費電力を抑えるためには、ＣＭＯＳ型のメモリ
セルが有利である。

【００１２】以上の点を考慮して、ＳＲＡＭの高密度化
を図ることが可能なＣＭＯＳ型メモリセルの構造が提案
されている。図２７（ａ）は、図２５（ａ）に示された
ＣＭＯＳ型のメモリセルにおいて占有平面積の縮小を図
ったメモリセルの平面的配置を模式的に示す平面図であ
る。図２７（ｂ）は図２７（ａ）に対応して示す断面図
である。

【００１３】図２５（ａ）と図２７（ａ）（ｂ）を参照
して、ロードトランジスタＱ５，Ｑ６として、バルク型
のｐチャネルＭＯＳトランジスタの代わりにｐチャネル
薄膜トランジスタ（ＴＦＴ）が採用されている。そのた
め、図２７（ａ）に示されるように、１つのメモリセル
を構成するためには４個のｎチャネルＭＯＳトランジス
タの形成領域が必要とされる。ロードトランジスタＱ
５，Ｑ６を構成するｐチャネルＴＦＴは、ドライバトラ
ンジスタＱ３，Ｑ４を構成するｎチャネルＭＯＳトラン
ジスタの上に形成される。また、図２７（ｂ）に示され
るように４個のバルク型のｎチャネルＭＯＳトランジス
タがｐ型ウェル領域に形成される。このようにロードト
ランジスタｐチャネルＴＦＴを採用すると、１つのメモ
リセルを形成するためにｐ型ウェル領域のみが必要とさ
れる。そのため、ｐチャネルＴＦＴを採用することによ
り、ＣＭＯＳ型のメモリセルが占める平面積を縮小する
ことができ、高密度化に不利なＣＭＯＳ型のメモリセル
の構造が提供される。

【００１４】ＣＭＯＳ型のＳＲＡＭのメモリセルにおい
て、ロードトランジスタとしてポリシリコン層からなる
ｐチャネルＴＦＴを採用したものは、たとえば「ＩＥＤ
Ｍ，１９８８，ｐｐ．４８〜５１」に開示されている。
図２８は、そのようなＳＲＡＭのメモリセルにおける上
層部分のみの平面的配置を示す部分平面図である。図２
９は、図２８のＸＸ−ＸＸ線における断面構造を示す部
分断面図である。

【００１５】図２８および図２９を参照して、ｐ型シリ
コン基板５０１の上に順にｎ型ウェル領域５０２とｐ型
ウェル領域５０３とが形成されている。ｐ型ウェル領域
５０３には、ドライバトランジスタやアクセストランジ
スタを構成するｎチャネルＭＯＳトランジスタのｎ⁺不
純物領域２０９が形成されている。また、各ｎチャネル
ＭＯＳトランジスタを分離するために、分離酸化膜２０
０が形成されている。ｐ型ウェル領域５０３の上には、
ゲート絶縁膜２１０を介在して第１のポリシリコン層か
らなるゲート電極２０１，２０２が形成されている。こ
れらのゲート電極２０１，２０２は、アクセストランジ
スタやドライバトランジスタのゲートを構成する。ゲー
ト電極２０１，２０２の上方には、絶縁膜を介在して、
第２のポリシリコン層からなるゲート電極２０４が形成
されている。ゲート電極２０４は、ロードトランジスタ
Ｑ５，Ｑ６としてのｐチャネルＴＦＴがゲートを構成す
る。ゲート電極２０４の上にゲート絶縁膜２１２を介在
して、第３のポリシリコン層からなるＴＦＴのソース領
域２０６ａ、チャネル領域２０６、ドレイン領域２０６
ｂが形成されている。ＴＦＴのソース領域２０６ａは、
電源配線Ｖｃｃを構成する。各ＴＦＴのドレイン領域２
０６ｂは、コンタクトホール２０５を通じて他方のＴＦ
Ｔのゲート電極２０４に接続されている。各トランジス
タを被覆するように層間絶縁膜２１４が形成されてい
る。ｎ⁺不純物領域２０９にコンタクトホール２０８を
通じて接触するように、高融点金属層２０７ａが形成さ
れている。高融点金属層２０７ａの上には、層間絶縁膜
２１６が形成されている。アルミニウム金属層２０７ｂ
は、高融点金属層２０７ａに接続されている。ビット線
はアルミニウム金属層２０７ｂから構成される。

【００１６】本発明は、上述したいずれの型のＳＲＡＭ
の製造にも適用可能であるが、その中でも特に高抵抗負
荷型のＳＲＡＭに有効に適用される。そのため、後述す
る実施例においては、高抵抗負荷型への適用例を中心に
述べる。したがって、次に、上述した従来の高抵抗負荷
型のＳＲＡＭの具体的構造について、図３０ないし図３
２に基づいてやや詳細に説明する。図２６（ａ）に等価
回路を示した従来の高抵抗負荷型ＳＲＡＭは、図３０に
示す平面レイアウト構造を有する。図３０におけるＸ−
Ｘ線断面およびＹ−Ｙ線断面は、それぞれ図３１および
図３２に示すようになっている。

【００１７】この従来の高抵抗負荷型ＳＲＡＭは、図３
１を参照して、ドライバトランジスタＱ３のドレイン領
域とソース領域とを構成する、半導体基板１表面に形成
されたｎ型不純物拡散層６，７によって挟まれたチャネ
ル領域上に、ゲート絶縁膜２を介在させて、第１の多結
晶シリコン層からなるゲート電極３が設けられている。
同様にドライバトランジスタＱ４においても、ｎ型不純
物拡散層６，７に挟まれたチャネル領域上にゲート絶縁
膜２を介在させて、やはり第１の多結晶シリコン層から
なるゲート電極５が設けられている。ゲート電極３，５
のそれぞれの上方には、高抵抗負荷ＨＲ１，ＨＲ２を構
成する、いずれも第２の多結晶シリコン層からなる高抵
抗負荷９，９が設けられている。また高抵抗負荷９，９
のそれぞれの上方には、層間絶縁膜８を介在させて、一
対のビット線１０，１０が形成されている。

【００１８】アクセストランジスタＱ１は、図３２を参
照して、そのソースおよびドレイン領域を構成するｎ型
不純物拡散層７，７の間のチャネル領域の上方にゲート
絶縁膜を介して形成された、第１の多結晶シリコン層か
らなるゲート電極１１を備える。ビット線１０は、層間
絶縁膜８に形成されたコンタクトホール１４ａを通じ
て、コンタクト１４においてｎ型不純物拡散層７と電気
的に接続されている。第１のゲート電極３と一方の高抵
抗負荷９とは、アクセストランジスタＱ１の他方のｎ型
不純物拡散層７の領域上において互いに接合し、高抵抗
負荷９は、コンタクト１３においてｎ型不純物拡散層７
と電気的に接続されている。

【００１９】なお、一対の高抵抗負荷９，９は、その全
長において高抵抗を有するわけではなく、その一部の所
定領域において高抵抗を有するように形成されている。

【００２０】ドライバトランジスタＱ３のドレイン領域
となる不純物拡散層７とドライバトランジスタＱ４のゲ
ート電極５とは、コンタクトホール１７において電気的
に接続されている。一対のビット線１０，１０は、第１
のアルミ配線層のパターニングにより形成されている。

【００２１】

【発明が解決しようとする課題】上記従来の高抵抗負荷
型ＳＲＡＭのメモリセルにおいては、４つのＭＯＳ型ト
ランジスタと２つの高抵抗負荷とを併せた６つの素子
で、１つのメモリを構成している。また高抵抗負荷は、
ドライバトランジスタの上方に配置されることにより、
占有する平面積の縮小が図れているが、各トランジスタ
のソースおよびドレイン領域を構成するｎ型不純物拡散
層の分離や、第１のポリシリコン層のパターニングによ
って形成された３つのゲート電極を分離するために所定
の間隔を空ける必要があり、そのためメモリセルの占め
る平面積の縮小を図ることが極めて困難になっていた。
したがって、そのような困難に対処して所望の集積度を
有する高抵抗負荷型ＳＲＡＭを実現するためには、製造
工程が複雑になって、製造コストの上昇につながってい
た。

【００２２】そのようなＳＲＡＭの従来の問題点は、高
抵抗負荷型のみに限られたものではなく、高抵抗負荷の
代わりに薄膜トランジスタ（ＴＦＴ）を負荷素子として
用いたＴＦＴ型ＳＲＡＭの場合にも、その基本的な構成
は変わることなく、同様の問題があった。

【００２３】さらに、上記従来例では２層の多結晶シリ
コン層および１層のアルミ配線層を適用した構造につい
て説明したが、近年既に発表されている３層または４層
の多結晶シリコン層および２層のアルミニウム配線層を
有する場合においても、基本的な構成は変わることな
く、やはり同様の問題点があった。

【００２４】本発明は上記従来の問題点に鑑み、メモリ
セルの集積度の向上を、比較的簡単な製造工程で容易に
実現することが可能な半導体集積回路装置の構造および
製造方法を提供することを目的とする。

【００２５】

【００２６】

【００２７】

【課題を解決するための手段】本発明の請求項１に記載
の半導体集積回路装置は、一対の負荷素子に接続され、
該一対の負荷素子とともにフリップフロップ回路を構成
する第１および第２のＭＯＳ型電界効果トランジスタ
と、それらのＭＯＳ型電界効果トランジスタに接続され
た、一対のアクセストランジスタとを備えた、スタティ
ック型半導体記憶装置を含む半導体集積回路装置に関し
ている。その第１のＭＯＳ型電界効果トランジスタは、
半導体基板の主表面上にゲート絶縁膜を介在させて形成
された所定の幅および厚さを有する第１のゲート電極
と、第１のゲート電極の下方のチャネル領域を両側から
挟む位置の半導体基板表面に形成された第１のソース領
域および第１のドレイン領域とを含む。また第２のＭＯ
Ｓ型電界効果トランジスタは、第１のゲート電極のソー
ス領域側に、絶縁膜を介在させて前記第１のゲート電極
と隣接して形成された、所定の幅および厚さを有する第
２のゲート電極と、第２のゲート電極の下方のチャネル
領域を両側から挟む位置の半導体基板の主表面に形成さ
れた第２のソース領域および第２のドレイン領域とを含
む。さらに第２のゲート電極は、その第２のソース領域
側の端部が前記第１のゲート電極のソース領域側の端部
近傍上に絶縁膜を介在させて乗り上げることにより、そ
の一部が第１のゲート電極と平面的に重なる構造を有し
ている。また、第１のソース領域と第２のソース領域と
は、第１のゲート電極と第２のゲート電極とが近接する
領域の直下の半導体基板の主表面に形成された共通の不
純物拡散層からなっている。

【００２８】請求項２に記載の本発明の半導体集積回路
装置は、上記請求項１に記載の構成に加えて共通の不純
物拡散層、第１のドレイン領域、第２のドレイン領域、
第１のゲート電極、および第２のゲート電極の少なくと
もいずれかの上表面のうちの所定の領域に、導電性金属
薄膜を貼り付けた構造を有する。

【００２９】請求項３に記載の本発明の半導体集積回路
装置は、上記請求項１に記載の構成に加えて、一対のア
クセストランジスタの各々には一対のワード線と一対の
ビット線が接続され、上記第１および第２のＭＯＳ型電
界効果トランジスタがそれぞれ第１および第２のドライ
バトランジスタを構成し、一対のワード線は、第１のド
ライバトランジスタのチャネル長方向に平行な方向に、
互いに平行に配列され、一対のビット線は、前記第１の
ドライバトランジスタのチャネル長方向に直交する方向
に、互いに平行に配列されている。

【００３０】請求項４に記載の本発明の半導体集積回路
装置の製造方法は、次の工程を備える。

【００３１】まず、第１導電型の半導体基板の主表面上
の所定の領域に、第２導電型不純物を注入して第２導電
型の不純物拡散層を形成する。その後、半導体基板の主
表面上に第１の絶縁膜を介在させて、所定厚さの第１の
導電層を形成し、この第１の導電層をパターニングし
て、所定幅の第１の導電体を形成する。次に、この第１
の導電体の上面および側面を第２の絶縁膜で覆った後、
第１および第２の絶縁膜上に、所定厚さの第２の導電体
層を形成する。次に、この第２の導電体層をパターニン
グして、第１の導電体の上面上に一方の側面を有し、第
１の導電体が形成されていない領域の第１の絶縁膜上に
他方の側面を有する第２の導電体を形成する。

【００３２】さらに、上記不純物拡散層を形成する工程
の後、当該不純物拡散層の形成と同じマスクを用いて、
不純物拡散層の表面を露出させた上で、露出された当該
不純物拡散層表面上に導電性金属薄膜を形成する工程を
含む。

【００３３】

【００３４】請求項５に記載の本発明の半導体集積回路
装置の製造方法においては、上記第２の導電体を形成す
る工程の後、第１および第２の導電体の表面上の所定の
領域に、導電性金属薄膜を形成する工程をさらに備え
る。また、上記第１および第２の導電体が不純物をドー
プした多結晶シリコンからなり、上記導電性金属薄膜を
形成する工程は、半導体基板表面全面に金属薄膜を形成
した後に加熱して、該金属薄膜と第１および第２の導電
体との間でサリサイド反応を生じさせ、未反応の金属薄
膜を除去して、第１および第２の導電体層表面に金属サ
リサイド膜を形成する工程を含む。

【００３５】

【００３６】

【００３７】

【作用】請求項１に記載の半導体集積回路装置によれ
ば、第２のゲート電極が、その第２のソース領域側の端
部が前記第１のゲート電極のソース領域側の端部近傍上
に絶縁膜を介在させて乗り上げて、その一部が第１のゲ
ート電極と平面的に重なる構造を有していることによ
り、一対のドライバトランジスタが占有する平面積を小
さくすることが可能となる。

【００３８】請求項２に記載の半導体集積回路装置によ
れば、たとえば一対のドライバトランジスタの共通ソー
ス領域を構成する不純物拡散層表面に導電体金属薄膜を
貼り付けた構造とすることにより、当該不純物拡散層の
導電配線としての低抵抗化が図られる。

【００３９】また、たとえば一対のドライバトランジス
タのドレイン領域となる不純物拡散層表面に導電性金属
薄膜を貼り付けた構造とすることにより、この領域でビ
ット線との接続を行なわせることにより、ビット線とド
レイン領域とのコンタクト抵抗を低く抑えることができ
る。

【００４０】請求項３に記載の本発明の半導体集積回路
装置によれば、上記請求項１に記載の装置において、一
対のワード線を第１のドライバトランジスタのチャネル
長方向に平行な方向に、互いに平行に配列し、一対のビ
ット線を第１のドライバトランジスタのチャネル長方向
に直交する方向に、互いに平行に配列することにより、
通常ドライバトランジスタのチャネル長方向に直交する
方向に形成されるＶｃｃを供給する導電配線を、一対の
ビット線と平行に形成することが可能となる。したがっ
て、Ｖｃｃを供給する導電配線を、一対のビット線と同
一のアルミニウム層のパターニングによって形成するこ
とが可能となる。

【００４１】

【００４２】請求項４に記載の本発明の半導体集積回路
装置の製造方法によれば、不純物拡散層表面への導電性
金属薄膜の形成を、当該不純物拡散層の形成に用いたマ
スクをそのまま用いて形成される。従って、導電性金属
薄膜を形成するためのマスクを新たに形成する必要がな
い。

【００４３】

【００４４】請求項５に記載の本発明の半導体集積回路
装置の製造方法によれば、金属薄膜のサリサイド化反応
を利用し、未反応の金属薄膜を除去することによって、
自己整合的に導電性金属薄膜が形成される。

【００４５】

【実施例】以下、本発明の第１の実施例の高抵抗負荷型
ＳＲＡＭの構造について、図１〜図４に基づいて説明す
る。

【００４６】本実施例のＳＲＡＭの平面レイアウトは図
１に示すようになっており、そのＩＩ−ＩＩ線断面およ
びＩＩＩ−ＩＩＩ線断面の構造は、それぞれ図２および
図３に示すようになっている。またその等価回路は、図
４に示すとおりである。

【００４７】本実施例においては、半導体基板１の主表
面上に、ゲート絶縁膜２を介在させて、ドライバトラン
ジスタＱ３のゲート電極３が形成され、そのゲート電極
３の直下のチャネル領域を挟む位置に、ドライバトラン
ジスタＱ３のソースおよびドレイン領域を構成するｎ型
不純物拡散層６，７が形成されている。ゲート電極３
は、本発明の第１の導電体を構成する。

【００４８】ゲート電極３の不純物拡散層６側の側面に
近接して、絶縁膜４を介在させて、ドライバトランジス
タＱ４のゲート電極５が、その不純物拡散層６側の端部
がゲート電極５の端面近傍上に乗り上げるように形成さ
れている。このゲート電極５は、本発明の第２の導電体
を構成する。ゲート電極３は、不純物をドープした第１
の多結晶シリコン層のパターニングによって形成され、
ゲート電極５は、第１の多結晶シリコン層とは別に形成
された、やはり不純物をドープした第２の多結晶シリコ
ン層のパターニングによって形成されている。ｎ型不純
物拡散層６は、ゲート電極５にも共通のソース領域とな
っており、ゲート電極３の右端の直下近傍の不純物拡散
層７およびゲート電極５の左端の直下近傍の不純物拡散
層７は、それぞれドライバトランジスタＱ３のドレイン
領域とドライバトランジスタＱ４のドレイン領域とを構
成している。

【００４９】ゲート電極３は、不純物をドープした第１
の多結晶シリコン層のパターニングによって形成され、
ゲート電極５は、第１の多結晶シリコン層とは別に形成
された、不純物をドープした第２の多結晶シリコン層を
パターニングすることによって形成されている。

【００５０】ゲート電極３，５の上方には、層間絶縁膜
８を介在させて、一対の高抵抗負荷９，９が形成されて
いる。この高抵抗負荷９，９は、上記第１および第２の
多結晶シリコン層とは別に形成された、不純物をドープ
した第３の多結晶シリコン層をパターニングすることに
よって形成されており、その高抵抗部分は、不純物をド
ープするときにマスクにより遮蔽して、不純物の導入量
を少なくすることによって形成される。

【００５１】高抵抗負荷９，９の上方には、たとえばア
ルミニウム配線等によって形成された一対のビット線１
０，１０が形成されている。このビット線１０は、コン
タクトホール１４ａを介して、コンタクト１４におい
て、アクセストランジスタＱ１のソースまたはドレイン
領域を構成する不純物拡散層７と電気的に接続されてい
る。また高抵抗負荷９は、コンタクト１３において、ア
クセストランジスタＱ１のソースまたはドレイン領域を
構成する不純物拡散層７と電気的に接続されている。ま
たコンタクト１３のすぐ上方において、高抵抗負荷９は
ゲート電極５に接続されている。また高抵抗負荷９，９
は、コンタクト１３とは反対側の端部において、電源電
位Ｖｃｃを印加されている。

【００５２】アクセストランジスタＱ１，Ｑ２のそれぞ
れのゲート電極３，５には、ワード線１１，１２が接続
されている。そのうちワード線１１は、ドライバトラン
ジスタＱ３のゲート電極３を形成すると同時に、第１の
多結晶シリコン層のパターニングによって形成されてお
り、ワード線１２は、ドライバトランジスタＱ４のゲー
ト電極５の形成と同時に、第２の多結晶シリコン層のパ
ターニングによって形成されている。

【００５３】図１に示した第１の実施例のＳＲＡＭの単
位メモリセル当りの平面積は、図１において二点鎖線で
囲んだ長方形の領域ｓの面積、すなわち実寸法において
横６μｍ×縦１７μｍ＝１０２μｍ² となる。図３０に
示した上記従来の高抵抗負荷型ＳＲＡＭの単位メモリセ
ル当りの面積は、図３０において二点鎖線で包囲した領
域Ｓの面積、すなわち実寸法において横９μｍ×縦１３
μｍ＝１１７μｍ² となる。したがって、第１の実施例
のＳＲＡＭの構造を採用することにより、その単位メモ
リセル当りの面積を、従来のメモリセルの８７％程度に
縮小することができることになる。

【００５４】次に、上記のように構成された第１の実施
例のＳＲＡＭの製造方法について、図５ないし図８に基
づいて説明する。

【００５５】本実施例のＳＡＲＭの製造工程において
は、まず、図５（ａ）を参照して、ＬＯＣＯＳ（ＬＯＣ
ａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法
によって、たとえば単結晶シリコンからなる半導体基板
１の主表面に素子分離領域２１を形成した後、その素子
分離領域２１で包囲される活性領域の半導体基板１表面
に、熱酸化によってゲート絶縁膜２を形成する。

【００５６】その後、図５（ｂ）を参照して、活性領域
の一部を開口したレジストマスク２２をパターニング形
成し、このレジストマスク２２をマスクとして、たとえ
ばリンや砒素などのｎ型不純物を半導体基板１表面に注
入することにより、ｎ型不純物拡散層６を形成する。次
に、図５（ｃ）を参照して、レジストマスク２２を除去
した後、半導体基板１の主表面上前面に第１の多結晶シ
リコン層を形成し、これをパターニングして、ｎ型不純
物拡散層６がＭＯＳ型電界効果トランジスタのソース領
域となる位置に、ドライバトランジスタＱ３のゲート電
極３を形成する。その後、図５（ｄ）を参照して、ゲー
ト電極３の側面および上面を包囲するように、絶縁膜２
３を形成する。

【００５７】次に、図６（ａ）を参照して、半導体基板
１主表面上全面に第２の多結晶シリコン層２５をたとえ
ばＣＶＤ法などによって形成し、その第２の多結晶シリ
コン層２５を、図６（ｂ）に示すようにパターニングす
る。その後、ゲート電極３，５および素子分離領域２１
をマスクとして、たとえばリンや砒素などのｎ型不純物
を注入して、ドライバトランジスタＱ３，Ｑ４のドレイ
ン領域となるｎ型不純物層７，７を形成する（図６
（ｃ））。その後、半導体基板１主表面上全面に、たと
えばＣＶＤ法などによって所定厚さのシリコン酸化膜な
どの絶縁膜を形成し、これに異方性エッチングを施し
て、ゲート電極３，５のそれぞれの側面に側壁絶縁膜２
６を形成する。

【００５８】その後、図７（ａ）を参照して、半導体基
板１主表面上全面にシリコン酸化膜７の絶縁膜をたとえ
ばＣＶＤ法によって形成し、これを平坦化する。その
後、絶縁膜８ａを、コンタクト１３を形成する領域上
に、異方性エッチングによってコンタクトホール１３ａ
を開口する（図７（ｂ））。その後、コンタクトホール
１３ａの内面を含む半導体基板１上全面に所定厚さの第
３の多結晶シリコン層を形成し、これをパターニングし
て、図７（ｃ）に示すように、コンタクト１３において
不純物拡散層７と接続される高抵抗負荷９を形成する。
なお、高抵抗負荷９の抵抗値の設定は、第３の多結晶シ
リコン層をパターニングした後に、導電性を付与するた
めの不純物の注入に際して、高抵抗にすべき部分をマス
クするなどして、その部分の不純物注入量を適宜設定す
ることによって行なわれる。

【００５９】次に、図８（ａ）を参照して、半導体基板
１上全面に、たとえばＣＶＤ法などによって絶縁膜８ｂ
を堆積させて、平坦化する。その後、図８（ｂ）を参照
して、絶縁膜８ｂの、コンタクト１４を形成する領域
に、コンタクトホール１４ａを開口し、その後、たとえ
ばスパッタリングなどにより、コンタクトホール１４ａ
を介してコンタクト１４において不純物拡散層７と電気
的に接続されるビット線１０を形成する（図８
（ｃ））。

【００６０】本実施例のＳＲＡＭは、以上のような製造
工程を経て形成されるため、互いに近接して配置される
ゲート電極３，５のそれぞれを、別々の多結晶シリコン
層のパターニングによって形成される。したがって、ゲ
ート電極３，５が近接する部分の間隔は、絶縁膜４の厚
さによって設定可能であり、しかも互いに確実に絶縁さ
れる。このように互いに近接するゲート電極の形成を、
たとえば上述した従来の製造工程にように、同一の多結
晶シリコン層のパターニングによって形成しようとする
と、両者の近接部における間隔は、パターニングにおい
て実現可能な最小加工寸法よりも大きくなる。また、パ
ターニングにおけるエッチング残渣などにより、隣合う
ゲート電極間が短絡してしまうというような問題点が生
じる。しかしながら、上記本実施例のような製造工程を
適用することにより、そのような問題点が解消し、たと
えば本実施例のＳＲＡＭのようにソース領域を共有する
２つのゲート電極を近接して形成することができるた
め、ＳＲＡＭのメモリセルの高密度化を図ることが可能
となる。

【００６１】次に、本発明の第２の実施例について、図
９ないし図１２に基づいて説明する。

【００６２】本実施例のＳＲＡＭは、上記第１の実施例
とほぼ同様の構造を有する高抵抗負荷型のＳＲＡＭであ
る。本実施例のＳＲＡＭが上記第１の実施例と異なるの
は、ドライバトランジスタＱ３，Ｑ５のソース領域を構
成する不純物拡散層６の上表面に、導電性薄膜６ａが形
成されている点である。この導電性薄膜は、たとえばコ
バルトサリサイド（ＣｏＳｉ₂ ）膜からなり、その厚さ
は、５００〜１０００Å程度が好ましい。このようなコ
バルトサリサイド膜を形成することにより、通常９０Ω
／μｍ² のシート抵抗を有するｎ型不純物拡散層が、
３．５Ω／μｍ²程度にまで低抵抗化が図られる。

【００６３】このような導電性金属薄膜は、図１０に示
すように、ｎ型不純物拡散層６上表面のみでなく、ｎ型
不純物拡散層７，７およびゲート電極３，５の上表面に
それぞれ導電性金属薄膜３ａ，５ａ，７ａを形成するこ
とによっても、これらの部分の低抵抗化が図られる。ゲ
ート電極３，５を構成する多結晶シリコン層の上表面に
上述したコバルトサリサイド膜を形成した場合には、多
結晶シリコン層単体で２８０Ω／μｍ² 程度のシート抵
抗を有したものが、やはり３．５Ω／μｍ² 程度にまで
低抵抗化が図られる。このような導電性金属薄膜は、コ
バルトサリサイド以外にも、白金やチタンなどを用いる
ことも可能であるが、コバルトに比べてその材料コスト
がより高くなるという問題がある。

【００６４】図９に示した導電性薄膜は、図１１を参照
して、ｎ型不純物拡散層６を形成したレジストマスク２
２をそのまま用いて、まずｎ型不純物拡散層の上表面の
絶縁膜２をエッチング除去して露出させた後、スパッタ
リングなどによって、露出したｎ型不純物拡散層表面に
５００〜１０００Å程度の厚さのコバルト膜を形成す
る。その後これを加熱して、コバルト膜と半導体基板１
のシリコンとを反応させて、コバルトサリサイド膜から
なる導電性金属薄膜６ａを形成する。

【００６５】また、図１０に示した構造は、図１２を参
照して、次のように形成される。まず半導体基板１の表
面上全面に酸化膜等の絶縁膜をＣＶＤ法などによって形
成した後、これに異方性エッチングを施して、ゲート電
極３，５の側壁に側壁絶縁膜２６を形成する。このと
き、ゲート電極３，５の上表面および不純物拡散層７が
形成される領域の半導体基板１表面を露出させる。この
状態でｎ型不純物を注入して、ｎ型不純物拡散層７，７
を形成した後、半導体基板１の上表面全面に、図１２
（ｂ）に示すように、コバルトの薄膜３１を形成する。
その後加熱を施して、ゲート電極３，４の多結晶シリコ
ンおよび半導体基板１のシリコンとコバルト膜３１とを
反応させて、未反応のコバルト膜を除去すると、図１２
（ｃ）に示すように、ゲート電極３，５の露出した上表
面および不純物拡散層７，７の露出した上表面に、５０
０〜１０００Å程度の厚さのコバルトサリサイド膜から
なる導電性金属薄膜３ａ，５ａ，７ａが形成される。

【００６６】このような方法により、比較的簡単な工程
で、所望の領域に導電性金属薄膜が自己整合的に形成さ
れる。

【００６７】次に、本発明の第３の実施例のＳＲＡＭの
構造について、図１３に基づいて説明する。本実施例の
ＳＲＡＭの構造が、上記第１の実施例と異なるのは、ド
ライバトランジスタＱ４のゲート電極５とワード線１１
との間隔δを広げて、ワード線１１をゲート電極５およ
びワード線１２と同じ第２の多結晶シリコン層のパター
ニングによって形成した点である。この場合、間隔δを
大きくした分だけ単位メモリセル当りの面積は大きくな
るが、アクセストランジスタＱ１，Ｑ２のそれぞれがゲ
ート電極となるワード線１１，１２を同一の多結晶シリ
コン層のパターニングによって形成することができると
いう利点がある。

【００６８】なお、ゲート電極５とワード線１１との間
隔を広げる代わりに、ゲート電極３とワード線１２との
間隔を広げて、ワード線１２をゲート電極３と同じ第１
の多結晶シリコン層のパターニングによって形成するこ
とによっても、ワード線１１，１２を同一の多結晶シリ
コン層のパターニングによって形成することが可能であ
る。

【００６９】次に、本発明の第４の実施例について、図
１４に基づいて説明する。本実施例が上記第１の実施例
と異なるのは、一対の高抵抗負荷９，９がＶｃｃ印加用
の導電配線９ａによって接続され、これらの高抵抗負荷
９，９およびＶｃｃ印加用の導電配線９ａが、第３の多
結晶シリコン層のパターニングによって一体的に形成さ
れている点である。

【００７０】このような構造を有することにより、高抵
抗負荷とＶｃｃ印加用の配線とが同一の層のパターニン
グによって形成されることが可能となり、Ｖｃｃ印加用
の導電配線を、アルミニウム配線層などによって別途形
成する必要がない。このような構造は、たとえば第３の
多結晶シリコン層を半導体基板１上全面に所定厚さで形
成した後、これをパターニングして、高抵抗負荷９，９
およびＶｃｃ印加用の導電配線９ａの形状を形成する。
その後、高抵抗負荷９，９となる部分をマスクによって
遮蔽した上で、リンや砒素などの不純物をドープして、
高抵抗負荷９，９に所望の高抵抗を与え、かつＶｃｃ印
加用の導電配線層９ａに所望の導電性を付与する。

【００７１】次に、本発明の第５の実施例について、図
１５に基づいて説明する。本実施例が上記第１の実施例
および第４の実施例と異なるのは、Ｖｃｃ印加用の導電
配線４１，４１を、第１のアルミニウム配線層のパター
ニングによって形成し、コンタクト１５，１５において
高抵抗負荷９，９と電気的に接続されている点である。
本実施例においては、ビット線１０，１０は、導電配線
４１よりも上方に形成される第２のアルミニウム配線層
のパターニングによって形成されている。

【００７２】次に、本発明の第６の実施例について図１
６に基づいて説明する。本実施例の高抵抗負荷型ＳＲＡ
Ｍにおいては、ワード線１１，１２が、一対のドライバ
トランジスタＱ３，Ｑ４のチャネル長方向、すなわち紙
面における縦方向に形成され、一対のビット線１０，１
０がそれに垂直の方向、すなわち、紙面における横方向
に延びるように形成されている。また高抵抗負荷９，９
にＶｃｃを印加するための導電配線４１も、ビット線１
０，１０に平行な方向に配されている。この構成によれ
ば、ビット線１０，１０とＶｃｃ印加用の導電配線４
１，４１とが、同一のアルミニウム配線層のパターニン
グによって形成することが可能である。また、ワード線
１１，１２が縦方向に延びているため、ドライバトラン
ジスタＱ３，Ｑ４のドレイン領域を構成する不純物拡散
領域７の外側の側面に、一対のアクセストランジスタＱ
１，Ｑ２を配置させることが可能となる。その結果、二
点鎖線で囲んだ長方形ｓの面積、すなわち単位メモリセ
ル当りの占める平面積は、横９１３μｍ×縦１０．５μ
ｍ＝９７．６５μｍ² となり、上記第１の実施例の場合
よりもさらに縮小される。

【００７３】次に、本発明の第７の実施例について、図
１７に基づいて説明する。本実施例の高抵抗負荷型ＳＲ
ＡＭにおいては、図１６に示した第６の実施例の構造に
加えて、縦方向にアルミニウムからなる導電配線層４２
が形成され、コンタクト１６において、一対のドライバ
トランジスタＱ３，Ｑ４の共通のソース領域となる不純
物拡散層６と電気的に接続されている。この導電配線層
４２にはＧＮＤレベルの電位が印加され、不純物拡散層
６の電位をＧＮＤレベルに安定して保つことが可能とな
る。この導電配線４２は、ビット線１０，１０および導
電配線４１，４１をパターニングする際に形成するアル
ミニウム配線層とは別のアルミニウム配線層をパターニ
ングすることによって形成される。

【００７４】次に、本発明の第８の実施例について、図
１８に基づいて説明する。本実施例の高抵抗負荷型ＳＲ
ＡＭにおいては、図１７に示した第７の実施例の構造に
おいて、ゲート電極３および５の角の一部を４５°の辺
で切り落としたものである。このような平面構造にする
ことにより、導電配線４１，４１，４２と不純物拡散層
６，７とのコンタクト１５，１６形成のためのマージン
を十分に確保することが可能となり、コンタクトホール
開口におけるパターニングがより容易になるという利点
がある。

【００７５】次に、本発明の第９の実施例について、図
１９および図２０に基づいて説明する。図１９は、本発
明をシングルビット線型の高抵抗負荷型ＳＲＡＭの等価
回路の一例を示している。シングルビット線型において
は、単位メモリセル当り１本のビット線がアクセストラ
ンジスタＱ１，Ｑ２のソースまたはドレイン領域に接続
されている。

【００７６】図２２は、シングルビット線型のＳＲＡＭ
の平面配置構造の一例を示している。本実施例は、１つ
のメモリセル当り、ビット線１０が１本となり、ドライ
バトランジスタＱ３，Ｑ４の共通ソース領域を構成する
不純物拡散層６は、ＧＮＤ電位を印加する導電配線４２
を、コンタクト１６を介して接続することが可能とな
る。

【００７７】本実施例のようなシングルビット線型のＳ
ＲＡＭの動作は、次の通りである。たとえばビット線１
０への入力がＬｏｗ電位で、ワード線１１への入力がＨ
ｉｇｈ電位であるとき、メモリノードとなるコンタクト
１３にＬｏｗがラッチされる。このときワード線１２は
Ｌｏｗとする。またワード線１１をＬｏｗとしてワード
線１２をＨｉｇｈとすると、メモリノードとなるワード
線１２側のコンタクト１３にＬｏｗがラッチされる。ビ
ット線１０の入力がＨｉｇｈの場合でも同様である。し
たがって、シングルビット線の場合には、ワード線１
１，１２には、異なる信号が入力される。

【００７８】次に、本発明の第１０の実施例について、
図２１に基づいて説明する。本実施例は、シングルビッ
ト線型のＳＲＡＭの他の例を示している。本実施例にお
いては、１本のビット線１０が紙面における横方向に配
置されており、また図１８に示した第８の実施例と比べ
ると、ビット線が１本減少しているため、ビット線を形
成するためのアルミニウム配線層のパターンに余裕がで
きる。

【００７９】本実施例においてはＧＮＤを印加するため
のアルミニウム配線である導電配線４２を縦方向に配置
しているが、ビット線が１本減少して余裕ができた領域
に、導電配線４２を横方向に形成することにより、ビッ
ト線１０と導電配線４２とを同一のアルミニウム配線層
のパターニングによって形成することが可能である。

【００８０】次に、本発明をＴＦＴ型ＳＲＡＭに適用し
た場合の、本発明の第１１実施例の構造およびその製造
方法について、図２２ないし図２４に基づいて説明す
る。図２２は、負荷素子として、上記第１ないし第１０
の実施例における高抵抗負荷の代わりにＴＦＴトランジ
スタＱ５，Ｑ６を用いた、ＴＦＴ型ＳＲＡＭの等価回路
を示している。このような等価回路を有するＳＲＡＭに
おいては、図１に示したＩＩ−ＩＩ断面の構造は、図２
３を参照して、上記第１の実施例における高抵抗負荷
９，９とほぼ同じ位置に、ＴＦＴのゲート電極３２，３
２と、チャネル領域３３，３３が形成される。その他の
構造については、上記第１の実施例の場合とほぼ同様で
ある。

【００８１】本実施例のＳＲＡＭの、図１におけるＩＩ
Ｉ−ＩＩＩ断面に対応する断面の構造は、図２４に示す
ようになっている。このように、本発明の考え方はＴＦ
Ｔを負荷素子として用いたＴＦＴ型ＳＲＡＭにも適用さ
れ、上記第１〜第１０の実施例の場合と同様に、単位メ
モリセル当りの占める平面積を縮小することが可能とな
り、ＳＲＡＭの集積化の向上を図ることができる。

【００８２】

【００８３】

【００８４】

【発明の効果】請求項１に記載の本発明の半導体集積回
路装置によれば、不純物拡散層を一対のドライバトラン
ジスタの共通ソース領域として適用することにより、一
対のドライバトランジスタを近接させて形成することが
可能となり、単位メモリセル当たりの占める平面積が縮
小し、メモリセルの高密度化が図られる。その結果、Ｓ
ＲＡＭを含む半導体集積回路装置の高集積化を図ること
が可能となる。

【００８５】請求項２に記載の本発明の半導体集積回路
装置によれば、一対のドライバトランジスタの共通ソー
ス領域あるいはゲート電極の導電配線としての低抵抗化
が図られるとともに、他の導電配線との接続おけるコン
タクト抵抗を低く抑えることができる。その結果、たと
えば共通ソース領域に接地電位を印加した場合の当該共
通ソース領域における電位をほぼ正確に接地電位に保つ
ことが可能となり、またたとえばビット線とドレイン領
域とのコンタクト抵抗などを低く抑えることが可能とな
り、ＳＲＡＭとしての種々のデバイス特性の向上を図る
ことがきでる。

【００８６】請求項３に記載の本発明の半導体集積回路
装置によれば、Ｖｃｃを供給する導電配線を、一対のビ
ット線と同一のアルミニウム層の同一工程でのパターニ
ングによって形成することが可能となるため、より少な
いアルミニウム層の形成回数で、所望の導電配線をパタ
ーニングすることができ、製造工程の効率化を絶縁した
構造を適用することができる。

【００８７】

【００８８】請求項４に記載の本発明の半導体集積回路
装置の製造方法によれば、不純物拡散層表面への導電性
金属薄膜の形成は、不純物拡散層の形成に用いたマスク
をそのまま用いて行なうため、導電性金属薄膜形成のた
めに特別にマスクを形成する必要がない。その結果、大
幅な工程の増加をきたすことなく、不純物拡散層表面へ
の導電性金属薄膜の形成を行なうことが可能な製造方法
を提供することができる。

【００８９】

【００９０】請求項５に記載の本発明の半導体集積回路
装置の製造方法によれば、導電性金属薄膜が金属薄膜の
サリサイド化反応を利用して自己整合的に形成されるた
め、比較的容易かつ確実に所望の導電性金属薄膜を形成
することができる。また、このようなサリサイド化反応
を生じさせる金属薄膜の材料として、たとえば、比較的
入手しやすいコバルトを用いて、極めて優れた導電性を
有するコバルトサリサイド膜からなる導電性金属薄膜を
形成することが可能となり、さらに優れた特性を有する
半導体集積回路装置の製造方法が提供される。

【図面の簡単な説明】

【図１】本発明の第１の実施例における高抵抗負荷型Ｓ
ＲＡＭの平面配置構造を示す図である。

【図２】図１におけるＩＩ−ＩＩ断面を示す図である。

【図３】図１におけるＩＩＩ−ＩＩＩ断面を示す図であ
る。

【図４】図１ないし図３に示した第１の実施例の高抵抗
負荷型ＳＲＡＭの等価回路を示す図である。

【図５】（ａ）ないし（ｄ）は、図１ないし図３に示し
た第１の実施例の高抵抗負荷型ＳＲＡＭの製造方法の第
１ないし第４工程を順次示す、図１のＩＩ−ＩＩ断面に
対応する断面の断面図である。

【図６】（ａ）ないし（ｄ）は、同第５ないし第８工程
を示す、図１のＩＩ−ＩＩ断面に対応する断面の断面図
である。

【図７】（ａ）ないし（ｃ）は、同第９ないし第１１工
程を示す、図１のＩＩＩ−ＩＩＩ断面に対応する断面の
断面図である。

【図８】同１２ないし１４工程を順次示す、図１におけ
るＩＩＩ−ＩＩＩ断面に対応する断面の断面図である。

【図９】本発明の第２の実施例における高抵抗負荷型Ｓ
ＲＡＭの、図１におけるＩＩ−ＩＩ断面に対応する断面
を示す断面図である。

【図１０】本発明の第２の実施例における高抵抗負荷型
ＳＲＡＭの変形例を示す、図９と同様の断面における断
面図である。

【図１１】図９に示した導電性金属薄膜６ａを形成する
方法を説明するための断面図である。

【図１２】（ａ）ないし（ｃ）は、図１０に示した導電
性金属薄膜３ａ，５ａ，７ａの形成方法を順次示す断面
図である。

【図１３】本発明の第３の実施例における高抵抗負荷型
ＳＲＡＭの平面配置構造を示す図である。

【図１４】本発明の第４の実施例における高抵抗負荷型
ＳＲＡＭの平面配置構造を示す図である。

【図１５】本発明の第５の実施例における高抵抗負荷型
ＳＲＡＭの平面配置構造を示す図である。

【図１６】本発明の第６の実施例における高抵抗負荷型
ＳＲＡＭの平面配置構造を示す図である。

【図１７】本発明の第７の実施例における高抵抗負荷型
ＳＲＡＭの平面配置構造を示す図である。

【図１８】本発明の第８の実施例における高抵抗負荷型
ＳＲＡＭの平面配置構造を示す図である。

【図１９】本発明の第９の実施例における高抵抗負荷型
ＳＲＡＭの等価回路を示す図である。

【図２０】図１９に等価回路を示した本発明の第９の実
施例における高抵抗負荷型ＳＲＡＭの平面配置構造を示
す図である。

【図２１】本発明の第１０の実施例における高抵抗負荷
型ＳＲＡＭの平面配置構造を示す図である。

【図２２】本発明の第１１の実施例におけるＴＦＴ型Ｓ
ＲＡＭの等価回路を示す図である。

【図２３】図２２に等価回路を示した本発明の第１１の
実施例におけるＴＦＴ型ＳＲＡＭの、図１におけるＩＩ
−ＩＩ断面に対応する断面の構造を示す断面図である。

【図２４】図２２に等価回路を示した本発明の第１１の
実施例におけるＴＦＴ型ＳＲＡＭの、図１におけるＩＩ
Ｉ−ＩＩＩ断面に対応する断面の構造を示す断面図であ
る。

【図２５】（ａ）は、従来のＣＭＯＳ型のＳＲＡＭの１
つのメモリセルを示す等価回路図、（ｂ）は（ａ）に示
されたＳＲＡＭのメモリセルの平面配置を模式的に示す
図、（ｃ）は（ａ）に示されたＳＲＡＭのメモリセルの
断面構造を模式的に示す図である。

【図２６】（ａ）は、従来の高抵抗負荷型のＳＲＡＭの
メモリセルの構成を示す等価回路図、（ｂ）は（ａ）に
示されたメモリセルの平面配置を模式的に示す図、
（ｃ）は（ａ）に示されたメモリセルの断面構造を模式
的に示す図である。

【図２７】（ａ）は、ＴＦＴ型ＳＲＡＭのメモリセル平
面配置を模式的に示す図、（ｂ）は（ａ）に示したメモ
リセルの断面構造を模式的に示す図である。

【図２８】従来のＴＦＴ型ＳＲＡＭのメモリセルにおけ
る上層部分のみの平面配置を示す図である。

【図２９】図２８のＸＸ−ＸＸ断面を示す断面図であ
る。

【図３０】従来の高抵抗負荷型ＳＲＡＭの平面配置構造
を示す図である。

【図３１】図３０におけるＸ−Ｘ断面を示す断面図であ
る。

【図３２】図３０におけるＹ−Ｙ断面を示す断面図であ
る。

【符号の説明】

１シリコン基板（半導体基板）２ゲート絶縁膜３，５ゲート電極４絶縁膜６，７不純物拡散層８層間絶縁層９高抵抗負荷１０ビット線１１，１２ワード線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8244 H01L 27/11

Claims

(57)【特許請求の範囲】

【請求項１】一対の負荷素子と、前記一対の負荷素子に接続され、該一対の負荷素子とと
もにフリップフロップ回路を構成する第１および第２の
ＭＯＳ型電界効果トランジスタと、前記第１および第２のＭＯＳ型電界効果トランジスタに
接続された、一対のアクセストランジスタと、を備えた、スタティック型半導体記憶装置を含む半導体
集積回路装置であって、前記第１のＭＯＳ型電界効果ト
ランジスタは、半導体基板の主表面上にゲート絶縁膜を介在させて形成
された所定の幅および厚さを有する第１のゲート電極
と、前記第１のゲート電極の下方のチャネル領域を両側から
挟む位置の半導体基板表面に形成された第１のソース領
域および第１のドレイン領域と、を含み、前記第２のＭＯＳ型電界効果トランジスタは、前記第１のゲート電極のソース領域側に、絶縁膜を介在
させて前記第１のゲート電極と隣接して形成された、所
定の幅および厚さを有する第２のゲート電極と、前記第２のゲート電極の下方のチャネル領域を両側から
挟む位置の半導体基板の主表面に形成された第２のソー
ス領域および第２のドレイン領域と、を含み、前記第２のゲート電極は、その第２のソース領域側の端
部が、前記第１のゲート電極のソース領域側の端部近傍
上に、絶縁膜を介在させて乗り上げることにより、その
一部が前記第１のゲート電極と平面的に重なる構造を有
し、前記第１のソース領域と前記第２のソース領域とは、前
記第１のゲート電極と前記第２のゲート電極とが近接す
る領域の直下の半導体基板の主表面に形成された共通の
不純物拡散層からなる、半導体集積回路装置。
【請求項２】前記共通の不純物拡散層、前記第１のド
レイン領域、前記第２のドレイン領域、前記第１のゲー
ト電極、および前記第２のゲート電極の少なくともいず
れかの上表面の所定の領域に、導電性金属薄膜を貼り付
けた構造を有する、請求項１記載の半導体集積回路装
置。
【請求項３】前記一対のアクセストランジスタの各々
には一対のワード線と一対のビット線が接続され、前記第１および第２のＭＯＳ型電界効果トランジスタが
それぞれ第１および第２のドライバトランジスタを構成
し、前記一対のワード線は、前記第１のドライバトランジス
タのチャネル長方向に平行な方向に、互いに平行に配列
され、前記一対のビット線は、前記第１のドライバトランジス
タのチャネル長方向に直交する方向に、互いに平行に配
列された、請求項１記載の半導体集積回路装置。
【請求項４】第１導電型の半導体基板の主表面上の所
定の領域に、第２導電型の不純物を注入して第２導電型
の不純物拡散層を形成する工程と、前記半導体基板の主表面上に、第１の絶縁膜を介在させ
て、所定の厚さの第１の導電体層を形成する工程と、前記第１の導電体層をパターニングして、所定幅の第１
の導電体を形成する工程と、前記第１の導電体の上面および側面を第２の絶縁膜で覆
う工程と、前記第１および第２の絶縁膜上に、所定厚さの第２の導
電体層を形成する工程と、前記第２の導電体層をパターニングして、前記第１の導
電体の上面上に一方の側面を有し、前記第１の導電体が
形成されていない領域の前記第１の絶縁膜上に他方の側
面を有する第２導電体を形成する工程と、前記不純物拡散層を形成する前記工程の後、当該不純物
拡散層の形成と同じマスクを用いて、前記不純物拡散層
の表面を露出させた上で、露出された当該不純物拡散層
表面上に導電性金属薄膜を形成する工程とを備えた、半
導体集積回路装置の製造方法。
【請求項５】第１導電型の半導体基板の主表面上の所
定の領域に、第２導電型の不純物を注入して第２導電型
の不純物拡散層を形成する工程と、前記半導体基板の主表面上に、第１の絶縁膜を介在させ
て、所定の厚さの第１の導電体層を形成する工程と、前記第１の導電体層をパターニングして、所定幅の第１
の導電体を形成する工程と、前記第１の導電体の上面および側面を第２の絶縁膜で覆
う工程と、前記第１および第２の絶縁膜上に、所定厚さの第２の導
電体層を形成する工程と、前記第２の導電体層をパターニングして、前記第１の導
電体の上面上に一方の側面を有し、前記第１の導電体が
形成されていない領域の前記第１の絶縁膜上に他方の側
面を有する第２導電体を形成する工程と、前記第２の導電体を形成する工程の後、前記第１および
第２の導電体の少なくともいずれかの表面上の所定の領
域に、導電性金属薄膜を形成する工程と備え、前記第１および第２の導電体が不純物をドープした多結
晶シリコンからなり、前記導電性金属薄膜を形成する工
程を前記半導体基板表面全面に金属薄膜を形成した後に
加熱し、該金属薄膜と前記第１および第２の導電体との
間でサリサイド反応を生じさせ、未反応の金属薄膜を除
去して、第１および第２の導電体の上表面に金属サリサ
イド膜を形成する工程を含む、半導体集積回路装置の製
造方法。