JPH06291281A - Ｓｒａｍメモリーセル構造及びその形成方法 - Google Patents
Ｓｒａｍメモリーセル構造及びその形成方法Info
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- JPH06291281A JPH06291281A JP5074847A JP7484793A JPH06291281A JP H06291281 A JPH06291281 A JP H06291281A JP 5074847 A JP5074847 A JP 5074847A JP 7484793 A JP7484793 A JP 7484793A JP H06291281 A JPH06291281 A JP H06291281A
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- memory cell
- insulating film
- sram memory
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Abstract
(57)【要約】
【目的】セル面積を縮小化すると共に拡散抵抗、容量の
増大を防止し得るＳＲＡＭメモリーセル構造及びその形
成方法を提供する。 【構成】基板２５上にワードトランジスタとドライバー
トランジスタを配し、負荷素子をその上層部に積層して
構成してなるＳＲＡＭメモリーセル構造において、セル
の略中央にワード線を配し、その両側に２つのドライバ
ートランジスタ８、９を配し、且つ前記ドライバートラ
ンジスタに信号を供給するコンタクトホール内に、ビッ
トコンタクト１２用の配線を多層構造配置してなる。
増大を防止し得るＳＲＡＭメモリーセル構造及びその形
成方法を提供する。 【構成】基板２５上にワードトランジスタとドライバー
トランジスタを配し、負荷素子をその上層部に積層して
構成してなるＳＲＡＭメモリーセル構造において、セル
の略中央にワード線を配し、その両側に２つのドライバ
ートランジスタ８、９を配し、且つ前記ドライバートラ
ンジスタに信号を供給するコンタクトホール内に、ビッ
トコンタクト１２用の配線を多層構造配置してなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭメモリーセル
構造及びその形成方法に係り、特にコンタクトホールの
面積を減少し、且つ信号伝達に伴う抵抗等を減少させた
ＳＲＡＭメモリーセル構造及びその形成方法に関する。
構造及びその形成方法に係り、特にコンタクトホールの
面積を減少し、且つ信号伝達に伴う抵抗等を減少させた
ＳＲＡＭメモリーセル構造及びその形成方法に関する。
【０００２】
【従来の技術】フリップフロップ回路を基本のメモリー
セルとするＭＯＳのスタティックＲＡＭ（ＳＲＡＭ）は
ダイナミック型に比較して高連であり、非破壊の読み出
しが可能である。
セルとするＭＯＳのスタティックＲＡＭ（ＳＲＡＭ）は
ダイナミック型に比較して高連であり、非破壊の読み出
しが可能である。
【０００３】図１０に一般的なＣＭＯＳ−ＳＲＡＭメモ
リーセル回路を示す。図１０に示すように、ＣＭＯＳ−
ＳＲＡＭメモリーセルでは同一チップ上にＰチャンネル
ＭＯＳトランジスタ（Ｔｒ）３及び４とＮチャンネルＭ
ＯＳトランジスタ（Ｔｒ）１、２、５及び６を形成して
メモリーを実現している。図１０のＮチャンネルＭＯＳ
Ｔｒ１及び６はワードＴｒであり、ＮチャンネルＭＯ
Ｓ Ｔｒ２及び５はドライバーＴｒであり、Ｐチャンネ
ルＴｒ３及び４は負荷Ｔｒである。
リーセル回路を示す。図１０に示すように、ＣＭＯＳ−
ＳＲＡＭメモリーセルでは同一チップ上にＰチャンネル
ＭＯＳトランジスタ（Ｔｒ）３及び４とＮチャンネルＭ
ＯＳトランジスタ（Ｔｒ）１、２、５及び６を形成して
メモリーを実現している。図１０のＮチャンネルＭＯＳ
Ｔｒ１及び６はワードＴｒであり、ＮチャンネルＭＯ
Ｓ Ｔｒ２及び５はドライバーＴｒであり、Ｐチャンネ
ルＴｒ３及び４は負荷Ｔｒである。
【０００４】従来のＳＲＡＭセル構造として、例えば薄
膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備
えた構造であるＴＦＴ負荷型ＳＲＡＭメモリーセル構造
が知られている。その構造の一例を図１１に示す。この
図はワードＴｒとドライバーＴｒのそれぞれのゲート電
極の配置と、それらのＴｒに関連した配線のコンタクト
の配置のみを示した。図１１において、ワード線（電
極）７が図１０のＴｒ１及び６に相当し、ドライバート
ランジスタ（電極）８及び９が図１０のＴｒ２及び５に
相当し、ワード線７に対して２つのドライバーＴｒ８及
び９が略平行に且つ点対称にレイアウトされているのが
特徴である。領域１０はワード線７と、ドライバー８及
び９とを絶縁分離する素子分離領域を示し、ノードコン
タクト１１から取り出される信号Ｓはワード線７を通過
し、電極８のコンタクトホール８ａ部の下の拡散層を経
由してビットコンタクト１２から取り出される。
膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備
えた構造であるＴＦＴ負荷型ＳＲＡＭメモリーセル構造
が知られている。その構造の一例を図１１に示す。この
図はワードＴｒとドライバーＴｒのそれぞれのゲート電
極の配置と、それらのＴｒに関連した配線のコンタクト
の配置のみを示した。図１１において、ワード線（電
極）７が図１０のＴｒ１及び６に相当し、ドライバート
ランジスタ（電極）８及び９が図１０のＴｒ２及び５に
相当し、ワード線７に対して２つのドライバーＴｒ８及
び９が略平行に且つ点対称にレイアウトされているのが
特徴である。領域１０はワード線７と、ドライバー８及
び９とを絶縁分離する素子分離領域を示し、ノードコン
タクト１１から取り出される信号Ｓはワード線７を通過
し、電極８のコンタクトホール８ａ部の下の拡散層を経
由してビットコンタクト１２から取り出される。
【０００５】
【発明が解決しようとする課題】図１１に示した従来の
ＴＦＴ負荷型のＳＲＡＭメモリーセル構造では、上述し
たようにノードコンタクト（記憶ノード）１１からビッ
トコンタクト１２に記憶情報の信号を伝達するために、
ドライバートランジスタ８の下の拡散層を通す必要があ
った。そのために抵抗、容量が大きくなり、しかも各ゲ
ート電圧に対する絶縁耐圧が保証しにくくなった。
ＴＦＴ負荷型のＳＲＡＭメモリーセル構造では、上述し
たようにノードコンタクト（記憶ノード）１１からビッ
トコンタクト１２に記憶情報の信号を伝達するために、
ドライバートランジスタ８の下の拡散層を通す必要があ
った。そのために抵抗、容量が大きくなり、しかも各ゲ
ート電圧に対する絶縁耐圧が保証しにくくなった。
【０００６】また、このようにドライバートランジスタ
８のゲートコンタクトとビットコンタクトとが隔離して
配置されていることは単位セルの面積の増長としての観
点で好ましくなかった。
８のゲートコンタクトとビットコンタクトとが隔離して
配置されていることは単位セルの面積の増長としての観
点で好ましくなかった。
【０００７】そこで本発明は上記課題を考慮して、単セ
ル面積を縮小化すると共に、拡散抵抗、容量の増大を防
止し得るＳＲＡＭメモリーセル構造及びその形成方法を
提供することを目的とする。
ル面積を縮小化すると共に、拡散抵抗、容量の増大を防
止し得るＳＲＡＭメモリーセル構造及びその形成方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題は本発明によれ
ば、基板上にワードトランジスタとドライバートランジ
スタを配し、負荷素子をその上層部に積層して構成して
なるＳＲＡＭメモリーセル構造において、セルの略中央
にワード線を配し、その両側に２つのドライバートラン
ジスタを配し、且つ前記ドライバートランジスタに信号
を供給するコンタクトホール内に、ビットコンタクト用
の配線を多層構造配置してなることを特徴とするＳＲＡ
Ｍメモリーセル構造によって解決される。
ば、基板上にワードトランジスタとドライバートランジ
スタを配し、負荷素子をその上層部に積層して構成して
なるＳＲＡＭメモリーセル構造において、セルの略中央
にワード線を配し、その両側に２つのドライバートラン
ジスタを配し、且つ前記ドライバートランジスタに信号
を供給するコンタクトホール内に、ビットコンタクト用
の配線を多層構造配置してなることを特徴とするＳＲＡ
Ｍメモリーセル構造によって解決される。
【０００９】更に上記課題は本発明によれば、ＳＲＡＭ
メモリーセル構造を形成する方法であって、シリコン基
板上に素子分離領域を形成した後、ドライバートランジ
スタ及びワードトランジスタのそれぞれのゲート電極を
形成する工程、全面に第１絶縁膜を形成する工程、該第
１絶縁膜上にＴＦＴ負荷素子ゲート電極を形成する工
程、全面に第２絶縁膜を形成する工程、該第２絶縁膜上
にＴＦＴ負荷素子活性領域を形成する工程、全面に第３
絶縁膜を形成した後、前記第３絶縁膜、前記ＴＦＴ負荷
素子活性領域、前記第２絶縁膜、前記ＴＦＴ負荷素子ゲ
ート電極、前記第１絶縁膜、前記ドライバートランジス
タのゲート電極及び前記素子分離領域の表面部を順次エ
ッチング除去して第１開口を形成する工程、前記第１開
口内壁面を含む全面に導電膜を形成した後、エッチバッ
クすることにより前記第１開口の内壁面に前記導電膜か
らなるサイドウォールを形成する工程、前面に第４絶縁
膜を形成した後、エッチングすることにより前記シリコ
ン基板に達する第２開口を前記第１開口内に形成する工
程、前記第２開口にコンタクトを形成する工程を含むこ
とを特徴とするＳＲＡＭメモリーセル構造の形成方法に
よって解決される。
メモリーセル構造を形成する方法であって、シリコン基
板上に素子分離領域を形成した後、ドライバートランジ
スタ及びワードトランジスタのそれぞれのゲート電極を
形成する工程、全面に第１絶縁膜を形成する工程、該第
１絶縁膜上にＴＦＴ負荷素子ゲート電極を形成する工
程、全面に第２絶縁膜を形成する工程、該第２絶縁膜上
にＴＦＴ負荷素子活性領域を形成する工程、全面に第３
絶縁膜を形成した後、前記第３絶縁膜、前記ＴＦＴ負荷
素子活性領域、前記第２絶縁膜、前記ＴＦＴ負荷素子ゲ
ート電極、前記第１絶縁膜、前記ドライバートランジス
タのゲート電極及び前記素子分離領域の表面部を順次エ
ッチング除去して第１開口を形成する工程、前記第１開
口内壁面を含む全面に導電膜を形成した後、エッチバッ
クすることにより前記第１開口の内壁面に前記導電膜か
らなるサイドウォールを形成する工程、前面に第４絶縁
膜を形成した後、エッチングすることにより前記シリコ
ン基板に達する第２開口を前記第１開口内に形成する工
程、前記第２開口にコンタクトを形成する工程を含むこ
とを特徴とするＳＲＡＭメモリーセル構造の形成方法に
よって解決される。
【００１０】
【作用】本発明によれば、ドライバートランジスタのゲ
ートコンタクトとビットコンタクト１２を多層構造にし
て同一位置で配置し、接続することができるため、信号
の伝達距離の減少に伴う抵抗、容量の減少が図られ、し
かも単位セル内の各種コンタクトホールが占める面積を
縮小することができる。
ートコンタクトとビットコンタクト１２を多層構造にし
て同一位置で配置し、接続することができるため、信号
の伝達距離の減少に伴う抵抗、容量の減少が図られ、し
かも単位セル内の各種コンタクトホールが占める面積を
縮小することができる。
【００１１】本発明では、２つのドライバートランジス
タ（ゲート電極）８、９はセル中央に対して略点対称配
置にすることがメモリーセルの設計上、形がそろい、し
かも読み出し書き込みのバランスの点からも有効であ
る。
タ（ゲート電極）８、９はセル中央に対して略点対称配
置にすることがメモリーセルの設計上、形がそろい、し
かも読み出し書き込みのバランスの点からも有効であ
る。
【００１２】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。
る。
【００１３】図１は本発明に係るＳＲＡＭメモリーセル
構造の一実施例パターン図を示す。図１において、従来
技術の図１１に示した要素と同一の要素は同一符号で示
す。
構造の一実施例パターン図を示す。図１において、従来
技術の図１１に示した要素と同一の要素は同一符号で示
す。
【００１４】図１に示すように、本発明のＳＲＡＭメモ
リーセル構造では、セル中央に配置されたワードトラン
ジスタ（ゲート電極）７がワード線であり、図１０のＴ
ｒ１及びＴｒ６に対応し、ゲート電極８及び９がドライ
バートランジスタであり、図１０のＴｒ２及びＴｒ５に
対応する。このドライバートランジスタ８、９はワード
トランジスタ７の中央（セル中心）に点対称に配置され
ている。
リーセル構造では、セル中央に配置されたワードトラン
ジスタ（ゲート電極）７がワード線であり、図１０のＴ
ｒ１及びＴｒ６に対応し、ゲート電極８及び９がドライ
バートランジスタであり、図１０のＴｒ２及びＴｒ５に
対応する。このドライバートランジスタ８、９はワード
トランジスタ７の中央（セル中心）に点対称に配置され
ている。
【００１５】領域１０がワード線７と、ドライバートラ
ンジスタ８、９を絶縁分離する素子分離領域である。こ
のＳＲＡＭメモリーセル構造では、ノードコンタクト１
１から取り出される記憶情報信号はワードトランジスタ
７を通過し、ゲート電極８のドライバートランジスタの
コンタクト部の下の拡散層を経由してビットコンタクト
１２から取り出すことができる。すなわち、本構造はコ
ンタクト１２が電極８のゲートコンタクトとビットコン
タクトを兼用した、構造としている。このようなゲート
コンタクトとビットコンタクトの兼用は同一位置配置を
可能とする多層構造により可能となり、この構造により
従来の拡散層を通してのコンタクトが不要となり、当然
のことながらそれに対応する面積が縮小されることにな
る。
ンジスタ８、９を絶縁分離する素子分離領域である。こ
のＳＲＡＭメモリーセル構造では、ノードコンタクト１
１から取り出される記憶情報信号はワードトランジスタ
７を通過し、ゲート電極８のドライバートランジスタの
コンタクト部の下の拡散層を経由してビットコンタクト
１２から取り出すことができる。すなわち、本構造はコ
ンタクト１２が電極８のゲートコンタクトとビットコン
タクトを兼用した、構造としている。このようなゲート
コンタクトとビットコンタクトの兼用は同一位置配置を
可能とする多層構造により可能となり、この構造により
従来の拡散層を通してのコンタクトが不要となり、当然
のことながらそれに対応する面積が縮小されることにな
る。
【００１６】以下、上記本発明のＳＲＡＭのメモリーセ
ルの形成方法を図１のＸ−Ｘ′工程断面図である図２及
び図３、そして図１のＹ−Ｙ′工程断面図である図４及
び図５を参照して説明する。図２（ａ）と図４（ａ）、
図２（ｂ）と図４（ｂ）、図２（ｃ）と図４（ｃ）そし
て図３（ａ）と図５（ａ）、図３（ｂ）と図５（ｂ）、
図３（ｃ）と図５（ｃ）がそれぞれ同一工程時点の断面
図となっている。
ルの形成方法を図１のＸ−Ｘ′工程断面図である図２及
び図３、そして図１のＹ−Ｙ′工程断面図である図４及
び図５を参照して説明する。図２（ａ）と図４（ａ）、
図２（ｂ）と図４（ｂ）、図２（ｃ）と図４（ｃ）そし
て図３（ａ）と図５（ａ）、図３（ｂ）と図５（ｂ）、
図３（ｃ）と図５（ｃ）がそれぞれ同一工程時点の断面
図となっている。
【００１７】まず、図２（ａ）及び図４（ａ）に示すよ
うに、シリコン基板２５上に熱酸化法により、ＳｉＯ2
からなる素子分離領域１０を形成した後、ＣＶＤ法を用
いて多結晶シリコン（ｐｏｌｙ−Ｓｉ）やそのシリサイ
ド（ｐｏｌｙ ｓｉｄｅ）を堆積し、所定形状にパター
ニングしてワードトランジスタ（Ｔｒ）のゲート電極７
及びドライバートランジスタ（Ｔｒ）のゲート電極８を
形成する。ワードＴｒのゲート電極７とドライバーＴｒ
のゲート電極８の間にＮ型、例えばＡｓイオンを注入
し、Ｎ-層３０を形成する。
うに、シリコン基板２５上に熱酸化法により、ＳｉＯ2
からなる素子分離領域１０を形成した後、ＣＶＤ法を用
いて多結晶シリコン（ｐｏｌｙ−Ｓｉ）やそのシリサイ
ド（ｐｏｌｙ ｓｉｄｅ）を堆積し、所定形状にパター
ニングしてワードトランジスタ（Ｔｒ）のゲート電極７
及びドライバートランジスタ（Ｔｒ）のゲート電極８を
形成する。ワードＴｒのゲート電極７とドライバーＴｒ
のゲート電極８の間にＮ型、例えばＡｓイオンを注入
し、Ｎ-層３０を形成する。
【００１８】次に図２（ｂ）及び図４（ｂ）に示すよう
に、全面にＳｉＯ2をＣＶＤ法により堆積させ、エッチ
バックすることにより、ゲート電極７の側壁及びゲート
電極８の側壁にそれぞれサイドウォール７ａ及び８ａを
形成した後、再びＮ型のＡｓイオンを注入し、ゲート電
極７と８の側壁間にＮ+層３１を形成する。このように
して、一般的なＬＤＤ形成工程及びソース・ドレインを
形成する。その後、再度全面にＣＶＤ法によりＳｉＯ2
等からなる第１絶縁膜１５ａを形成して、平坦化を行
い、次にＣＶＤ法により約４０ｎｍの厚さのｐｏｌｙ−
Ｓｉあるいはそのシリサイド（２−ｐｏｌｙ）を堆積さ
せ、パターニングすることにより、ＴＦＴのゲート１６
を形成する。この状態のセルパターンを図６に示す。
に、全面にＳｉＯ2をＣＶＤ法により堆積させ、エッチ
バックすることにより、ゲート電極７の側壁及びゲート
電極８の側壁にそれぞれサイドウォール７ａ及び８ａを
形成した後、再びＮ型のＡｓイオンを注入し、ゲート電
極７と８の側壁間にＮ+層３１を形成する。このように
して、一般的なＬＤＤ形成工程及びソース・ドレインを
形成する。その後、再度全面にＣＶＤ法によりＳｉＯ2
等からなる第１絶縁膜１５ａを形成して、平坦化を行
い、次にＣＶＤ法により約４０ｎｍの厚さのｐｏｌｙ−
Ｓｉあるいはそのシリサイド（２−ｐｏｌｙ）を堆積さ
せ、パターニングすることにより、ＴＦＴのゲート１６
を形成する。この状態のセルパターンを図６に示す。
【００１９】次に、図２（ｃ）及び図４（ｃ）に示すよ
うに、第２絶縁膜１５ｂをＣＶＤ法により形成した後、
ＣＶＤ法により約４０ｎｍの厚さのｐｏｌｙ−Ｓｉ、あ
るいはそのシリサイド（３−ｐｏｌｙ）を堆積させ、パ
ターニングすることによりＰＭＯＳ ＴＦＴ Ｔｒの活性
（Active）領域１７を形成し（その時のパターンである
図７参照）、その上に第３絶縁膜１５ｃを同様にＣＶＤ
法により形成する。
うに、第２絶縁膜１５ｂをＣＶＤ法により形成した後、
ＣＶＤ法により約４０ｎｍの厚さのｐｏｌｙ−Ｓｉ、あ
るいはそのシリサイド（３−ｐｏｌｙ）を堆積させ、パ
ターニングすることによりＰＭＯＳ ＴＦＴ Ｔｒの活性
（Active）領域１７を形成し（その時のパターンである
図７参照）、その上に第３絶縁膜１５ｃを同様にＣＶＤ
法により形成する。
【００２０】この活性領域１７は、ＴＦＴのソース・ド
レイン及びチャネル、またＶｄｄラインとして用いる。
次に、Ｖｓｓコンタクトホール１３を開口し、選択タン
グステン等の一般的な埋め込み技術を用いてコンタクト
１３を埋め込んだ後、図３（ａ）及び図５（ａ）に示す
ように、コンタクトホール１２を異方性エッチング、例
えばＲＩＥにより開口する。このとき、エッチングはシ
リコン基板上の酸化膜でストップされるような条件を制
御しておく。さらにその後、Ｖｓｓ層用の導電膜１９を
ドープトｐｏｌｙ−Ｓｉ等により積層する。
レイン及びチャネル、またＶｄｄラインとして用いる。
次に、Ｖｓｓコンタクトホール１３を開口し、選択タン
グステン等の一般的な埋め込み技術を用いてコンタクト
１３を埋め込んだ後、図３（ａ）及び図５（ａ）に示す
ように、コンタクトホール１２を異方性エッチング、例
えばＲＩＥにより開口する。このとき、エッチングはシ
リコン基板上の酸化膜でストップされるような条件を制
御しておく。さらにその後、Ｖｓｓ層用の導電膜１９を
ドープトｐｏｌｙ−Ｓｉ等により積層する。
【００２１】次に、パターン図８で示したように、Ｖｓ
ｓ用導電膜パターン１９ａを形成し、図３（ｂ）及び図
５（ｂ）に示すように異方性エッチングを行なうことに
より、コンタクト側壁にゲート電極８とＴＦＴのゲート
１６とＴＦＴのActive領域１７とを接続する導電性サイ
ドウォール領域２０を形成する。
ｓ用導電膜パターン１９ａを形成し、図３（ｂ）及び図
５（ｂ）に示すように異方性エッチングを行なうことに
より、コンタクト側壁にゲート電極８とＴＦＴのゲート
１６とＴＦＴのActive領域１７とを接続する導電性サイ
ドウォール領域２０を形成する。
【００２２】さらに図３（ｃ）及び図５（ｃ）に示すよ
うに、第４絶縁膜１５ｄを積層し、異方性エッチングに
よりコンタクト１２の底部をシリコン基板２５表面層ま
で開口する。そして、ふたたび一般的なコンタクト埋め
込み技術例えばタングステン（Ｗ）プラグを応用するこ
とにより、コンタクト１２を埋め込み、導電層を形成し
てビット線２１とする（平面図９参照）。このようにし
てＳＲＡＭメモリーセル構造が完成する。もちろん、埋
め込み前にコンタクト部の拡散層への電気的接続のため
に、リン（Ｐ）などを用いて補償インプラを施してもよ
い。
うに、第４絶縁膜１５ｄを積層し、異方性エッチングに
よりコンタクト１２の底部をシリコン基板２５表面層ま
で開口する。そして、ふたたび一般的なコンタクト埋め
込み技術例えばタングステン（Ｗ）プラグを応用するこ
とにより、コンタクト１２を埋め込み、導電層を形成し
てビット線２１とする（平面図９参照）。このようにし
てＳＲＡＭメモリーセル構造が完成する。もちろん、埋
め込み前にコンタクト部の拡散層への電気的接続のため
に、リン（Ｐ）などを用いて補償インプラを施してもよ
い。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ドライバートランジスタのゲートコンタクトとビットコ
ンタクトを同一の位置に多層構造でレイアウトすること
が可能となる。そのため、単位セル内の各種コンタクト
ホールがＳＲＡＭメモリーセル内で占める面積を減少さ
せることができるので、余裕のあるセルデザインを施す
ことができる。また拡散層を通して信号を伝達すること
に伴う抵抗、容量等の増大等の不具合を回避することが
できる。
ドライバートランジスタのゲートコンタクトとビットコ
ンタクトを同一の位置に多層構造でレイアウトすること
が可能となる。そのため、単位セル内の各種コンタクト
ホールがＳＲＡＭメモリーセル内で占める面積を減少さ
せることができるので、余裕のあるセルデザインを施す
ことができる。また拡散層を通して信号を伝達すること
に伴う抵抗、容量等の増大等の不具合を回避することが
できる。
【図１】本発明に係るＳＲＡＭメモリーセル構造の一実
施例パターン図である。
施例パターン図である。
【図２】図１のＳＲＡＭメモリーセル構造の形成工程Ｘ
−Ｘ′断面図（Ｉ）である。
−Ｘ′断面図（Ｉ）である。
【図３】図１のＳＲＡＭメモリーセル構造の形成工程Ｘ
−Ｘ′断面図（II）である。
−Ｘ′断面図（II）である。
【図４】図１のＳＲＡＭメモリーセル構造の形成工程Ｙ
−Ｙ′断面図（Ｉ）である。
−Ｙ′断面図（Ｉ）である。
【図５】図１のＳＲＡＭメモリーセル構造の形成工程Ｙ
−Ｙ′断面図（II）である。
−Ｙ′断面図（II）である。
【図６】ＴＦＴゲート電極形成後のパターン図である。
【図７】ＴＦＴの活性領域形成後のパターン図である。
【図８】Ｖｓｓ用導電膜パターン形成後のパターン図で
ある。
ある。
【図９】ビット線形成後のパターン図である。
【図１０】一般的なＣＭＯＳ ＳＲＡＭメモリーセル回
路図である。
路図である。
【図１１】従来のＳＲＡＭメモリーセル構造の一例を示
すパターン図である。
すパターン図である。
１，６ ワードトランジスタ（ゲート電極） ２，５ ドライバートランジスタ（ゲート電極） ３，４ 負荷トランジスタ ７ ワード線（ワードトランジスタゲート電極） ８，９ ドライバートランジスタ １０ 素子分離領域 １１ ノードコンタクト １２ ビットコンタクト １３ Ｖｓｓコンタクト １５ａ 第１絶縁膜 １５ｂ 第２絶縁膜 １５ｃ 第３絶縁膜 １５ｄ 第４絶縁膜 １７ ＴＦＴの活性領域 １９ 導電層（Ｖｓｓ層用） ２０ 導電性サイドウォール ２１ ビット線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月１４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (3)
- 【請求項１】 基板上にワードトランジスタとドライバ
ートランジスタを配し、負荷素子をその上層部に積層し
て構成してなるＳＲＡＭメモリーセル構造において、 セルの略中央にワード線を配し、その両側に２つのドラ
イバートランジスタを配し、且つ前記ドライバートラン
ジスタに信号を供給するコンタクトホール内に、ビット
コンタクト用の配線を多層構造配置してなることを特徴
とするＳＲＡＭメモリーセル構造。 - 【請求項２】 前記２つのドライバートランジスタが、
セル中央に対し略点対称に配されてなることを特徴とす
る請求項１記載のＳＲＡＭメモリーセル構造。 - 【請求項３】 ＳＲＡＭメモリーセル構造を形成する方
法であって、シリコン基板上に素子分離領域を形成した
後、ドライバートランジスタ及びワードトランジスタの
それぞれのゲート電極を形成する工程、 全面に第１絶縁膜を形成する工程、 該第１絶縁膜上にＴＦＴ負荷素子ゲート電極を形成する
工程、 全面に第２絶縁膜を形成する工程、 該第２絶縁膜上にＴＦＴ負荷素子活性領域を形成する工
程、 全面に第３絶縁膜を形成した後、前記第３絶縁膜、前記
ＴＦＴ負荷素子活性領域、前記第２絶縁膜、前記ＴＦＴ
負荷素子ゲート電極、前記第１絶縁膜、前記ドライバー
トランジスタのゲート電極及び前記素子分離領域の表面
部を順次エッチング除去して第１開口を形成する工程、 前記第１開口内壁面を含む全面に導電膜を形成した後、
エッチバックすることにより前記第１開口の内壁面に前
記導電膜からなるサイドウォールを形成する工程、 前面に第４絶縁膜を形成した後、エッチングすることに
より前記シリコン基板に達する第２開口を前記第１開口
内に形成する工程、 前記第２開口にコンタクトを形成する工程を含むことを
特徴とするＳＲＡＭメモリーセル構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5074847A JPH06291281A (ja) | 1993-03-31 | 1993-03-31 | Ｓｒａｍメモリーセル構造及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5074847A JPH06291281A (ja) | 1993-03-31 | 1993-03-31 | Ｓｒａｍメモリーセル構造及びその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291281A true JPH06291281A (ja) | 1994-10-18 |
Family
ID=13559123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5074847A Pending JPH06291281A (ja) | 1993-03-31 | 1993-03-31 | Ｓｒａｍメモリーセル構造及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291281A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319800B1 (en) | 1996-07-31 | 2001-11-20 | Micron Technology, Inc. | Static memory cell |
| US6384454B2 (en) | 1997-05-12 | 2002-05-07 | Micron Technology, Inc. | Process for manufacturing integrated circuit SRAM |
| US6936878B2 (en) | 2003-02-04 | 2005-08-30 | Renesas Technology Corp. | Semiconductor memory device with reduced memory cell area |
| JP2017005281A (ja) * | 1999-05-12 | 2017-01-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
-
1993
- 1993-03-31 JP JP5074847A patent/JPH06291281A/ja active Pending
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| US9646678B2 (en) | 1999-05-12 | 2017-05-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US9985038B2 (en) | 1999-05-12 | 2018-05-29 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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| KR100805434B1 (ko) * | 2003-02-04 | 2008-02-20 | 가부시끼가이샤 르네사스 테크놀로지 | 리프레시 동작이 불필요하고 메모리셀의 점유 면적이 작은 반도체 기억 장치 |
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