KR19990087994A - 반도체장치및그의제조방법 - Google Patents

반도체장치및그의제조방법 Download PDF

Info

Publication number
KR19990087994A
KR19990087994A KR1019990015567A KR19990015567A KR19990087994A KR 19990087994 A KR19990087994 A KR 19990087994A KR 1019990015567 A KR1019990015567 A KR 1019990015567A KR 19990015567 A KR19990015567 A KR 19990015567A KR 19990087994 A KR19990087994 A KR 19990087994A
Authority
KR
South Korea
Prior art keywords
conductive layer
polycrystalline silicon
interlayer insulating
insulating film
load resistance
Prior art date
Application number
KR1019990015567A
Other languages
English (en)
Other versions
KR100312144B1 (ko
Inventor
나쯔메히데따까
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990087994A publication Critical patent/KR19990087994A/ko
Application granted granted Critical
Publication of KR100312144B1 publication Critical patent/KR100312144B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

SRAM 셀은 반도체 장치내에 형성된다. 금속 산화물 반도체 전계 효과 트랜지스터는 SRAM 셀내에 형성된다. 층간 절연막은 금속 산화물 반도체 전계 효과 트랜지스터상에 형성된다. 부하 저항 도전층은 층간 절연막상에 형성된다. 또한, 금속 산화물 반도체 전계 효과 트랜지스터의 게이트 전극을 부하 저항 도전층에 접속시키는 배선 도전층이 제공된다. 배선 도전층의 저항은 부하 저항 도전층의 저항보다 낮다. 측벽은 부하 저항 도전층과 배선 도전층 사이에 형성된다.

Description

반도체 장치 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 높은 신뢰성을 보증할 수 있는 SRAM(Static Random Access Memory) 셀을 가진 반도체 장치 및 그의 제조 방법에 관한 것이다.
SRAM의 칩 점유 면적을 줄이기 위한 방법으로서는, 부하 저항(저항 소자)을 고저항을 가진 다결정 실리콘 막에 의해 구성하는 방법이 있다. 이러한 SRAM 셀은 고저항성 다결정 실리콘 부하 저항형 저항이라고 불리운다. 고저항성 다결정 실리콘 막으로 구성되는 저항 소자는 SRAM 셀을 구성하는 MOS 트랜지스터의 상부층 상에 적층된다. 이렇게 함으로써, SRAM 셀에 의한 점유 면적이 감소된다.
도 1은 SRAM 셀의 구성을 도시한 등가 회로이다. SRAM 셀에 있어서, 전원(Vcc)과 접지 전위(Vss) 사이에는 플립-플롭이 접속된다. 이 플립-플롭은 구동 트랜지스터(Tr1 및 Tr2), 부하 저항(R1 및 R2) 및 교차 배선으로 구성된다. 부하 저항(R1)의 한 단자와, 구동 트랜지스터(Tr1)의 한 터미널과, 구동 트랜지스터(Tr2)의 게이트간의 접속점은 기억 노드(Q1)로서의 역할을 한다. 이와 유사하게, 부하 저항(R2)의 한 단자와, 구동 트랜지스터(Tr2)의 한 단자와, 구동 트랜지스터(Tr1)의 게이트간의 접속점은 기억 노드(Q2)로서의 역할을 한다. 데이터가 SRAM 셀에 보유되는 경우, 데이터 “하이(High)” 및 데이터 “로우(Low)”는 각 기억 노드에 저장된다.
액세스 트랜지스터(Tr3)의 한 단자는 기억 노드(Q1)에 접속되고 액세스 트랜지스터(Tr4)의 한 단자는 기억 노드(Q2)에 접속된다. 워드 라인(WL)은 액세스 트랜지스터(Tr3, Tr4)의 게이트에 접속된다. 비트 라인(BL1)은 액세스 트랜지스터(Tr3)의 다른 단자에 접속되고 비트 라인(BL2)은 액세스 트랜지스터(Tr4)의 다른 단자에 접속된다.
전원(Vcc)의 공급 부분의 저항치, 기억 노드(Q1)와 구동 트랜지스터(Tr2)간의 교차 배선의 저항치, 기억 노드(Q2)와 구동 트랜지스터(Tr1)간의 교차 배선의 저항치는 다음과 같은 이유에서 대략 수 ㏀/sq 이하로 설정하여 높은 신뢰성을 보증하는 것이 바람직하다. 교차 배선들의 저항치가 상기한 저항치를 초과하는 경우, 데이터 전달이 메모리 셀의 데이터 반전 중에 지연되며 메모리 셀의 안정적인 고속 동작이 방해된다.
한편, 부항 저항(R1 및 R2)의 저항치로서는 대략 수 GΩ 내지 TΩ이 요구되는데, 이는 SRAM 셀의 전력 소모가 적을 것이 요구되기 때문이다. 예를 들어, 데이터 “하이”가 기억 노드(Q1)에 저장되는 경우, 구동 트랜지스터(Tr2)는 온(ON) 상태로 세팅되어 전원(Vcc)으로부터 부하 저항(R2) 및 구동 트랜지스터(Tr2)를 통해 접지 전위(Vss)로 전류가 흐른다. 이 시점에서, 부하 저항(R2)의 저항치가 요구되는 저항치보다 작으면, 전원(Vcc)으로부터 접지 전위(Vss)로 과잉 전류가 대기 전류로서 흘러, SRAM의 전력 소모가 증대된다. 데이터 “하이”가 기억 노드(Q2)에 저장되는 경우에도 유사한 동작이 수행된다. 이러한 이유에서, 부하 저항(R1 및 R2)은 상당히 큰 저항치를 요구한다.
고저항성 다결정 실리콘 부하 저항형 셀은 예를 들어, 일본 공개 특허 제9-219494호에 개시되고 있다. 도 2는 일본 공개 특허 제9-219494호에서 설명되고 있는 통상적인 반도체 장치의 단면도이다.
소자 절연 영역으로서 작용하는 필드 산화막(202)은 반도체 기판(201)의 표면에 형성된다. 게이트 산화막(203)은 반도체 기판(201)상에 형성된다. 필드 산화막(202) 및 게이트 산화막(203)은 설명의 편의상 동일한 층으로서 도시한다. 채널 영역은 게이트 산화막(203) 아래에 있는 반도체 기판(201)의 표면에 형성된다. 소스-드레인 영역(도시 안함)은 채널 영역의 양측 부분에 형성된다. 게이트 전극(204)은 게이트 산화막(203)상에 형성된다. 게이트 전극(204), 게이트 산화막(203), 채널 영역 및 소스-드레인 영역을 가진 드라이버 MOS 트랜지스터가 형성된다.
또한, 반도체 기판(201)의 표면에서 게이트 전극(204)이 형성되지 않은 소정 영역에는 액세스 MOS 트랜지스터의 소스-드레인 영역 중 하나인 N+확산층(207)이 선택적으로 형성된다. 이 결과적인 구조물의 전체 표면상에는 내부에 공통 콘택 홀(209)이 제공되는 층간 절연막(208)이 형성된다. 공통 콘택 홀(209)은 SRAM 셀의 기억 노드들 중의 어떤 것에 대응하는 영역내에 형성된다. 패드 다결정 실리콘 층(210)은 공통 콘택 홀(209)내에 또한 층간 절연막(208)상에 선택적으로 형성된다. 패드 다결정 실리콘 층(210)은 저저항성 다결정 실리콘 막에 의해서 형성된다. 패드 다결정 실리콘 층(210)은 기억 노드 및 이 기억 노드와 그에 접속된 구동 트랜지스터간의 교차 배선에 대응하는 영역내에 형성된다. 저항성 다결정 실리콘 층(212)은 패드 다결정 실리콘 층(210) 및 층간 절연막(208)상에 선택적으로 형성된다. 저항성 다결정 실리콘 층(212)은 고저항성 다결정 실리콘 막으로 형성된다. 저항성 다결정 실리콘 층(212)은 MOS 트랜지스터 상에 형성된 저항 소자 즉 부하 저항에 대응하는 영역 내에 형성된다.
저항성 다결정 실리콘 층(212)의 일부분은 고저항성 부하 저항으로서 작용하는 MOS 트랜지스터상의 층간 절연막(208)상에 직접적으로 형성되는데, 이 부분의 길이를 저항 길이라고 한다. 저항 길이가 증대되면, SRAM 셀내의 부하 저항의 저항치가 증대된다.
SRAM 셀은 다음과 같은 방식으로 제조된다. 도 3a 내지 도 3f는 통상의 반도체 장치를 제조하는 방법의 공정 단계들을 순차적으로 도시한 단면도이다.
도 3a에 도시한 바와 같이, 먼저 반도체 기판(201)의 표면에 소자 분리 영역으로서 작용하는 필드 산화막(실리콘 산화막)(202)을 형성한다. 그 다음, 실리콘 산화막 및 텅스텐 폴리사이드(polycide) 막을 순차적으로 적층한다. 다음, 이들 막을 패터닝하여 게이트 산화막(203) 및 게이트 전극(204)을 형성한다. 다음, 반도체 기판(201)의 표면에 액세스 트랜지스터의 불순물 확산층으로서 작용하는 N+확산층(207)을 선택적으로 형성한다. 이때, 드라이버 트랜지스터의 소스-드레인 영역(미 도시됨)이 형성된다.
다음, 도 3b에 도시한 바와 같이, 그 결과적인 구조물의 전체 표면상에 층간 절연막(208)을 형성하고, 층간 절연막(208) 상에 레지스트(241)에 의해서 콘택 홀의 개방을 위한 마스크를 형성한다. 다음, 층간 절연막(208)내에 공통 콘택 홀(209)을 형성한 후 레지스트(241)를 제거한다.
다음, 도 3c에 도시한 바와 같이, 그 결과적인 구조물의 전체 표면상에 저저항성 다결정 실리콘 막으로 구성된 패드 다결정 실리콘 층(210)을 형성한다. 다음, 패드 다결정 실리콘 층(210)상에 사전 설정된 형상을 가진 저항(242)을 형성한다. 일반적으로, 패드 다결정 실리콘 층(210)내에는 그의 저항 감소를 위해 고농도의 불순물을 주입한다.
다음, 패드 다결정 실리콘 층(210)을 레지스트(242)를 패터닝 마스크로서 사용하는 것에 의해 에칭한다. 다음, 도 3d에 도시한 바와 같이, 레지스트(242)를 제거한다.
다음, 도 3e에 도시한 바와 같이, 고저항성 다결정 실리콘 막으로 구성된 저항성 다결정 실리콘 층(212)을 형성한 후, 저항성 다결정 실리콘 층(212)상에 사전설정된 형상을 가진 저항(243)을 형성한다.
다음, 저항성 다결정 실리콘 층(212)의 단부를 레지스트(243)를 마스크로서 사용하는 것에 의해 에칭한다. 결국, 이들 공정 단계를 통해, 도 3f로 도시한 바와 같이, 도 2에 도시한 구조를 가진 SRAM 셀이 얻어질 수 있다.
그러나, 패드 다결정 실리콘 층(210)내에 그의 저항성 감소를 위해 고농도의 불순물을 주입하기 때문에, 패드 다결정 실리콘 층(210)내에 주입된 불순물이 그 패드 다결정 실리콘 층(210)과 접촉 상태에 있는 저항성 다결정 실리콘 층(212)의 부분내로 확산되는 경향이 있다. 도 4는 통상적인 반도체 장치에 있어서의 불순물 확산을 도시한 단면도이다. 도 4에 도시한 바와 같이, 불순물은 패드 다결정 실리콘 층(210)으로부터 저항성 다결정 실리콘 층내로 확산된다.
고저항의 보증을 위해, 저항성 다결정 실리콘 층(212)내에 주입되는 불순물의 양을 패드 다결정 실리콘 층(210)내에 주입되는 불순물의 양보다 상당히 작게 하므로, 저항성 다결정 실리콘 층(212)내의 고저항성 부분은 패드 다결정 실리콘 층(210)의 상면 및 측면으로부터 확산되는 불순물에 의해서 단락된다. 그 결과, 도 4에 도시한 바와 같이, 저항 길이(L1)를 원래대로 유지하더라도, 실제로는 저항 길이(L2)가 얻어진다. 더욱 구체적으로 말해서, 저항 길이가 예측 길이보다 짧게 된다.
그러므로, 전술한 종래 기술의 SRAM 셀에 있어서는, 부하 저항의 저항이 원하는 것보다 작아지므로, 전력 소모 감소면에서의 문제점에 봉착하게 된다.
다른 형상을 가진 공통 콘택 홀을 내부에 형성한 반도체 장치가 있다. 도 5는 공통 콘택 홀의 개방 부분이 확산층 바로 위에 위치하는 통상적인 반도체 장치의 단면도이다. 이 통상적인 반도체 장치에 있어서는, 상술한 반도체 장치에서와 같이, 반도체 기판(301), 필드 산화막(302), 게이트 산화막(303), 게이트 전극(304), N+확산층(307), 층간 절연막(308), 패드 다결정 실리콘 층(310) 및 저항성 다결정 실리콘 층(312)이 제공된다. 층간 절연막(308)내에 제공된 공통 콘택 홀(309)에 있어서, 개방 부분의 하단부는 N+확산층(307) 바로 위에 위치한다.
상술한 바와 같이 구성된 통상적인 반도체 장치에서도, 마찬가지로, 불순물이 패드 다결정 실리콘 층(310)의 상면 및 측면으로부터 저항성 다결정 실리콘 층(312)내로 확산된다. 따라서, 불순물의 확산으로 인해, 저항성 다결정 실리콘 층(312)내의 고저항 부분이 원래의 고저항 부분보다 짧아지는 단점이 있다.
이 실시예에 따른 통상적인 반도체 장치는 또한 제조상의 문제점을 갖는다. 예를 들어, 공통 콘택 홀(309)에 대한 정렬 에러가 저항성 다결정 실리콘 층(312)의 패터닝에 사용되는 레지스트에서 생기면, 반도체 기판(301)이 에칭될 수도 있게 된다.
도 6은 정렬 에러로 인해서 야기되는 불편함을 도시한 단면도이다. 예를 들어, 레지스트(313)를 도 6에 도시한 에러 위치 근방에 형성한다고 가정하면, 그 레지스트(313)를 마스크로서 사용하여 에칭을 수행하는 경우, 저항성 다결정 실리콘 층(312) 및 패드 다결정 실리콘 층(310)이 레지스트(313)의 일측면에 따른 공통 콘택 홀(309)내에서 에칭된다. 일반적으로 알려져 있듯이, 에칭을 수행하는 경우, 공정상의 변동을 고려하여 오버-에칭을 수행한다.
이러한 이유때문에, 레지스트(313)의 정렬 에러가 생기는 경우, 도 6에 도시한 바와 같이, 반도체 기판(301)이 오버-에칭에 의해서 에칭된다. 공통 콘택 홀(309) 바로 아래에 있는 반도체 기판(301)이 에칭되는 때, 그 에칭되는 부분 근방에 있는 부분은 SRAM 셀의 기억 노드에 대응하므로, 기판 등의 손상에 의해서 누설이 야기되어, 저장된 데이터가 파괴되는 심각한 문제에 봉착하게 된다. 따라서, 이러한 경우, 수율이 감소된다.
따라서, 본 발명의 목적은 부하 저항에 대해 충분한 저항치를 보증할 수 있으며 양호하게는 수율 감소를 방지할 수 있는 SRAM 셀을 가진 반도체 장치 및 그의 제조 방법을 제공하고자 하는 것이다.
본 발명의 일 실시예에 따르면, 반도체 장치는 스태틱 랜덤 액세스 메모리(Static Random Access Memory: SRAM) 셀을 포함한다. 스태틱 랜덤 액세스 메모리 셀은 금속 산화물 반도체 전계 효과 트랜지스터와, 금속 산화물 반도체 전계 효과 트랜지스터상에 형성된 층간 절연막과, 층간 절연막상에 형성된 부하 저항 도전층과, 금속 산화물 반도체 전계 효과 트랜지스터의 게이트 전극을 부하 저항 도전층에 연결하는 배선 도전층과, 부하 저항 도전층과 배선 도전층 사이에 형성된 측벽을 포함할 수도 있다. 배선 도전층의 저항은 부하 저항 도전층의 저항보다 작을 수도 있다.
본 발명에 따르면, 측벽이 고저항성 부하 저항 도전층과 저저항성 배선 도전층 사이에 형성되므로, 그 측벽에 의해 불순물이 저저항성 배선 도전층으로부터 SRAM의 부하 저항으로서 작용하는 고저항성 부하 저항 도전층의 일부분으로 확산되지 않게 된다.
본 발명의 다른 실시예에 따르면, 반도체 장치를 제조하는 방법은 반도체 기판상에 금속 산화물 반도체 전계 효과 트랜지스터를 형성하는 단계와, 금속 산화물 반도체 전계 효과 트랜지스터상에 층간 절연막을 형성하는 단계와, 층간 절연막내에 금속 산화물 반도체 전계 효과 트랜지스터의 게이트 전극을 노출시키는 콘택 홀을 개방시키는 단계와, 콘택 홀의 내면을 따라 배선 도전층을 형성하는 단계를 포함할 수도 있다. 배선 도전층은 게이트 전극과 접촉 상태에 있으며 층간 절연막의 상면까지 연장한다. 반도체 장치를 제조하는 방법은 배선 도전층의 측면상에 측벽을 형성하는 단계와, 층간 절연막상에 배선 도전층과 접촉 상태에 있는 부하 저항 도전층을 형성하는 단계를 더 포함할 수도 있다. 부하 저항 도전층의 저항은 배선 도전층의 저항보다 크다.
본 발명에 따르면, 콘택 홀내에서도 배선 도전층의 측면상에 측벽을 형성할 수 있으므로, 정렬 에러가 고저항성 부하 저항 도전층의 형성에 사용되는 레지스트에서 생겨도, 그 측벽이 에칭 스토퍼로서 작용한다. 따라서, 반도체 기판의 에칭이 방지되고, 기억 노드의 파괴가 방지되므로, 수율이 증대된다.
도 1은 SRAM 셀의 구성을 도시한 등가 회로도.
도 2는 일본 공개 특허 제9-219494호에서 개시하고 있는 통상적인 반도체 장치의 단면도.
도 3a 내지 도 3f는 통상적인 반도체 장치를 제조하는 방법의 공정 단계들을 순차적으로 도시한 단면도.
도 4는 통상적인 반도체 장치에서의 불순물 확산을 도시한 단면도.
도 5는 공통 콘택 홀이 확산층 바로 위에 위치하는 통상적인 반도체 장치의 단면도.
도 6은 정렬 에러로 인해서 야기되는 불편함을 도시한 단면도.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 8a 내지 8i은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법의 공정 단계들을 순차적으로 도시한 단면도.
도 9는 정렬 에러가 생기는 상태를 도시하는 단면도.
도 10은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
<도면의 주요부분에 대한 부호의 설명>
Tr1, Tr2 : 구동 트랜지스터 R1, R2 : 부하 저항
Q1, Q2 : 기억 노드 Tr3, Tr4 : 액세스 트랜지스터
WL : 워드 라인 BL1, BL2 : 비트 라인
L1, L2 : 저항 길이 L3 : 깊이
101 : 반도체 기판 102 : 산화막
103: 게이트 산화막 104 : 게이트 전극
105 : N-확산층 106 : 임시 측벽
107 : N+확산층 108 : 층간 절연막
109 : 공통 콘택 홀 110 : 패드 다결정 실리콘 층
111 : 측벽 112 : 저항성 다결정 실리콘 층
130 : 리세스 부분
도면을 참조하여, 본 발명의 실시예들에 따른 반도체 장치들을 설명한다. 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
본 발명의 일 실시예에 있어서, 소자 절연 영역으로서 작용하는 필드 산화막(102)은 반도체 기판(101)의 표면에 형성된다. 게이트 산화막(103)은 반도체 기판(101)상에 형성된다. 필드 산화막(102) 및 게이트 산화막(103)은 도 7에서 설명의 편의상 동일한 층으로서 도시한다. 채널 영역은 게이트 산화막(103) 아래에 있는 반도체 기판(101)의 표면에 형성된다. 소스-드레인(도시 안함)은 채널 영역의 양측 부분에 형성된다. 게이트 전극(104)은 게이트 산화막(103)상에 형성된다. 따라서, 게이트 전극(104), 게이트 산화막(103), 채널 영역 및 소스-드레인 영역을 가진 드라이버 MOS 트랜지스터가 형성된다.
또한, 반도체 기판(101)의 표면에서 게이트 전극(104)이 형성되지 않은 소정 영역에는 N+확산층(107)이 선택적으로 형성된다. N-확산층(105)은 N+확산층(107)과 게이트 전극(104) 사이에 형성된다. N+확산층(107)과 N-확산층(105)은 액세스 트랜지스터의 소스-드레인 영역 중 하나이다. 이 결과적인 구조물의 전체 표면상에는 내부에 공통 콘택 홀(109)이 형성되는 층간 절연막(108)이 형성된다. 공통 콘택 홀(109)은 SRAM 셀의 기억 노드들(Q1 및 Q2) 중의 어떤 것에 대응하는 영역내에 형성된다. 패드 다결정 실리콘 층(110)은 공통 콘택 홀에 또한 층간 절연막(108)상에 선택적으로 형성된다. 패드 다결정 실리콘 층(110)은 예를 들어 저저항성 다결정 실리콘 막에 의해서 형성될 수도 있다. 패드 다결정 실리콘 층(110)은 기억 노드(Q1 또는 Q2) 및 이 기억 노드(Q1 또는 Q2)와 그에 접속된 구동 트랜지스터(Tr2 또는 Tr1)간의 교차 배선에 대응하는 영역내에 형성된다. 패드 다결정 실리콘 층(110)의 저항은 대략 수 ㏀/sq 이하로 설정하는 것이 바람직하다.
패드 다결정 실리콘 층(110)의 전체 측면상에는 측벽(111)이 형성된다. 저항성 다결정 실리콘 층(112)은 패드 다결정 실리콘 층(110) 및 층간 절연막(108)상에 선택적으로 형성된다. 저항성 다결정 실리콘 층(112)은 예를 들어 고저항성 다결정 실리콘 층으로 형성될 수도 있다. 저항성 다결정 실리콘 층(112)은 MOS 트랜지스터상에 형성된 저항 소자 즉 부하 저항(R1 또는 R2)에 대응하는 영역내에 형성된다. 저항성 다결정 실리콘 층(112)의 두 패드 다결정 실리콘 층(110) 사이에 샌드위치된 부분의 길이는 충분한 저항의 보증을 위해 가능한 크게 설정하는 것이 바람직하다.
본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명한다. 도 8a 내지 도 8r은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법의 공정 단계들을 순차적으로 도시한 단면도이다.
도 8a에 도시한 바와 같이, 먼저 반도체 기판(101)의 표면에 소자 분리 영역으로서 작용하는 필드 산화막(실리콘 산화막)(102)을 예를 들어 선택적 산화법에 의해 형성한다. 필드 산화물의 두께는 예를 들어 2,000Å 내지 5,000Å이다.
다음, 그 결과적인 구조물의 전체 표면상에 실리콘 산화막 및 도전막을 순차적으로 적층한다. 이들 막을 도 8b에 도시한 바와 같이 사전설정된 형상을 갖게 처리하여 게이트 산화막(103) 및 게이트 전극(104)을 형성한다. 실리콘 산화막은 알려진 방법으로 형성할 수 있는 것으로서, 이 막의 두께는 예를 들어 60Å 내지 100Å으로 할 수도 있다. 한편, 도전막은 예를 들어 다결정 실리콘 막으로 형성할 수도 있는 것으로서 예를 들어 CVD 법 또는 이와 유사한 방법에 의해 형성할 수도 있다. 도전막의 두께는 예를 들어 2,000Å 내지 3,000Å이다. 이들 산화막 및 도전막은 알려진 방법에 의한 처리를 통해 원하는 형상을 가질 수 있다. 도전막(게이트 전극(104))은 다결정 실리콘 막 뿐만 아니라 인(phosphorus)과 같은 불순물이 첨가된 다결정 실리콘(DOPOS) 막으로 형성할 수도 있다. 도전막(게이트 전극(104))은 다결정 실리콘 막과 티타늄 또는 텅스텐 및 실리콘과 같은 내열성 금속의 복합(실리사이드) 막을 적층시켜 얻은 라미네이트(폴리사이드) 막으로 형성할 수도 있다.
다음, 도 8c에 도시한 바와 같이, 게이트 전극(104)을 마스크로서 사용하여 반도체 기판(101)의 표면에 대한 불순물 주입을 행한다. 이렇게 하는 것에 의해, N-확산층(105)을 불순물 확산층으로서 형성한다. 게이트 산화막(103)의 측면 및 N-확산층(105)의 측면상에 임시 측벽(106)을 형성한다. N-확산층(105)은 인 또는 비소, 또는 이들 모두를 예를 들어 약 1×1013cm-2의 농도로 이온 주입하여 형성할 수도 있다. 임시 측벽(106)은 약 1,000Å 내지 2,000Å의 두께를 가진 산화물이 CVD 방법 또는 유사 방법에 의해서 형성되고 이방성 에칭될 수 있도록 형성할 수 있다.
다음, 도 8d에 도시한 바와 같이, 임시 측벽(106) 및 게이트 전극(104)을 마스크로서 사용해서 이온 주입을 행하는 것에 의해 N+확산층(107)을 반도체 기판(101)의 표면에 형성한다. N+확산층(107)은 비소를 예를 들어 약 1×1015cm-2의 농도로 주입하여 형성할 수 있다. 드라이버 MOS 트랜지스터의 소스-드레인 영역(미 도시됨)은 확산층(105 및 107)이 형성되는 시간에 반도체 기판(101)의 표면에 형성된다.
다음, 도 8e에 도시한 바와 같이, 그 결과적인 구조물의 전체 표면상에 층간 절연막(108)을 CVD 또는 유사 방법에 의해 형성한다. 층간 절연막(108)은 붕소 또는 인이 첨가된 실리카 유리(BPSG) 막 또는 유사 막으로 형성할 수도 있다. 층간 절연막(108)의 두께는 예를 들어 약 3,000Å 내지 6,000Å이다. 층간 절연막(108)은 또한 BPSG 막에 대해 리플로우(reflow) 공정을 수행하여 형성할 수 있다. 층간 절연막(108)은 산화막 및 BPSG 리플로우 막을 포함하는 라미네이트 막일 수도 있다. 또한, 층간 절연막(108)은 또한 사전설정된 두께를 가진 산화막이 형성되고 그 두께가 예를 들어 CMP 방법 또는 유사 방법에 의해 감소될 수 있도록 형성할 수도 있다.
다음, 도 8f에 도시한 바와 같이, 게이트 전극(104)으로부터 N+확산층(107)에 이르는 영역내에 또한 층간 절연막(108)의 영역 근방에 공통 콘택 홀(109)을 개방시키고, 임시 측벽(106)을 제거한다.
다음, 도 8g에 도시한 바와 같이, 그 공통 콘택 홀(109)의 하면 및 측면을 덮으며 원하는 형상으로 패터닝된 패드 다결정 실리콘 층(110)을 형성한다. 패드 다결정 실리콘 층(110)의 두께는 예를 들어 약 300Å 내지 2,000Å인 것이 바람직하다. 패드 다결정 실리콘 층(110)은 예를 들어 CVD 또는 유사 방법에 의해 성장시킨 다결정 실리콘 막내에 인과 같은 불순물이 예를 들어 약 1×1015cm-2의 농도로 주입될 수 있도록 형성할 수 있다. 패드 다결정 실리콘 층(110)은 인과 같은 불순물이 첨가된 다결정 실리콘(DOPOS) 막으로 형성할 수도 있다.
다음, 도 8h에 도시한 바와 같이, 패드 다결정 실리콘 층(110)의 전체 측면상에 측벽(111)을 형성한다. 이 측벽(111)의 두께는 예를 들어 약 300Å 내지 2,000Å이다. 측벽(111)은 상기한 두께를 가진 산화물이 CVD 방법 또는 유사 방법에 의해서 형성되고 이방성 에칭될 수 있도록 형성할 수 있다.
층간 절연막(108)상의 두 부분에 형성된 패드 다결정 실리콘 층(110)들간에 형성된 측벽은 레지스터 길이 보증 측벽이라고 불리운다. 이 레지스터 길이 보증 측벽은 후술하는 고저항성 다결정 실리콘 막이 패드 다결정 실리콘 층(110)과 접촉하지 못하게 한다. 이러한 이유에서, 패드 다결정 실리콘 층(110)으로부터 고저항성 다결정 실리콘 막으로의 불순물 확산이 억제되고, 부하 저항 길이가 보증된다.
공통 콘택 홀(109)내에 형성된 측벽은 스토퍼 측벽이라고 불리운다. 이 스토퍼 측벽은 다음과 같은 에칭 단계에서 레지스트 막의 정렬 에러가 생기는 경우에 에칭 스토퍼로서 작용한다. 이러한 이유에서, 반도체 기판(101)의 에칭이 방지된다.
예를 들어 약 300Å 내지 2,000Å의 두께를 가진 SIPOS 막(반절연 폴리-실리콘 막) 또는 다결정 실리콘 막은 CVD 방법 또는 유사 방법에 의해서 형성된다. SIPOS 막 또는 다결정 실리콘 막의 저항치를 조절하기 위해 인과 같은 불순물을 예를 들어 약 1×1013cm-2내지 1×1014cm-2의 농도로 주입한다. 이 저항치는 적어도 패드 다결정 실리콘 층(110)의 저항치보다 크다. SIPOS 막 또는 다결정 실리콘 막을 알려진 방법에 의해 패터닝하여 도 8I에 도시한 바와 같은 원하는 형상을 갖게 하는 경우, 적어도 두 부분에 형성된 패드 다결정 실리콘 층(110)들을 서로 연결시키는 저항성 다결정 실리콘 층(112)이 제공된다.
다음, 층간 절연막(도시 안함)을 형성하고 사전설정된 열 처리를 수행하여 콘택 및 비트 라인을 포함하는 배선 층(도시 안함) 및 패시베이션 막(도시 안함)을 형성한다. 상술한 공정 단계들을 통해, 도 7에 도시한 구조를 가진 SRAM 셀이 얻어진다.
메모리 셀이 n-채널 MOS 트랜지스터를 갖는 경우에도, 주변 회로는 n-채널 MOS 트랜지스터 뿐만 아니라 p-채널 MOS 트랜지스터를 또한 갖는다. P-채널 MOS 트랜지스터가 n-채널 MOS 트랜지스터와 불순물 형태 등에서 다른 경우에도, p-채널 MOS 트랜지스터는 n-채널 MOS 트랜지스터의 방법과 유사한 방법으로 형성될 수 있다.
상술한 바와 같이 형성된 SRAM을 구비하는 제 1 실시예에 따른 반도체 장치에 의하면, 전력 소모가 바람직스럽게 감소되고 반도체 기판은 정렬 에러로 인해서 에칭되지 않게 된다.
제 1 실시예에서는, 도 8I에 도시한 바와 같이, 측벽(111)이 저항 길이 보증 측벽으로서 작용한다. 구체적으로 말해서, 층간 절연막(108)상에서, 측벽(111)은 저저항성 패드 다결정 실리콘 층(110)과 고저항성 다결정 실리콘 층(112)간에 배치된다. 이러한 이유에서, 화살표로 도시한 바와 같이, 패드 다결정 실리콘 층(110)의 상면으로부터 저항성 다결정 실리콘 층(112)으로의 불순물 확산이 생길 수도 있다. 그러나, 패드 다결정 실리콘 층(110)의 측면으로부터 저항성 다결정 실리콘 층(112)으로의 측방향 불순물 확산은 억제된다. 따라서, 제 1 실시예에서는, 원하는 저항 길이가 L1인데, 실제로 획득되는 저항 길이가 실질적으로 L1이다.
반면에, 통상의 반도체 장치에서는, 도 4 또는 5에 도시한 바와 같이, 층간 절연막상에서, 패드 다결정 실리콘 층과 저항성 다결정 실리콘 층이 서로 측방향에서 접촉한다. 이러한 이유에서, 패드 다결정 실리콘 층의 측면으로부터 저항성 다결정 실리콘 층으로의 측방향 불순물 확산이 발생된다. 그 결과, 얻어지는 저항 길이가 원하는 저항 길이보다 짧아지게 된다.
저항성 다결정 실리콘 층의 길이에 따른 저항치는 상술한 바와 같이 SRAM의 특성에 대해 중요한 파라미터이다. 이러한 이유에서, 원하는 저항치 이상의 저항치가 요구된다. 통상의 반도체에서와 같이, 패드 다결정 실리콘 층으로부터의 측방향 확산 정도가 큰 경우에는, 저항 길이가 감소되고, 저항성에 대한 불순물의 영향이 증대된다. 따라서, 이로 인해, 저항치가 쉽게 변한다. 이러한 이유에서, 통상의 반도체 장치에서는, 안정적인 특성을 가진 SRAM을 얻을 수 없다. 이와는 반대로, 본 발명의 제 1 실시예에 따르면, 원하는 저항 길이를 가진 고저항성 다결정 실리콘 막 부하형 SRAM 셀이 제공된다. 이러한 이유에서, 통상적인 불순물 확산에 의한 영향이 감소되고, 그 결과 안정적인 특성을 가진 SRAM을 얻을 수 있다.
상술한 바와 같은 본 발명의 제 1 실시예에 따른 반도체 장치에 의하면, 반도체 기판이 정렬 에러로 인해 에칭되지 않게 된다. 도 9는 정렬 에러가 발생하는 상태를 도시한 것이다.
패드 다결정 실리콘 층(110)을 형성하기 위한 패터닝에 사전설정된 형상의 레지스트를 사용하는데, 레지스트의 형성시, 레지스트(113)에서 공통 콘택 홀(109)에 대한 정렬 에러가 발생할 수도 있다. 이러한 경우, 레지스트(113)를 마스크로서 사용하여 저항성 다결정 실리콘 층(112) 및 패드 다결정 실리콘 층(110)을 형성하면, 사전설정된 부분으로부터 벗어난 상태로 레지스트(113)의 한 측면을 따라 에칭이 수행된다.
상술한 본 발명의 제조 방법에 따르면, 레지스트(113)를 형성하기 전에, 스토퍼 측벽으로서 작용하는 측벽(111)을 공통 콘택 홀(109)내에 형성한다. 이러한 이유에서, 레지스트(113)의 정렬 에러가 발생하는 경우에도, 스토퍼 측벽으로서 작용하는 측벽(111)이 에칭 스토퍼로서 작용한다. 그 결과, 저항성 다결정 실리콘 층(112)이 오버-에칭되는 경우에도, 반도체 기판(101)은 에칭되지 않는다.
따라서, 공통 콘택 홀(109)에 대한 레지스트(113)의 정렬 에러로 인한 수율 감소가 억제된다. 또한, 정렬 에러로 인한 결함을 감소시키기 위해 종래 기술에서 설정하는 설계 마진이 필요하지 않기 때문에, SRAM 셀의 사이즈가 작아진다.
통상적인 제조 방법에서는, 상술한 바와 같이, 기판이 오버-에칭으로 인해서 에칭될 수 있으므로, 기억 노드로부터의 데이터 누설이 발생된다.
본 발명의 제 2 실시예를 설명하겠다. 이 제 2 실시예에서는, 부하 저항을 제 1 실시예의 것보다 길게 설계한다. 도 10은 본 발명의 제 2 실시예에 따른 반도체 장치를 도시하는 단면도이다. 도 10에 도시한 실시예에서는 도 7에 도시한 제 1 실시예의 것들과 동일한 구성요소에 대해 동일한 부호를 사용하고, 그들 동일 구성요소에 대한 설명은 생략하겠다.
제 2 실시예에서는, L3의 깊이를 가진 리세스 부분(130)을 층간 절연막(108)의 부하 저항에 대응하는 영역에 형성한다. 리세스 부분(130)의 내면을 따라서는 저항성 다결정 실리콘 층(112)을 형성한다.
상기한 바와 같이 구성한 제 2 실시예에서는, 부하 저항의 저항 길이가 층간 절연막의 에칭깊이에 대응하는 길이 즉 리세스 부분(130)의 깊이(L3)에 대응하는 길이에 의해서 증가한다. 따라서, 제 2 실시예에서의 저항 길이는 “L1 + L3 × 2”로 표현되는데, 이 저항 길이는 제 1 실시예의 저항 길이(L1)보다 깊이(L3)의 2배 길이만큼 길다.
따라서, 제 2 실시예에 따르면, 부하 저항의 설계 자유도가 저항 길이의 증가 덕분에 높아진다. 또한, 높은 안정성을 가진 저항을 얻을 수 있다. 또한, 부하 저항의 측방향 길이(L1)가 짧아져도 충분한 저항 길이가 보증될 수 있다. 이러한 이유에서, SRAM 셀의 사이즈가 감소될 수 있다.
다음, 제 2 실시예에 따른 반도체 장치를 제조하는 방법을 설명하겠다.
도 8a 내지 8g에 도시한 바와 같이, 패드 다결정 실리콘 층(110)이 원하는 형상을 가질 때까지 수행하는 공정 단계들은 제 1 실시예의 공정 단계와 유사한 방식으로 수행한다.
다음, 그 결과적인 구조물의 전체 표면상에 질화막을 예를 들어 CVD 방법 또는 유사한 방법으로 형성한다. 다음, 질화막을 이방적으로 에칭하여 도 8h에 도시한 바와 같이 측벽(111)을 형성한다.
다음, 패드 다결정 실리콘 층(110) 및 측벽(111)을 마스크로서 사용하여 층간 절연막(108)을 에칭하는 것에 의해, 리세스 부분(130)을 형성한다. 제 1 실시예에서와 같이, 저항성 다결정 실리콘 층9112)을 형성한다.
다음, 층간 절연막(도시 안함)을 형성하고 사전설정된 열 처리를 수행하여 콘택 및 비트 라인을 포함하는 배선 층(도시 안함)과 패시베이션 막(도시 안함)을 형성한다. 상술한 공정 단계들을 통해, 도 10에 도시한 구조를 가진 SRAM 셀을 얻는다.
상술한 바와 같이, 본 발명에 의하면, SRAM 셀이, 층간 절연막상에서, 저저항성 패드 다결정 실리콘 층과 고저항성 다결정 실리콘 층 사이에, 패드 다결정 실리콘 층으로부터 저항성 다결정 실리콘 층으로의 불순물 확산을 방지하는 측벽을 가짐으로써, 원하는 저항 길이를 가진 고정항성 다결정 실리콘 부하 저항형 SRAM 셀을 얻을 수 있다.
또한, 본 발명에 의하면, SRAM 셀이 공통 콘택 홀 내부에서도 측벽을 가짐으로써, 저항성 다결정 실리콘 층의 에칭시에 마스크로서 사용되는 레지스트의 정렬 에러가 생기는 경우에도, 그 측벽이 에칭 스토퍼로서 작용하는 덕분에, SRAM 셀의 제조 공정에 있어서 기억 노드가 파괴되는 일이 없게 된다.

Claims (13)

  1. 스태틱 랜덤 액세스 메모리(Static Random Access Memory) 셀을 포함하는 반도체 장치에 있어서, 상기 스태틱 랜덤 액세스 메모리 셀은,
    금속 산화물 반도체 전계 효과 트랜지스터;
    상기 금속 산화물 반도체 전계 효과 트랜지스터상에 형성된 층간 절연막;
    상기 층간 절연막상에 형성된 부하 저항 도전층;
    상기 금속 산화물 반도체 전계 효과 트랜지스터의 게이트 전극을 상기 부하 저항 도전층에 연결하는 배선 도전층으로서, 상기 부하 저항 도전층의 저항보다 낮은 저항을 가진 배선 도전층; 및
    상기 부하 저항 도전층과 배선 상기 배선 도전층 사이에 형성된 측벽
    을 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 부하 저항 도전층과 상기 배선 도전층은 깊이 방향에서 서로 접촉하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 스태틱 랜덤 액세스 메모리 셀은 상기 층간 절연막내에 뚫린 콘택 홀을 구비하며, 상기 배선 도전층과 상기 측벽은 상기 콘택 홀 내에 부분적으로 제공되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 스태틱 랜덤 액세스 메모리 셀은 상기 층간 절연막의 표면에 형성된 리세스 부분을 구비하며, 상기 부하 저항 도전층은 상기 리세스 부분의 내면을 따라 부분적으로 제공되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 부하 저항 도전층은 다결정 실리콘 막을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 배선 도전층은 다결정 실리콘 막을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 측벽은 질화막 및 산화막으로 이루어진 그룹으로부터 선택된 적어도 하나의 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판상에 금속 산화물 반도체 전계 효과 트랜지스터를 형성하는 단계;
    상기 금속 산화물 반도체 전계 효과 트랜지스터상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 내에, 상기 금속 산화물 반도체 전계 효과 트랜지스터의 게이트 전극을 노출시키는 콘택 홀을 뚫는 단계;
    상기 게이트 전극과 접촉하며 상기 층간 절연막의 상면까지 연장하는 배선 도전층을 상기 콘택 홀의 내면을 따라 형성하는 단계;
    상기 배선 도전층의 측면상에 측벽을 형성하는 단계; 및
    상기 층간 절연막상에, 배선 도전층과 접촉하며 상기 배선 도전층의 저항보다 높은 저항을 가진 부하 저항 도전층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 금속 산화물 반도체 전계 효과 트랜지스터를 형성하는 단계는,
    상기 게이트 전극을 마스크로서 사용하여 상기 반도체 기판의 표면에 제 1 확산층을 형성하는 단계;
    상기 게이트 전극의 측면상에 임시 측벽을 형성하는 단계; 및
    상기 게이트 전극과 상기 임시 측벽을 마스크로서 사용하여 상기 반도체 기판의 표면에 제 2 확산층을 형성하는 단계
    를 포함하며, 상기 제 2 확산층의 불순물 농도는 상기 제 1 확산층의 불순물 농도보다 더 높으며, 상기 제1 및 제2 확산층은 다른 금속 산화물 반도체 전계 효과 트랜지스터의 소스-드레인 영역들 중의 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제8항에 있어서,
    상기 측벽을 형성하는 단계 후에 상기 배선 도전층과 상기 측벽을 마스크로서 사용하여 상기 층간 절연막내에 리세스 부분을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 측벽의 재료는 상기 층간 절연막의 재료와 다른 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제8항에 있어서,
    상기 부하 저항 도전층은 다결정 실리콘 막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제8항에 있어서, 상기 배선 도전층은 다결정 실리콘 막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1019990015567A 1998-05-01 1999-04-30 반도체 장치 및 그의 제조방법 KR100312144B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10122087A JP3134927B2 (ja) 1998-05-01 1998-05-01 半導体装置及びｓｒａｍセルの製造方法
JP1998-122087 1998-05-01

Publications (2)

Publication Number Publication Date
KR19990087994A true KR19990087994A (ko) 1999-12-27
KR100312144B1 KR100312144B1 (ko) 2001-11-03

Family

ID=14827341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990015567A KR100312144B1 (ko) 1998-05-01 1999-04-30 반도체 장치 및 그의 제조방법

Country Status (3)

Country Link
US (1) US6333542B2 (ko)
JP (1) JP3134927B2 (ko)
KR (1) KR100312144B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795350B1 (ko) * 2006-11-24 2008-01-17 삼성전자주식회사 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법.

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6897761B2 (en) * 2002-12-04 2005-05-24 Cts Corporation Ball grid array resistor network
JP4610205B2 (ja) * 2004-02-18 2011-01-12 株式会社リコー 半導体装置
JP4936643B2 (ja) * 2004-03-02 2012-05-23 株式会社リコー 半導体装置及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07112014B2 (ja) * 1986-07-09 1995-11-29 株式会社日立製作所 半導体記憶装置
JPH0360068A (ja) 1989-07-27 1991-03-15 Nec Corp 半導体メモリ装置
US5240872A (en) * 1990-05-02 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions
US5327002A (en) * 1991-05-15 1994-07-05 Kawasaki Steel Corporation SRAM with gate oxide films of varied thickness
JP2914010B2 (ja) * 1991-06-06 1999-06-28 日本電気株式会社 半導体記憶装置
JPH0669461A (ja) * 1992-05-18 1994-03-11 Nec Corp 半導体集積回路装置
KR970001346B1 (ko) * 1992-10-12 1997-02-05 삼성전자 주식회사 반도체 메모리장치 및 그 제조방법
US5377139A (en) * 1992-12-11 1994-12-27 Motorola, Inc. Process forming an integrated circuit
JPH0773115B2 (ja) 1993-02-01 1995-08-02 日本電気株式会社 半導体記憶装置
JP2601171B2 (ja) * 1993-12-17 1997-04-16 日本電気株式会社 スタティック型半導体記憶装置
JPH08153805A (ja) 1994-07-29 1996-06-11 Nkk Corp 半導体装置およびその製造方法
JPH08204029A (ja) * 1995-01-23 1996-08-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2647045B2 (ja) * 1995-02-28 1997-08-27 日本電気株式会社 半導体記憶装置及びその製造方法
JP2748885B2 (ja) * 1995-03-06 1998-05-13 日本電気株式会社 半導体集積回路装置
US5545584A (en) * 1995-07-03 1996-08-13 Taiwan Semiconductor Manufacturing Company Unified contact plug process for static random access memory (SRAM) having thin film transistors
JP2825074B2 (ja) * 1995-10-25 1998-11-18 日本電気株式会社 半導体装置の製造方法
JP3104609B2 (ja) 1996-02-09 2000-10-30 日本電気株式会社 半導体装置およびその製造方法
US5824579A (en) * 1996-04-15 1998-10-20 Motorola, Inc. Method of forming shared contact structure
JPH10326841A (ja) * 1997-05-26 1998-12-08 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
TW366568B (en) * 1997-10-27 1999-08-11 United Microelectronics Corp Manufacturing method of polysilicon loads

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795350B1 (ko) * 2006-11-24 2008-01-17 삼성전자주식회사 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법.

Also Published As

Publication number Publication date
US20010045557A1 (en) 2001-11-29
US6333542B2 (en) 2001-12-25
JPH11317462A (ja) 1999-11-16
JP3134927B2 (ja) 2001-02-13
KR100312144B1 (ko) 2001-11-03

Similar Documents

Publication Publication Date Title
EP1962341B1 (en) Method of forming SRAM device integrated with a resistor
US6613634B2 (en) Method of manufacturing a semiconductor device using oblique ion injection
KR100253032B1 (ko) 스테이틱 랜덤 액세스 메모리를 갖는 반도체 메모리 장치 및 그의 제조방법
US5744384A (en) Semiconductor structures which incorporate thin film transistors
EP0645820B1 (en) A semiconductor device and a method of manufacturing the same
US5350933A (en) Semiconductor CMOS static RAM with overlapping thin film transistors
US5343066A (en) Semiconductor device and method of manufacturing same
KR100240535B1 (ko) 반도체 기억장치 및 그 제조방법
JP2998679B2 (ja) 半導体記憶装置及びその製造方法
US5497022A (en) Semiconductor device and a method of manufacturing thereof
JP3064999B2 (ja) 半導体装置およびその製造方法
US5811858A (en) Semiconductor integrated circuit device having gate or active area patterned to allow for misalignment
KR100377082B1 (ko) 반도체 장치
KR100312144B1 (ko) 반도체 장치 및 그의 제조방법
KR100394126B1 (ko) 반도체 디바이스 및 그 제조 방법
JP3712313B2 (ja) Ｓｒａｍセルの構造及びその製造方法
KR100254072B1 (ko) 반도체 장치 및 그 제조 방법
US5761113A (en) Soft error suppressing resistance load type SRAM cell
US6404024B1 (en) Semiconductor device
US5994180A (en) Method of making SRAM having part of load resistance layer functions as power supply line
JPH0799254A (ja) 半導体装置とその製造方法
JPH09266258A (ja) 半導体記憶装置及びその製造方法
KR950009897B1 (ko) 스태틱 ram셀
JP2685372B2 (ja) スタティックｒａｍセル
US5731618A (en) Semiconductor device and method of manufacturing thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee