KR950009897B1 - 스태틱 ram셀 - Google Patents

Abstract

내용 없음.

Description

스태틱 RAM셀

제1도는 본 발명의 실시예에 따른 요부종단면도.

제2a~d도는 셀형성시의 개략 패턴구성을 표시하는 평면도.

제3a~g도는 본 발명의 실시예에 따른 제조공정을 표시하는 도면.

제4도는 종래예의 구조를 표시하는 요부종단면도.

제6a도 제6b도는 종래예의 셀형성시의 개략패턴구성을 표시하는 평면도.

* 도면의 주요부분에 대한 부호의 설명

14 : 절연막 15 : 절연막

5 : 하부게이트 7 : 접속패드

본 발명은 스태틱(STATIC) RAM셀에 관한 것이고, 특히 기억소자로서의 플립플롭을 형성하는 트랜지스터와 부하와의 접속구조에 관한 것이다.

종래 스태틱 RAM셀에 있어서 기억소자는 교차 접속된 2개의 인버터에 의해 형성되는 플립플롭이다.

고밀도인 스태틱 RAM셀에 있어서는 기억소자의 셀 사이즈를 매우 작게하는 것이 요구된다.

제4도 및 제5도에 MOS기술에 의해 제조되어 있는 종래의 고밀도 스태틱 RAM셀의 전기회로 및 구조를 표시한다.

상기 스태틱 RAM셀은 4개의 N-채널 벌크트랜지스터와 2개의 고저항치폴리실리콘 저항으로 되어있다.

제4도와 제5도에 있어서 액세스트랜지스터 Q1∼Q2는 기억소자셀의 노드 A, B를 비트라인, BL, BL에 각각 접속한다. 플립플롭 FF는 트랜지스터 Q3 및 Q4 그리고 부하저항 R1 및 R2를 구성되어 있다.

트랜지스터 Q1, Q2, Q3, Q4는 반도체기판에 벌크소자로서 MOS 기술로 형성된다.

장소를 절약하고 고밀도로 하기위해 벌크소자상에 퇴적되는 폴리실리콘층에 부하저항 A1, A2가 형성된다.

제5도에 표시하는 것과 같이 50은 P-형 실리콘기판, OX는 소자분리영역, 51은 액세스트랜지스터 Q1의 폴리실리콘으로 되는 게이트전극 52는 트랜지스터 Q4의 폴리실리콘으로 되는 게이트전극, 53은 트랜지스터 Q1의 드레인영역이다.

제6도는 상기 구성의 메모리셀의 전형적인 배치를 표시하는 평면도이다.

우선 제6a도에 표시하는 것과 같이 활성영역 54이 형성된 후 제1의 폴리실리콘층이 퇴되고 패터닝되어 게이트인 51, 52, 52'가 형성된다.

이 제1의 폴리실리콘층의 퇴적에 앞서 드레인영역 53, 53'상의 게이트산호막에 접속창 55, 55'이 제공되어 소위 매설 접속을 형성하도록 되어있다.

따라서 제1의 폴리실리콘층의 패터닝에 의해 게이트전극 52, 52'는 각각 N채널의 벌크트랜지스터 Q3,Q4의 드레인영역상에까지 소자분리영역 OX를 넘어서 연결되는 것이 되어 직접 게이트전극 52,52'가 드레인영역 53, 53'에 접속되는 것이 된다.

제6b도에 표시하는 것과 같이 게이트전극 52, 52' 상에는 절연막을 통하여 제2의 폴리실리콘층이 퇴적되어 패턴닝되어 부하저항 A1, A2가 형성된다.

상기 구성으로 다음 이유에서 셀 사이즈를 크게하는 것이다.

1, 제1의 폴리실리콘층의 퇴적시에 매설접속을 형성하므로 제6도에 부호 Sgp로 표시하는 포토에칭의 해상도에 의해 결정되는 최소스페이스가 된다.

2. 매설접속은 드레인영역에 대해 게이트전극의 최소한의 오버랩을 필요로 한다

이상은 포토리소그래피 공정에 있어 정도에 의존하여 발생하는 것이다.

3. 매설접속을 형성하기 위해 폴리실리콘을 퇴적하기 전에 게이트산화막에 접속창이 형성된다.

결과로서 게이트산화막이 열화된다.

상기 사정을 고려하여 기억소자로서 플립플롭을 형성하는 벌크트랜지스터 게이트전극 접속은 셀 사이즈를 작게할 수 있도록 매설접속에 바꾸어서 교차접속트랜지스터의 드레인 또는 소스영역 자기정합되는 스태틱RAM셀을 제공하는 것이 본 발명의 목적이다.

본 발명은 소자분리영역상까지 연설된 게이트전극을 가지고 그리고 플립플롭을 형성하는 제1 및 제2벌크트랜지스터와 소스와 드레인영역을 가지고 그리고 소자분리영역에 인접하여 형성되는 제3과 제4벌크트랜지스터와 제3벌크랜지스터접속의 소스 또는 드레인영역으로 제1벌크트랜지스터의 게이트전극을 자기 정합하는 제1도전스트랩층과 그리고 제4벌크트랜지스터접속 소스 또는 드레인영역으로 제2벌크트랜지스터으 게이트전극을 자기 정합하는 제2도전스트랩층을 포함하는 스태택 RAM셀을 제공한다.

[실시예]

본 발명에 있어서 벌크트랜지스터의 게이트전극은 폴리실리콘에 의해 형성되어도 좋다.

제1 및 제2도전 스트랩층은 폴리실리콘 또는 시리사이드와 폴리실리콘을 2층으로 형성되는 폴리사이드에 의해 형성되는 것도 좋다.

이 발명의 셀구조에 있어서는 제1 및 제2도전 스트랩층에 의해 제1벌크트랜지스터 소자와 게이트전극과 제3벌크트랜지스터소자의 소스 또는 드레인영역을 제2벌크트랜지스터소자의 게이트전극과 제4벌크트랜지스터소자의 소스 또는 드레인영역을 자기 정합접속항으로 게이트전극과 소스 또는 드레인영역(확산영역)과의 접속에 요하는 영역을 작게할 수가 있고, 셀사이즈작게 할 수가 있다.

본 발명의 실시예는 도면을 참조하여 상세히 설명된다.

본 발명은 다음 실시예에 제한되지 않는다.

제1도는 반도체기판 100상에 형성되는 N채널형의 제1 및 제3벌크트랜지스터소자 Tr1 및 Tr3 제1도 전스트랩층 3의 구성을 표시하는 SRAM셀의 종단면도이다.

N채널형의 제2 및 제4벌크트랜지스터소자 Tr2 및 Tr4, 제2도전 스트랩층의 3'의 구성은 제1도에 있다. 제1벌크트랜지스터소자 Tr1을 제2벌크트랜지스터소자 Tr2, 제3벌크트랜지스터소자 Tr3을 제4벌크트랜지스터소자 Tr4, 제1도전 스트랩층 3을 제2도전 스트랩층 3'와 대체될 수가 있다

따라서 제2와 제4벌크트랜지스터 Tr2와 Tr4 그리고 제2도전 스트랩층 3'의 구성은 생략된다.

제2a∼d도는 셀 형성시의 개략구성을 표시하는 평면도이다.

제1과 제2벌크트랜지스터 Tr1과 Tr2는 종래와 같이 플립플롭을 형성한다. 제1도와 제2도에 있어 1은 제1벌크트랜지스터 Tr1의 게이트전극이고, 반도체기판 100상에 형성된 게이트 산화막 11상의 폴리실리콘을 퇴적하고 패터닝하는 것에 의해 형성된다.

12는 소자분리영역이고 그 상면에는 연설된 게이트전극 1이 있다. 소자분리영역 12에 인접하여 제3벌크 트랜지스터 Tr3의 확산영역인 드레인영역 2이 형성되어 있다.

13은 제3벌크트랜지스터 Tr3의 게이트전극이다. 3은 제1도전 스트랩층이고 절연막(14)을 통하여 게이트전극 1상 및 드레인영역 2상에 형성된다. 소자분리영역 12상의 게이트전극 1의 어깨부분에는 절연막(14)이 형성되지 않으므로 제1도전 스트랩층 3에 의해 게이트전극 1과 드레인영역 2가 자기정합접속된다. 이 경우, 부호 4로 표시하는 영역이 스트랩접속영역으로 된다.

제1도전 스트랩층 3은 이하에 설명하는 플립플롭의 부하로 되는 PMOS형 박막트랜지스터소자 Tr5의 하부 하부게이트(5)로서 가능하다.

박막트랜지스터소자 Tr5는 하부게이트전극 5과 그의 상부에 절연막(15)을 통하여 형성되는 박막트랜지스터 바디(BODY) 6과 절연막 15에 설정된 열린구멍을 통하여 하부게이트전극에 접속되는 적층 접속을 위해 접속패드(7)와 절연막 16에 의해 박막트랜지스터바디 6과는 절연되어 또한 접속패트 7과의 접속되는 상부게이트전극 8로서 구성된다.

9는 금속배선 10때문에의 접속패드이고, 제3벌크트랜지스터 Tr3의 소스영역에 접속되도록 형성된다.

다음은 이 실시예의 제조공정에 대해 제3도를 참조하여 설명한다. 우선 반도체기판 100상에 통상의 MOS 기술처리에 계속하여 활성영역 및 소자분리영역 12를 형성한다.

그후 이들의 위에 게이트산화막(SiO₂) 11을 열적으로 성장 되게하여 각 벌크트랜지스터의 게이트전극을 형성하도록 제1의 폴리실리콘층 P1가 퇴적되어 도프된다. 제1의 폴리실리콘층 P1상에는 NSG로되는 절연 CVD 산화막 14a가 퇴적된다.

이절연 CVD 산화막 14a상에는 포토레지스트 PR가 도포되어 소정의 마스크에 의해 노광된다. 그리고 에칭에 의해 게이트전극 1이 확산영역에 접속되는 부분이 되는 절연 CVD 산화막 14a에 접속창 ES가 제공된다[제3a도].

제3a도에 표시하는 것과같이 제1의 폴리실리콘층 P1이 포토리소그래피 공정 및 에칭공정에 의해 패터닝되어 게이트전극 1, 13이 형성된다[제2a도].

이후 각각의 게이트전극 1, 13을 마스크로서 LDD구조를 형성하도록 이온주입이 행하여진다. 다음은 게이트전극 1, 13에 CVD 산화막을 사용하여 사이드윌 17이 형성되어 그후 이온주입을 사용하여 소스 및 드레인영역이 형성된다. 더욱 열인구멍 DR를 가지는 새로운 마스크(18)에 의해 드레인영역상에 잔류하는 얇은 게이트산화막이 스트랩 접속을 고려하여 제거된다. 마스크 18을 제거한 후, 제1 및 제2도전스트랩층을 형성하도록 폴리사이드가 퇴적되어 패터닝된다.

이것에 의해 게이트전극 1과 드레인영역 2을 접속하는 제1도전 스트립층 3(제2도전 스트랩층 3')이 형성된다[제2b도].

이 도전스트랩층은 WSi나 TiSi 등의 금속층이라도 좋다.

이후 박막트랜지스터소자 Tr5의 하부게이트절연층으로서 CVD 산호막층 15a가 전면에 퇴적되어 접속패드(7)용의 접속창 SC1가 제공된다[제3c도].

다음은 박막트랜지스터 바디를 형성되게 제3의 폴리실리콘층이 CVD 산화막층 15a상에 퇴적되어 패터닝 된다[제2c도].

이것에 의해 박막트랜지스터 바디 6 접속패드 7가 형성된다[제3d도].

제3e도에 표시하는 것과같이 박막트랜지스터소자의 상부 게이트를 절연층으로서 제2의 CVD 산화막층 16a가 퇴적되어 접속패드 7상에 제2의 접속창 SC2가 제공되는 동시에 제3벌크트랜지스터소자 Tr3의 소스영역상에 접속패드 9 때문에의 접속창 SC3이 제공된다.

제3t도에 표시하는 것과같이 박막트랜지스터소자의 상부 게이트전극 8 및 접속패드 9를 형성되게 제4의 폴리실리콘층이 제2의 CVD 산화막층 16a상에 퇴적되어 패터닝된다.

이후 상부게이트전극 8을 자기정합 마스크로서 사용하고 보론 이온을 박막트랜지스터 바디 6에 주입하여 박막트랜지스터소자의 소스 및 드레인영역을 형성한다.

제3g도에 표시하는 것과같이 셀전면 NSG 및 BPSG를 연속하여 퇴적하고 그후 리프로우 법에의해 평탄화하는 것에의해 절연막(7)을 형성한다.

이후 접속패드 9상의 절연막을 에칭에 의해 제고하여 텅스텐(W)프로그 18을 충전하고 더욱 금속 10을 퇴적하여 금속상호 접속층을 형성한다.

본 발명에 의하면 제1 및 제2의 벌크트랜지스터의 게이트전극을 각각 제3 및 제4벌크드랜지스터의 소스 또 드레인영역과 제1 및 제2도전 스트랩층에 의해 자기정합 접속함으로 메모리어레이를 감속할 수가 있다. 또 상기 자기정합접속은 벌크트랜지스터의 게이트전극의 패터닝후에 형성되므로 게이트산화막은 열화되지 않는다. 박막트랜지스터가 플립플롭의 부하가 되는 경우에는 도전 스트랩층은 박막트랜지스터보팀 게이트전극(i)과 박막트랜지스터에서의 적층콘택트를 위한 콘택트패드(ii)로서 부가적으로 사용된다.

따라서 공정이 간소화된다.

더욱 벌크트랜지스터의 게이트전극은 단일화로서 장방형으로 될수 있어 이것이 더 용이하고 그리고 더욱 정밀한 포토에칭 패터닝과 장치특성의 더욱좋은 재생성을 초래한다.

Claims (3)

1. 소자분리여역상까지 연결된 게이트전극을 가지고 플립플롭을 형성하는 제1 및 제2벌크트랜지스터와 소스와 드레인영역을 가지고 소자분리영역에 인접하여 형성되는 제3 및 제4벌크트랜지스터와 제1벌크트랜지스터의 게이트전극과 제3벌크트랜지스터의 소스 또는 드레인영역과를 자기 저압하는 제1도전 스트랩층과 그리고 제2벌크트랜지스터의 게이트전극과 제4벌크트랜지스터의 소스 또는 드레인영역과를 자기 정합하는 제2도전 스트랩층을 구비하고 있는 스태틱 RAM셀.
2. 제1항에 있어서, 제1과 제2도전스트랩층은 폴리실리콘상에 실리사이드를 2층으로하여 형성되는 폴리실리콘 또는 폴리사이드에 의해 형성되는 스태틱 RAM셀.
3. 제1항에 있어서, 각 벌크트랜지스터는 폴리실리콘에 의해 형성되는 게이트전극을 가지는 스태틱 RAM셀.