KR20020083513A - 반도체 장치 - Google Patents

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KR20020083513A
KR20020083513A KR1020020023240A KR20020023240A KR20020083513A KR 20020083513 A KR20020083513 A KR 20020083513A KR 1020020023240 A KR1020020023240 A KR 1020020023240A KR 20020023240 A KR20020023240 A KR 20020023240A KR 20020083513 A KR20020083513 A KR 20020083513A
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나쯔메히데따까
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닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명은 반도체 장치와 관련된 것으로서, 반도체 기판에 설치된 제 1 도전형 웰에 게이트 절연막을 개재하여 형성된 게이트 전극; 게이트 전극에 형성되고, 저 불순물 농도의 제 2 도전형 불순물 확산 영역인 LDD 영역과 고 불순물 농도의 제 2 도전형 불순물 확산 영역인 소오스/드레인 영역으로 이루어진 LDD 구조; LDD 구조와 게이트 전극을 커버하는 층간 절연막; 및 층간 절연막에 개구를 도전형 금속으로 충진함으로써 형성된 콘택부를 포함하고, 제 1 도전형 웰의 전압과 동일한 전압을 갖는 일측의 소오스/드레인 영역과 접속되는 콘택부는 일측의 소오스/드레인 영역에 존재하된 LDD 영역과 접촉하도록 배치되고, 제 1 도전형 웰의 전압과 다른 전압을 갖는 타측의 소오스/드레인 영역과 접속되는 콘택부는 타측의 소오스/드레인 영역에 존재하는 LDD 영역과 접촉되지 않도록 배치된다. 본 발명은 메모리 셀 영역을 감소시킴과 동시에 누설 발생을 억제할 수 있는 기술을 발전시킬 수 있고, 저 대기 전류를 갖는 우수한 소자 특성을 갖는 고 집적 반도체 메모리 장치를 제공할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, SRAM (SRAM; Static Random Acess Memory) 을 포함하는 반도체 장치에 적용시킬 수 있는 반도체 장치에 관한 것이다.
도면을 참조하여, 반도체 메모리 소자인 SRAM 셀 (SRAM cell) 의 기본 구조를 설명한다.
도 1의 회로도에 나타낸 바와 같이, SRAM 셀은 정보축적부로서 기능하는 플립-플롭 (flipflop) 회로와 정보의 쓰기와 읽기를 수행하는 데이터선 (비트선; BL1, BL2) 과 플립-플롭 회로 간의 전도를 제어하는 한쌍의 전송 트랜지스터 (T1, T2) 로 구성되어 있다. 플립-플롭 회로는, 예컨대, 한쌍의 CMOS (Complementary Metal Oxide Semiconductor) 인버터로 형성되고, 각각의 CMOS 인버터는 구동 트랜지스터 (D1, D2) 와 부하 트랜지스터 (P1, P2) 를 구비한다.
각각의 전송 트랜지스터 (T1, T2) 에서 소오스/드레인 영역의 일측은 구동 트랜지스터 (D1, D2) 와 부하 트랜지스터 (P1, P2) 의 드레인과 접속되고, 타측은 비트선 (BL1, BL2) 과 접속된다. 또한, 한쌍의 전송 트랜지스터 (T1, T2) 의 게이트는 각각 워드선 (WL) 일부를 형성하고, 서로 접속된다.
CMOS 인버터 중 하나를 구성하는 구동 트랜지스터 (D1) 와 부하 트랜지스터 (P1) 의 게이트는, 다른 CMOS 인버터를 구성하는 구동 트랜지스터 (D2) 와 부하 트랜지스터 (P2) 의 드레인 (축적 노드; N2) 과 접속된다. 또한, 후자의 CMOS 인버터들을 구성하는 구동 트랜지스터 (D2) 와 부하 트랜지스터 (P2) 의 게이트는, 전자의 CMOS 인버터를 구성하는 구동 트랜지스터 (D1) 와 부하 트랜지스터 (P1) 의 드레인 (축적 노드; N1) 과 접속된다. 따라서, 한쌍의 CMOS 인버터는 각각의 CMOS 인버터의 입출력부가 서로 다른 CMOS 인버터의 게이트와 한쌍의 배선 (L1, L2) 을 통해 교차접속되도록 배치되며, 이와 같은 배선 (L1, L2) 을 국부배선이라 한다.
구동 트랜지스터들 (D1, D2) 의 각각의 소오스 영역에 기준 전압 (Vss; 예컨대 GND) 이 인가되고, 부하 트랜지스터들 (P1, P2) 의 각각의 소오스 영역에 전원 전압 (Vcc) 이 인가된다.
도 2는 도 1의 회로도와 대응하는 공지된 SRAM 셀의 일반적인 레이아웃을 나타낸 도면이다.
이 도면에서, AR은 활성영역을 지시하고, 활성영역 (AR) 에는 트랜지스터들 중 하나를 구성하는 불순물 확산 영역이 형성된다. 또한 도면에서 일점쇄선에의해 나타난 영역은 일 메모리 셀에 대한 영역이고, 복수개의 메모리 셀은 워드선의 길이 방향으로 나란히 배치되어 어레이를 형성하고, 메모리 셀 어레이는 워드선의 길이 방향과 수직한 방향으로 규칙적으로 배치된다.
참조 부호 117 및 118은 비트선 (BL1, BL2) 에 대응되는 콘택부를 나타내고, 121 및 122는 전원 전압선에 대한 콘택부, 123 및 124는 기준 전압선 (그라운드 선) 에 대한 콘택부를 나타낸다. 콘택부 (111, 113, 116) 는 국부배선 (L1; 도시되지 않음) 을 통해 상호 접속되는 반면, 콘택부 (112, 114, 115) 는 국부배선 (L2; 도시되지 않음) 을 통해 상호 접속된다. 전송 트랜지스터 (T1) 는 콘택부 (113, 117) 간에 존재하는 워드선 (WL) 일부분과, 워드선 양측상에 존재하는 확산 영역들로 구성되고, 전송 트랜지스터 (T2) 는 콘택부 (114, 118) 간에 존재하는 워드선 (WL) 일부분과 워드선 양측에 존재하는 확산 영역들로 구성된다. 구동 트랜지스터 (D1) 는 콘택부 (113, 123) 간에 존재하는 배선 (131) 일부분과 배선 양측에 존재하는 확산 영역으로 구성되고, 구동 트랜지스터 (D2) 는 콘택부 (114, 124) 간에 존재하는 배선 (132) 일부분과 배선 양측에 존재하는 확산 영역으로 구성된다. 부하 트랜지스터 (P1) 는 콘택부 (111, 121) 간에 존재하는 배선 (131) 일부분과 배선 양측에 존재하는 확산 영역으로 구성되고, 부하 트랜지스터 (P2)는 콘택부 (112, 122) 간에 존재하는 배선 (132) 일부분과 배선 양측에 존재하는 확산 영역으로 구성된다.
상술한 SRAM 셀은 고 노이즈 허용한계와 저 대기 시 전압과 같은 우수한 소자 특성을 갖는다. 또한 이와 같은 SRAM 셀은, 소자 특성면에서, 소자 구조의 대칭성이 가능한한 손실되지 않도록 (즉, 불균등 발생이 방지되도록), 소재와 레이아웃이 신중하게 선택되어야 한다.
그러나, 이와 같은 SRAM 셀은, 메모리 셀 내에 6개의 트랜지스터를 포함하고, 메모리 셀내에서 p형 MOSFET를 수많은 배선 및 n형 MOSFET로부터 분리시켜야 하기 때문에 셀 영역이 두드러지게 확장되려는 문제를 갖는다.
따라서, 이와 같은 SRAM을 포함하는 반도체 메모리 장치에서, 집적도의 향상은 중요한 문제중 하나이다. 심지어, 일 메모리 셀내에 형성된 리덕션 (reduction) 이 감소되더라도, 전체적으로 고집적 반도체 메모리 장치 내의 집적도를 크게 증가시킬 수 있다. 따라서, 메모리 셀 영역은 가능하면 작게 형성하는 것이 중요하다. 이와 같은 목적으로, 최근 가공 (fabrication) 크기의 소형화 및 레이아웃 디자인의 향상과 같은 제조 기술의 진보와 더불어, 배선과 콘택부 간의 간격 및 배선 간격의 감소를 위한 많은 노력이 수행되어 왔다.
그러나, 불순물 확산 영역에 배치된 트랜지스터의 게이트 전극과 콘택부간의 간격이 초미세화될 때 누설 문제가 발생된다. 이 현상은 부하 트랜지스터 (P1, P2) 를 구성하는 p형 MOSFET에서 두드러지게 발생되어, 누설 발생에 의해 메모리 셀 내의 대기 시 전류가 증가된다. 이와 같은 현상은 특히 저전압형 SRAM에서 심각한 문제를 발생시킨다.
누설의 발생은 소오스/드레인 영역에 대한 콘택부가 LDD (Lightly Doped Drian) 영역에 접촉될 때 두드러진다. 그 원인 중 한가지는 LDD 영역의 불순물이 이동하여 콘택부측으로 흡입되기 때문으로 판단된다. LDD 영역의 불순물 농도는 고농도 불순물 확산층인 소오스/드레인 영역보다 낮기 때문에, LDD 영역은 LDD 영역으로 흡입된 불순물에 의해 쉽게 영향을 받으며, 불순물 농도가 쉽게 변화되어 소망의 접합 (junction) 이 형성될 수 없게 될 수도 있다.
또한, 누설이 p형 MOSFETs에서 현저한 이유는 p형 불순물들로 사용되는 보론 (boron) 이 콘택부에 강하게 흡입되기 쉽기 때문이다. 특히, 티타늄계 금속막이 콘택부를 구성하는 장벽막으로 채택될 때, 누설은 두드러진다. 이는 다음과 같이 설명할 수 있다. 제조시에 수행된 열처리 영향에 의해, 티타늄 실리사이드층이 티타늄계 금속막과 실리콘 기판간의 접촉 층간에 형성되고, 주로 티타늄 실리사이드층에서 보론이 흡입된다.
한편, 콘택부에 의해 발생된 면저항과 접촉저항을 감소시키기 위해, 내화 금속 실리사이드층이 소오스/드레인 영역을 구성하는 불순물 확산 영역상에 형성될 수 있다. 일본 특개평 No. 177067/1994에서는, 이와 같은 구조에서의 문제가 설명되어 있는데, 예컨대, 불순물 이온으로서 보론 이온이 주입된 불순물 확산층상에 티타늄 실리사이드층이 형성된 구조에서, 불순물 확산 영역의 보론 일부는 티타늄 실리사이드층으로 흡입되어 그 곳에 저농도층을 형성할 것이다. 이에 대해, 상기 공개공보에서는, 또 다른 불순물 이온 주입이 저농도층의 불순물 농도의 총 감소량을 보충하고, 이로 인해 비오옴 특성이 억제되고 기생저항 증가가 방지되는것으로 나타나 있다.
그러나, 불순물 농도가 낮고 얇은 접합이 형성된 LDD 영역에서, 불순물 농도의 총감소량과 또 다른 이온 주입을 실시하기 위한 정확한 보충량을 미리 계산하는 것은 어렵다. 또한, LDD 영역을 형성함에 있어서, 불순물 농도 감소량을 보충하기 위해 기존 농도보다 농도를 높게 설정하는 것은 문제가 있다. 게다가, 상술한 공개 공보에서와 같이, 불순물의 이동 흡입에 의해 형성된 저농도층은 접촉 층간 주변으로 제한되기 때문에, 접합부는 고 불순물 농도를 갖게될 것이며, 결과적으로 이와 같은 농도 프로파일을 갖는 LDD 영역이 형성될 것이다. 이 때, 소자 특성의 저하가 초래되므로 LDD 구조의 통상 기능을 만족시키는 것은 어렵다.
본 발명의 목적은, 누설 생성을 억제할 수 있도록 메모리 셀 영역을 감소시킬 수 있는 기술을 실현시키고, 우수한 소자 특성을 갖는 고 집적 반도체 메모리 장치를 제공하는 데 있다.
도 1은 본 발명이 이용된 SRAM 셀의 회로도.
도 2는 공지된 SRAM 셀의 레이아웃을 나타내는 도면.
도 3은 본 발명의 SRAM 셀을 구성하는 트랜지스터의 개략 단면도.
도 4는 본 발명에 따른 SRAM 셀의 레이아웃을 나타내는 도면.
도 5는 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 일 실시예를 설명하기 위한 평면도.
도 6은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 일 실시예를 설명하기 위한 단면도.
도 7은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 평면도.
도 8은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 단면도.
도 9는 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 단면도.
도 10은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 평면도.
도 11은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 단면도.
도 12는 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 평면도.
도 13은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 단면도.
도 14는 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 SRAM 셀의 제조 방법을 설명하기 위한 평면도.
도 15는 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 단면도.
도 16은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 평면도.
도 17은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 단면도.
도 18은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 평면도.
도 19는 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 단면도.
도 20은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 평면도.
도 21은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 단면도.
도 22는 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 평면도.
도 23은 본 발명에 따른 반도체 메모리 장치내의 SRAM 셀의 제조 방법을 설명하기 위한 단면도.
＊도면의 주요부분에 대한 부호의 설명＊
T1, T2: 전송 트랜지스터
D1, D2: 구동 트랜지스터
P1, P2: 부하 트랜지스터
BL1, BL2: 비트선
WL : 워드선
L1, L2: 국부 배선
N1, N2: 축적 노드
Vcc : 전원 전압
Vss : 기준 전압
AR : 활성 영역
200 : 반도체 기판
201 : LDD 영역
202 : 소오스/드레인 영역
205 : 게이트 전극
본 발명은, 반도체 기판에 설치된 제 1 도전형 웰상에, 게이트 절연막을 개재하여 형성된 게이트 전극;
게이트 전극의 양측상에, 저 불순물 농도의 제 2 도전형 불순물 확산 영역인 LDD 영역과 고 불순물 농도인 제 2 도전형 불순물 확산 영역인 소오스/드레인 영역으로 형성된 LDD 구조;
LDD 구조와 게이트 전극을 커버하는 층간 절연막; 및
층간 절연막에 형성된 개구를 도전형 금속으로 충진함으로써 형성된 콘택부를 구비하며,
제 1 도전형 웰과 동일한 전위를 갖는 일측의 소오스/드레인에 접속된 콘택부가 일측의 소오스/드레인 영역에 존재하는 LDD 영역과 접촉되도록 배치되고;
제 1 도전형 웰과 다른 전위를 갖는 타측의 소오스/드레인 영역에 접속된 콘택부가 타측의 소오스/드레인 영역에 존재하는 LDD 영역과 비접촉되도록 배치되는 반도체 장치에 관한 것이다.
또한 본 발명은, 한쌍의 전송 트랜지스터 및 한쌍의 구동 트랜지스터와 한쌍의 부하 트랜지스터를 포함하는 플립-플롭 회로를 구비하는 메모리 셀이 포함된 SRAM을 갖는 반도체 장치에 있어서, 부하 트랜지스터들의 각각은,
반도체 기판에 게이트 절연막이 개재되어 형성된 게이트 전극; 및
게이트 전극의 양측상에 형성되고, 저 불순물 농도의 불순물 확산 영역인 LDD 영역과 고 불순물 농도의 불순물 확산 영역인 소오스/드레인 영역이 이루어진 LDD 구조를 구비하며,
소오스 영역에 접속하는 콘택부는, 소오스 영역에 접속하는 콘택부에서 게이트 전극까지의 게이트 길이 방향의 간격이 게이트 전극과 소오스 영역간의 게이트 길이 방향으로의 LDD 영역의 폭보다 작도록 배치되고;
드레인 영역에 접속하는 콘택부는 드레인 영역측에 존재하는 LDD 영역과 비접촉되도록 배치되는 반도체 장치에 관한 것이다.
또한, 본 발명은 한쌍의 전송 트랜지스터 및 한쌍의 구동 트랜지스터와 한쌍의 부하 트랜지스터를 포함하는 플립-플롭 회로를 구비하는 메모리 셀이 포함된 SRAM을 갖는 반도체 장치에 있어서, 각각의 부하 트랜지스터들과 구동 트랜지스터들의 각각은,
반도체 기판에 게이트 절연막이 개재되어 형성된 게이트 전극; 및
게이트 전극의 양측상에 형성되고, 저 불순물 농도의 불순물 확산 영역인 LDD 영역과 고 불순물 농도의 불순물 확산 영역인 소오스/드레인 영역이 이루어진 LDD 구조를 구비하며,
소오스 영역에 접속하는 콘택부는, 소오스 영역과 접속하는 콘택부로부터 게이트 전극까지의 게이트 길이 방향의 간격이 게이트 전극과 소오스 영역간의 게이트 길이 방향으로의 LDD 영역의 폭보다 작도록 배치되고;
드레인 영역에 접속하는 콘택부는 드레인 영역측에 존재하는 LDD 영역과 비접촉되도록 배치되는 반도체 장치에 관한 것이다.
또한 본 발명은, 복수개의 전송 트랜지스터 각각은, 반도체 기판에 게이트 절연막이 개재되어 형성된 게이트 전극; 및
게이트 전극의 양측상에 형성되고, 저 불순물 농도의 불순물 확산 영역인 LDD 영역과 고 불순물 농도의 불순물 확산 영역인 소오스/드레인 영역이 이루어진 LDD 구조를 구비하며,
소오스/드레인 영역에 접속하는 콘택부는, 소오스/드레인 영역측에 존재하는 LDD 영역과 비접촉되도록 배치되는 반도체 장치와 관련된 것이다.
또한 본 발명은 반도체 장치에 관한 것으로, 각각의 콘택부의 하부는 티타늄또는 티타늄 함유 재료로 구성되는 것이 바람직하다.
또한 본 발명은 반도체 장치에 관련 것으로, 부하 트랜지스터의 불순물 확산 영역은 보론을 포함하는 것이 바람직하다.
또한 본 발명은 반도체 장치에 관한 것으로, 부하 트랜지스터, 구동 트랜지스터, 및 전송 트랜지스터의 각각의 소오스/드레인 영역의 표면 상에는 내화 금속 실리사이드층이 형성되는 것이 바람직하다.
또한, 본 발명은 반도체 장치에 관한 것으로, 한쌍의 부하 트랜지스터 중 하나인 제 1 부하 트랜지스터의 드레인 영역에 접속하는 콘택부와, 제 1 도전형막 배선 A로부터 형성되고, 제 1 부하 트랜지스터와 공통인 게이트 전극을 갖는 제 1 구동 트랜지스터의 드레인 영역에 접속하는 콘택부가 일체형으로 형성되어, 층간 절연막인 제 1 절연막에 설치된 다마신 배선을 구성하고;
다마신 배선은 플립-플롭 회로에서 한쌍의 입출력 단자와 교차접속하는 한쌍의 국부배선 중 하나로서 작용하며;
제 1 절연막에 설치된 제 2 도전형막으로부터 제 2 절연막을 개재하여 형성된 제 2 도전형막 배선이 한쌍의 국부배선 중 다른 하나를 구성하는 것이 바람직하다.
또한, 본 발명은 반도체 장치와 관한 것으로, 제 2 도전형막 배선은 적어도 다마신 배선의 상부면과 제 2 절연막이 개재되어 오버랩되고;
제 2 절연막에 의해 분리되는 다마신 배선과 제 2 도전형막 배선은 캐패시터 소자를 구성하는 것이 바람직하다.
또한, 본 발명은 반도체 장치에 관한 것으로, 다마신 배선은, 한 쌍의 구동 트랜지스터 중 하나인 제 1 구동 트랜지스터의 드레인 영역, 한 쌍의 부하 트랜지스터 중 하나인 제 1 부하 트랜지스터의 드레인 영역, 및 한쌍의 구동 트랜지스터 중 다른 하나인 제 2 구동 트랜지스터의 게이트 전극과 함께 한 쌍의 부하 트랜지스터 중 다른 하나인 제 2 부하 트랜지스터의 게이트 전극을 구성하는 제 1 도전형막 배선 B와 접속하도록 배치되고;
제 2 도전형막 배선은, 제 1 구동 트랜지스터와 제 1 부하 트랜지스터의 게이트 전극을 구성하는 제 1 도전형막 배선 A에 접속하는 콘택부, 제 2 구동 트랜지스터의 드레인 영역에 접속하는 콘택부, 및 제 2 부하 트랜지스터의 드레인 영역에 접속하는 콘택부와 접속되는 것이 바람직하다.
본 발명의 중요한 특징 중 한 가지는, LDD 구조로 형성된 모스 전계 효과 트랜지스터 (이하, MOSFET) 에서, 게이트 전극과 소오스/드레인 영역을 접속하는 콘택부간의 게이트 길이 방향으로의 간격을 고려한 특정 레이아웃 구조이다. 이와 같은 레이아웃 구조를 갖는 MOSFET는 SRAM과 같은 고집적 반도체 장치를 구성하는 트랜지스터에 적합하다.
이하, 본 발명의 바람직한 실시 형태를 통하여, SRAM에 본 발명을 적용한 예를 설명한다.
상술한 도 1과 같이, 본 발명의 SRAM 셀의 메모리 셀은 한쌍의 구동 트랜지스터 (D1, D2), 한쌍의 부하 트랜지스터 (P1, P2) 및 한쌍의 전송 트랜지스터 (T1,T2) 로 구성되며, 워드선 (WL) 과 한쌍의 비트선 (BL1, BL2) 의 교차 영역에 배치된다. 한쌍의 구동 트랜지스터 (D1, D2) 와 한쌍의 전송 트랜지스터 (T1, T2) 는 함께 n채널형으로 구성되는 반면, 한쌍의 부하 트랜지스터 (P1, P2) 는 p채널형으로 구성된다.
한쌍의 구동 트랜지스터 (D1, D2) 와 한쌍의 부하 트랜지스터 (P1, P2) 는 플립-플롭 회로를 형성하고, 플립-플롭 회로는 1 비트 정보를 기억하기 위한 정보 저장부로서 기능한다. 이와 같은 플립-플롭 회로는 한쌍의 CMOS 인버터로 구성되고, 각각의 CMOS 인버터는 구동 트랜지스터 (D1, D2) 와 부하 트랜지스터 (P1, P2) 를 포함한다.
전송 트랜지스터 (T1, T2) 각각의 소오스/드레인 영역의 일측은 구동 트랜지스터 (D1, D2) 와 부하 트랜지스터 (P1, P2) 의 드레인과 접속되고, 타측은 비트선 (BL1, BL2) 과 접속된다. 또한, 한쌍의 전송 트랜지스터 (T1, T2) 의 게이트는, 워드선 (WL) 일부를 형성하고 서로 접속된다.
CMOS 인버터 중 하나를 구성하는 구동 트랜지스터 (D1) 와 부하 트랜지스터 (P1) 의 게이트는, 다른 CMOS 인버터를 구성하는 구동 트랜지스터 (D2) 와 부하 트랜지스터 (P2) 의 드레인 (N2; 저장 노드) 과 접속된다. 또한 후자의 CMOS 인버터를 구성하는 구동 트랜지스터 (D2) 와 부하 트랜지스터 (P2) 의 게이트는, 전자의 CMOS 인버터를 구성하는 구동 트랜지스터 (D1) 와 부하 트랜지스터 (P1) 의 드레인 (N1; 저장 노드) 과 접속된다. 실제로, 한쌍의 CMOS 인버터는 CMOS 인버터 각각의 입출력부 (저장 노드) 가 다른 CMOS 인버터의 게이트와 한쌍의 배선 (L1, L2) 을 통해 교차접속될 것이며, 이 배선 (L1, L2) 을 국부배선이라 한다.
또한, 기준 전압 (Vss; 예를 들면, GND) 은 구동 트랜지스터 (D1, D2) 각각의 소오스 영역에 인가되고, 전원 전압 (Vcc) 은 부하 트랜지스터 (P1, P2) 각각의 소오스 영역에 인가된다.
다음으로, 도 3 및 도 4를 참조하여, LDD 구조로 형성된 MOSFET와 함께, 게이트 전극과 소오스/드레인 영역을 연결하는 콘택부 간의 게이트 길이 방향으로의 간격을 고려하여 특정 레이아웃 구조의 일 실시예를 설명한다.
도 3은 본 실시예의 SRAM 셀을 구성하는 구동 트랜지스터 또는 부하 트랜지스터의 구조를 보여주는 개략 단면도이고, 도 4는 SRAM 셀의 레이아웃을 보여주는 도이다. 상술한 도 2와 대응되는 부분을 지시하기 위해, 도 4에서는 동일한 도면 부호를 사용한다.
여기서, 게이트 전극 (205) 은 소자 분리 절연막 (도시되지 않음) 에 의해 분리된 실리콘 반도체 기판 (200) 의 활성 영역 상에, 게이트 절연막 (203) 을 개재하여 형성되고, 측벽막 (204) 은 게이트 전극 (205) 양측에 형성된다.
또한, 게이트 전극 (205) 의 양측상에서, 반도체 기판 내부에는, 저농도 불순물을 포함하는 불순물 확산 영역인 LDD 영역 (201) 과, 고농도 불순물을 포함하는 불순물 확산 영역인 소오스/드레인 영역 (202) 이 형성되어 LDD 구조가 설정된다. p형 불순물로서 보론이, n형 불순물로서 인 또는 비소가 채택된다. 소오스/드레인 영역의 불순물의 도즈 (dose) 량은 1×1015내지 8×1015atoms/㎠ 으로 설정되고, LDD 영역의 불순물의 도즈량은 1×1013내지 2×1014atoms/㎠ 으로 설정되는 것이 바람직하다. 특히, LDD 영역의 불순물의 도즈량은 상술한 범위에서 조절되어, 불순물 확산 영역의 접합 층간에서 전기장 증가에 의해 발생되는 오프상태 (off-state) 전류 증가를 억제하는 것이 바람직하다. 또한, 소오스/드레인 영역의 접합 깊이는 0.1㎛ 내지 0.2㎛로 설정되는 것이 바람직하다. n형 MOSFET의 LDD 영역의 접합 깊이는 0.02㎛ 내지 0.05㎛로, p형 MOSFET의 LDD 영역의 접합 깊이는 0.03 ㎛ 내지 0.06㎛으로 설정되는 것이 바람직하다.
게이트 전극의 게이트 길이는 0.18㎛ 내지 0.20㎛로 설정되고, 측벽 절연막의 폭 (W5; 게이트 길이 방향으로의 길이) 는 0.09㎛ 내지 0.13㎛으로 설정되는 것이 바람직하다. 측벽 절연막의 폭 (W5) 이 과도하게 좁은 경우, LDD 영역이 그 제조시에 감소되고, LDD 구조의 전기장의 제어 효율이 감쇄된다. 반면에, 측벽 절연막의 폭 (W5) 이 너무 넓으면, LDD 영역은 상당히 길게 되고 저항이 증가하여 트랜지스터의 특성 저하가 발생된다. 상술된 구성에 의하여, MOSFET의 기본 형성을 얻는다.
또한, 상기 MOSFET에서는, 총 저항 감소를 위해, 내화 금속 실리사이드층 (210) 은 게이트 전극 (205) 과 소오스/드레인 영역 (202) 에 형성된다. 이러한 내화 금속 실리사이드층으로, 티타늄 실리사이드층과 코발트 실리사이드층이 사용될 수 있지만, 실리사이드층들의 저항과 보론의 흡입 경향을 고려할 때 코발트 실리사이드층이 더 바람직하다. 캡 절연층이 게이트 전극에 설치되는 경우, 내화 실리사이드층 (210) 은 이 캡 절연층에 형성되지 않는다.
앞의 MOSFET는 다음과 같은 방법에 의해 제조한다.
먼저, 실리콘 반도체 기판에, 소자 분리 절연막을 트렌치 분리 방법에 의해 형성하고, 소자 분리 절연막이 형성되지 않은 활성 영역에는 게이트 절연막과 게이트 전극을 형성한다.
다음으로, 낮은 도즈량의 불순물 이온 주입을 실시함으로써, 저 농도 불순물층을 형성하고, 절연막을 형성한 후, 측벽 절연막을 형성하기 위해 에치백을 게이트 전극의 양측부에 적용한다. 다음으로, 높은 도즈량의 불순물 이온 주입을 실시함으로써, 고농도 불순물층을 형성하고, 저농도 불순물층과 고농도 불순물층을 활성화시키기 위한 열처리를 실시하여 LDD 영역과 소오스/드레인 영역을 형성한다.
다음으로, Co 등의 내화 금속막을 실리콘 반도체 기판에 스퍼터링법에 의해 형성하고, 실리콘과 내화 금속막을 서로 반응하도록 열처리를 실시하며, 내화 금속 실리사이드막은 게이트 전극과 소오스/드레인 영역을 형성한다. 미반응 내화 금속막은 습식 식각법을 통해 제거한다.
다음으로, 도 3과 같이, 상술한 MOSFET에서, 층간 절연막 (206) 을 형성한 후, 콘택부 (207) 각각을 소오스/드레인 영역 (202) 에 형성된 내화 금속 실리사이드층 (210) 과 접촉하도록 형성한다. 콘택부 (207) 는 다음과 같은 방법으로 형성한다. 먼저, 콘택홀 (202) 을 소오스/드레인 영역 (202) 에 형성된 내화 금속 실리사이드층 (210) 에 도달하도록 층간 절연막 (206) 내에 형성한다. 장벽막 (207b) 을 티타늄, 질화티타늄와 같은 티타늄 함유 재질로, 이 콘택홀 내부에 형성하고, 콘택홀이 알루미늄, 텅스텐과 같은 도전형 재질 (207a; 매장된 전도부) 로 채워짐으로써, 콘택부를 형성한다. 장벽막 (207b) 으로서는 티타늄막과 질화티타늄막의 순서로 형성된 적층막을 사용하는 것이 바람직하다. 이와 같은 적층막에서, 질화티타늄막은 주로 장벽으로 역할하는 적층막의 용량을 향상시킬 수 있도록 설정하고, 티타늄막은 접촉 저항을 낮출 수 있도록 설정된다. 또한, 콘택홀 내부가 티타늄 함유 재질로 충진됨으로써 콘택부가 형성되는 것도 가능하다.
본 발명의 반도체 장치의 구조에 대한 중요한 요소 중 한가지는, LDD 구조가 형성된 제 1 도전형 웰과 다른 전위를 갖는 일측의 소오스/드레인 영역과 접속되는 콘택부가, 이 일측의 소오스/드레인 영역에 존재하는 LDD 영역과 접촉하지 못하도록 배치된 레이아웃이다. 이와 같은 레이아웃은 콘택부가 LDD 영역과 접촉될 때 발생되는 누설 생성과 같은 소자 특성 저하를 방지할 수 있다. 또한, 제 1 전도형 웰과 동일한 전위를 갖는 타측 소오스/드레인 영역에 접속되는 콘택부와 대응하여, 레이아웃은, 콘택부와 게이트 전극간의 게이트 길이 방향으로의 간격이 게이트 전극과 그 소오스/드레인 영역간에 존재하는 게이트 길이 방향의 LDD 영역의폭보다 더 작게 형성되어도 무방하다. 이와 같은 레이아웃은, 콘택부가 LDD 영역과 접촉되고 콘택부와 게이트 전극간의 간격이 감소되더라도, 누설 생성과 같은 소자 특성의 저하가 발생되지 않고, 반도체 장치의 집적도가 상승되도록 촉진한다.
도 3과 같이, 본 실시예의 SRAM 셀에서, 부하 트랜지스터 (P1, P2) 각각은 LDD 구조와 함께 p형 MOSFET를 구성하고, 여기서 드레인 영역을 접속하는 콘택부는 그 드레인 영역의 일측에 존재하는 LDD 영역과 접촉되지 않도록 배치된다. 결과적으로, 도 4의 B1과 B2와 대응되는 게이트 전극과 드레인 영역을 접속하는 콘택부 간의 게이트 길이 방향으로의 간격 (W1) 은 게이트 전극과 드레인 영역 간에 게이트 길이 방향으로 위치된 LDD 영역의 폭 (W3) 보다 크다. 이와 함께, 콘택부는 불순물 확산 영역과 직접 접촉하지 못하도록 실리사이드 영역에 설정되는 것이 바람직하다. 콘택부가 LDD 영역과 접촉되지 않는 배치로 배열됨으로써, LDD 영역의 보론이 콘택부로 흡입되는 것을 방지할 수 있고, 동시에 누설 생성을 억제할 수 있다. 간격 W1(B1, B2) 은 콘택부가 LDD 영역과 접촉되지 않는 길이로 형성되어야 하지만, 0.08㎛ 이상으로 설정되는 것이 바람직하다. 크기는 메모리 크기를 초과하지 않는 범위내에서 유지되고, 대량 생산을 위한 장치 능력을 고려하여, 그 양자의 요건을 만족시키기 위해서 본 발명의 간격 W1(B1, B2) 은 0.16㎛ 정도로 설정될 수도 있다.
이에 대해, 부하 트랜지스터 (P1, P2) 에서, 게이트 전극과 소오스 영역을 접속하는 콘택부간의 게이트 방향으로의 간격 (W2; 도면의 A1및 A2와 대응되는) 은 게이트 전극과 소오스 영역간에 존재하는 LDD 영역의 게이트 길이 방향으로의 폭 (W4) 보다 작다. 이러한 경우, 콘택부가 LDD 영역과 접촉되더라도, 바이어스는 소오스 영역 일측에 형성된 불순물 확산 영역의 접합부에 형성되지 않는다. 따라서, 소오스 영역 일측의 LDD 영역에서의 불순물 농도가 일부 보론의 흡입에 의해서다소 변화되더라도, 누설은 발생되지 않는다. 간격 W2(A1, A2) 은 0.01㎛ 이상으로 설정되어 충분한 절연이 확보되는 것이 바람직하며, 크기가 메모리 크기를 초과하지 않도록 0.13㎛ 정도의 범위로 설정될 수 있다.
또한, 부하 트랜지스터에서와 같이, LDD 구조를 갖는 n형 MOSFET를 구성하는 구동 트랜지스터 (D1, D2)에서, 드레인 영역을 접속하는 콘택부는 드레인 영역의 일측에 존재하는 LDD 영역으로 접촉되지 않도록 배치되는 것이 바람직하다. 실제로, 게이트 전극과 드레인 영역을 접속하는 콘택트 간의 게이트 길이 방향으로의 간격 (W1; 도 4의 F1및 F2와 대응되는) 은, 게이트 전극과 드레인 영역 간에 위치하는 게이트 길이 방향으로의 LDD 영역의 폭 (W3) 보다 크게 설정되는 것이 바람직하다. 이와 함께, 콘택부는 실리사이드 영역에 불순물 확산 영역과 직접 접촉되지 않도록 설정되는 것이 바람직하다. 콘택부는 LDD 영역과 접촉되지 않도록 배치됨으로써, 소자 특성에서 물리적 접촉이 발생되는 문제를 억제할 수 있다. 비록 간격 W1(F1, F2) 은 접촉부가 LDD 영역과 접촉되지 않도록 길게 설정될 수 있지만 0.06㎛ 이상으로 설정되는 것이 바람직하다. 메모리 크기를 지나치게 확장하지 않는 범위에서 크기가 구비되어야 하는 요건을 부합시키기 위해, 간격 W1(F1, F2) 은 0.16㎛ 정도로 설정될 수 있다.
이에 대해, 구동 트랜지스터 (D1, D2) 에서, 게이트 전극과 소오스 영역을 접속하는 콘택부 간의 게이트 길이 방향으로의 간격 (W2) 은, 게이트 전극과 소오스 영역간에 존재하는 게이트 길이 방향으로의 LDD 영역의 폭 (W4) 보다 작은 것이 바람직하다. 이 때, 콘택부가 LDD 영역과 접촉한다면, 바이어스는 소오스 영역 측에 있는 불순물 확산 영역의 접합부에 형성되지 않는다. 따라서, 소자 특성은 이 물리적 접촉에 의해 쉽게 영향을 받지 않는다. 충분한 절연성을 확보하기 위해, 간격 W2(E1, E2) 은 0.01㎛ 이상으로 설정하는 것이 바람직하고, 메모리 크기가 지나치게 크지 않은 범위의 크기가 설정되도록 0.13㎛ 정도로 설정할 수 있다.
부하 트랜지스터와 구동 트랜지스터에서, 도 3의 상술한 간격 (W3)의 설정은 도 4의 간격 (A1, A2, E1, E2) 를 좁혀서, 워드선의 길이의 방향으로의 메모리 셀 폭이 감소될 수 있도록 한다.
본 실시예의 SRAM 셀과 전송 트랜지스터 (T1, T2) 에서, 소오스/드레인 영역을 접속하는 콘택부는 소오스/드레인 영역측에 존재하는 LDD 영역과 접촉되지 않도록 배치되는 것이 바람직하다. 이 때, 게이트 전극과, 다른 메모리 셀 측에 존재하는 소오스/드레인 영역을 접속하는 콘택부 간의 게이트 길이 방향으로의 간격은, 게이트 전극과 소오스/드레인 영역 간에 존재하는 게이트 길이 방향으로의 LDD 영역의 폭보다 크게 설정된다. 또한, 콘택부는 실리사이드 영역에 설정되어, 불순물 확산 영역과 직접 접촉되지 않는 것이 바람직하다. 충분한 절연성 확보를 위해, 간격 (G1, G2) 은 0.06㎛ 이상으로 설정되는 것이 바람직하고, 크기가 메모리 크기가 지나치게 크지 않은 범위로 유지되는 0.13㎛ 정도로 설정될 수 있다. 또한, 타측의 소오스/드레인 영역을 접속하는 콘택부 (구동 트랜지스터의 드레인 영역을 접속하는 콘택부와 공통된 콘택부) 를 고려하여, 콘택부는 소오스/드레인 영역 측에 존재하는 LDD 영역과 접촉되지 않는 것이 바람직하다.
상술한 구조는 본 발명자에 의해 제공된 발견을 기초로 하여, 게이트 전극과 콘택부 간의 간격이 웰 전위와 동일한 전위를 갖는 불순물 확산 영역의 LDD 영역의 크기보다 작게 형성되고, 웰 전위와 다른 전위를 갖는 불순물 확산 영역의 LDD 영역의 크기보다 크게 형성되며, 특히 p형 MOSFET에서는 웰 전위와 다른 전위를 갖는 불순물 확산 영역에 있는 LDD 영역의 크기보다 넓은 간격을 형성하고, 실리사이드 영역에 콘택부를 설정하는 것이 바람직하다.
지금까지, 본 실시예는 누설 생성과 같은 소자 특성의 저하를 억제함과 동시에, 메모리 셀의 크기를 성공적으로 감소시키는 것을 설명하였다. 메모리 셀의 크기 감소는, 도 5와 도 6에 나타난 실시예와 같이, 게이트 전극과 소오스/드레인영역에 배치된 콘택부간의 간격을 고려한 특정 레이아웃 구조의 적용을 통해 달성될 수 있다.
도 5 및 도 6에 나타낸 실시예와 같이, 한 쌍의 국부배선 (L1, L2) 은, 하부층에 형성된 다마신 (damascene) 배선으로 형성되는 국부배선과, 상부층에 형성되는 판 형상의 도전형막으로 형성되는 국부배선으로 이루어지는 두 층으로 마련된다. 또한, 이러한 국부배선은 기판의 상부면에서 볼 때, 상부층 국부배선의 일부분이 절연막을 사이에 두고 적어도 하부층 국부배선의 상부면 (다마신 배선) 과 오버랩되는 방법으로 배치된다.
국부배선 중 하나를 구성하는 다마신 배선은, 부하 트랜지스터 (P1) 의 드레인 영역에 설정된 콘택부와 구동 트랜지스터 (D1) 의 드레인 영역에 설정된 콘택부와 일체형으로 형성된다. 본 실시예의 SRAM 셀에서, 다마신 배선은, 부하 트랜지스터 (P1) 와 구동 트랜지스터 (D1) 중 어느 하나의 드레인 영역 측에 형성된 LDD 영역과 접촉되지 않도록 배치된다. 즉, 적어도 활성 영역에서, 다마신 배선과 게이트 전극 간의 간격은 게이트 전극과 드레인 영역 간에 존재하는 게이트 길이 방향으로의 LDD 영역의 폭보다 크게 설정된다.
게이트 전극과 소오스/드레인 영역에 설정된 콘택부 간의 다른 간격을 고려한 레이아웃 구조는 후술될 실시예와 같은 방법으로 설정될 수 있다. 그러나, 도 5에서 나타난 구조에서, 부하 트랜지스터 (P1, P2) 의 소오스 영역을 접속하는콘택부 (22, 23) 는, 심지어 게이트 전극과 콘택부 간의 게이트 길이 방향으로의 간격이 게이트 전극과 소오스 영역간에 존재하는 게이트 길이의 방향으로의 LDD 영역의 폭보다 작은 경우에도 대응된다 할지라도, 콘택부가 소오스 영역 측의 LDD 영역과 접촉되지 않는 레이아웃이다.
상술한 구조에서, 절연막에 의해 분리되는 하부층 국부배선 (다마신 배선) 과 상부층 국부배선 (판형 배선) 이 캐패시터 소자를 구성하기 때문에, 누설 발생 억제 및 메모리 셀 영역의 감소와 더불어, α-선 소프트 에러 저항의 감소가 방지될 수 있으며, 이는 메모리 셀 크기의 소형화와 작동 전압 감소를 가능하게 할 것이다.
또한, 이와 같은 구조에서, 하부층에 설정된 국부배선 중 하나가 다마신 배선으로 형성된다면, 하부층 국부배선이 콘택 플러그와 함께 형성되므로, 제조 공정은 보다 적은 수의 단계로 수행될 수 있다.
다음으로, 도면을 참조하여, 상술한 SRAM의 구조를 상세하게 설명한다.
도 5는 메모리 셀의 평면도이고, 도 6(a) 및 6(b) 는 도 5의 a-a' 선 및 b-b' 선에 따른 단면도이다. 절연막, 비트선, 비트선을 접속하기 위한 플러그는 본 평면도에 나타내지 않았다.
메모리 셀에 포함된 6개의 트랜지스터는 단결정 실리콘으로 형성된 반도체 기판 상의 소자 분리 영역 (5) 으로 둘러싸인 활성 영역 (AR) 에 형성된다. n채널형 구동 트랜지스터 (D1, D2) 와 전송 트랜지스터 (T1, T2) 는 p형 웰 영역에 형성되는 반면, p채널형 부하 트랜지스터 (P1, P2) 는 n형 웰 영역에 형성된다.
한쌍의 전송 트랜지스터 (T1, T2) 각각은 p형 웰의 활성 영역에 형성된 n형 소오스/드레인 영역 (13a), 활성 영역 표면에 형성된 게이트 산화막 (7), 게이트 산화막에 형성된 게이트 전극 (8) 으로 구성된다. 게이트 전극 (8) 은, 예컨대 도핑된 다결정 실리콘막과 내화 금속 실리사이드막으로 형성된 코발트 실리사이드막과 같은 적층 구조로 형성되며, 워드선 (WL) 과 일체형으로 형성된다. 워드선 (WL) 은 제 1 방향 (도 5의 좌우 방향) 으로 설정되고, 한 쌍의 전송 트랜지스터는 제 1 방향을 따라 서로 근접하도록 배치된다. 또한, 한쌍의 전송 트랜지스터의 배치는 제 1 방향과 수직하도록 게이트 길이 방향이 제 2 방향 (도 5의 상하 방향) 과 일치하도록 배치된다.
한쌍의 구동 트랜지스터 (D1, D2) 각각은 p형 웰 활성 영역에 형성된 n형 소오스/드레인 영역 (13a), 활성 영역 표면에 형성된 게이트 산화막 (7), 및 게이트 산화막 (7) 에 형성된 게이트 전극 (9, 10) 으로 구성된다. 게이트 전극 (9, 10) 은, 도핑된 다결정 실리콘막과 내화 금속 실리사이드막으로 형성된 코발트 실리사이드막 등과 같은 적층구조를 갖는다. 구동 트랜지스터 (D1) 의 드레인 영역은 전송 트랜지스터 (T1) 의 소오스/드레인 영역의 하나와 동일하게 활성 영역에 형성되는 반면, 구동 트랜지스터 (D2) 의 드레인 영역은 전송 트랜지스터 (T2) 의 소오스/드레인 영역의 하나와 동일하게 활성 영역에 형성된다.
한쌍의 부하 트랜지스터 (P1, P2) 각각은 n-형 웰의 활성영역에 형성된 p형 소오스/드레인 영역 (13b), 활성 영역 표면에 형성된 게이트 산화막 (7), 및 게이트 산화막에 형성된 게이트 전극 (9, 10) 으로 구성된다. 부하 트랜지스터 (P1) 의 게이트 전극 (9) 은 구동 트랜지스터 (D1) 의 게이트 전극과 함께 일체형으로 형성되는 반면, 부하 트랜지스터 (P2) 의 게이트 전극 (10) 은 구동 트랜지스터 (D2) 의 게이트 전극과 함께 일체형으로 형성된다.
코발트 실리사이드 등과 같은 내화 금속 실리사이드층은 (도시되지 않음), 한쌍의 구동 트랜지스터, 한쌍의 부하 트랜지스터, 및 한쌍의 전송 트랜지스터의 소오스/드레인 영역의 표면상에 설정되어, 콘택 플러그에 의해 발생된 면저항과 접촉 저항이 감소되도록 설정되는 것이 바람직하다.
한쌍의 구동 트랜지스터, 한 쌍의 부하 트랜지스터, 및 한쌍의 전송 트랜지스터의 게이트 전극의 측면에는 측벽 (12) 이 형성된다.
6개의 트랜지스터 중 하나의 상부면에는, 실리콘 질화막 (14) 이 형성되고, 이 실리콘 질화막 (14) 의 상부면에는 제 1 층간 절연막 (15) 이 300㎚ 내지 1000㎚ 정도의 두께로, PSG (Phoshpo-Silicate Glass), BPSG (Boron Phosphorous Silicate Glass) 등으로부터 형성된다.
제 1 층간 절연막 (15) 내에, 한쌍의 국부배선 중 하나인 다마신 배선 (16, L1) 이 형성된다. 다마신 배선 (16, L1) 을 형성하기 위해, 트랜치는 제 1 층간절연막 (15) 에 형성되고, 텅스텐과 같은 도전성 금속으로 충진된다. 이 다마신 배선 (16, L1) 의 일단부는 구동 트랜지스터 (D1)의 드레인 영역과 전기적으로 접속되는 반면, 타단부는 부하 트랜지스터 (P1)의 드레인 영역과 전기적으로 접속된다. 또한, 다마신 배선 (16, L1) 의 중심부는 게이트 전극 (10) 과 전기적으로 접속되고, 이는 구동 트랜지스터 (D2) 와 부하 트랜지스터 (P2) 에 적용된다. 게이트 전극 (10) 은 구동 트랜지스터 (D2) 의 드레인 영역과 부하 트랜지스터 (P2) 의 드레인 영역간을 브랜치 오프시키고, 브랜치부는 다마신 배선 (16) 의 중심부와 접촉된다.
다마신 배선 (16, L1) 이 형성된 제 1 층간 절연막 (15) 에서, 제 2 층간 절연막은 (17) 은 10㎚에서 150㎚ 정도의 두께로, 실리콘 산화막 등으로부터 형성된다. 또한, 제 2 층간 절연막과 제 1 층간 절연막을 관통하여 형성된 콘택홀은 텅스텐과 같은 도전형 금속으로 충진되어 콘택 플러그로 설정된다. 이러한 콘택 플러그는 6개의 트랜지스터의 소오스/드레인 영역과 대응하여 접촉되는 플러그 (19-26) 와, 게이트 전극 (9) 과 접촉하는 플러그 (18) 이며, 구동 트랜지스터 (D1) 와 부하 트랜지스터 (P1) 에 공통으로 사용된다.
제 2 층간 절연막의 상부면에서, 국부배선 (27, L1) 이 질화 티타늄 (TiN) 등으로, 100㎚에서 200㎚의 정도의 두께로 형성된다. 국부배선 (27, L2) 은, 구동 트랜지스터 (D1) 와 부하 트랜지스터 (P1) 에 공통의 게이트 전극 (9) 과 접속된 플러그 (18), 구동 트랜지스터 (D2) 의 드레인 영역과 접촉된 플러그 (19), 및 부하 트랜지스터 (P2) 의 드레인 영역과 접속된 플러그 (20) 와 전기적으로 접촉되도록 접속된다. 또한, 국부배선 (27, L1) 의 배치는, 그 국부 배선의 일부가 제 2층간 절연막을 개재하여 적어도 다른 국부배선인 상술한 다마신 배선 (16) 의 상부면의 일부분과 오버랩되는 방법으로 배치된다. 제 2 층간 절연막에 의해 분리되는 국부배선 (27, L2) 과 다마신 배선 (16, L1) 은 캐패시터 소자를 구성한다. 캐패시터 소자 효과 측면에서, 국부배선 (27, L2) 은 다마신 배선 (16, L1) 의 상부면을 커버하고, 도 5에 나타난 구조에서, 국부배선 (27, L2) 은 다마신 배선 (16, L1) 의 상부면 전면을 커버하도록 설정된다.
또한, 상위층과 접속되는 비아 플러그와의 접속을 용이하게 하기 위해, 콘택 플러그 (21-26) 에서, 패터닝에 의해 국부배선 (27, L2) 과 동시에 형성된 직사각형 전도성막 패턴 (28-33) 이 제공된다.
국부배선 (27, L2) 이 형성된 제 2 층간 절연막 (17) 의 상부면에, 제 3 층간 절연막 (34) 이 실리콘 산화막 등으로부터 형성되고, 전원 전압 (Vcc) 을 인가하는 전원 전압선 (41) 과 기준 전압 (Vss) 을 인가하는 기준 전압선 (42) 이 상술한 제 1 방향을 따라 형성된다. 전원 전압선 (41) 은 제 3 층간 절연막 (34)에설정된 비아 플러그 (36, 37) 와 제 1 및 제 2 층간 절연막에 설정된 콘택 플러그 (22, 23) 를 통해 부하 트랜지스터 (P1, P2)의 소오스 영역과 각각 전기적으로 접속된다. 기준 전압선 (42) 은 제 3 층간 절연막에 설정된 비아 플러그 (35, 38) 와 제 1 및 제 2 층간 절연막에 콘택된 콘택 플러그 (21, 24) 를 통해 구동 트랜지스터 (D1, D2) 의 소오스 영역과 전기적으로 접속된다. 이러한 배선은 예컨대, 패터닝된 알루미늄막이나 알루미늄막 상에는 반사 방지 코팅막으로서 위치되고, 알루미늄막 하부에는 장벽 금속막으로서 위치되는, TiN 등의 막과 알루미늄으로 이루어진 적층막으로부터 형성될 수 있다.
또한, 상층과 접속된 비아 플러그와의 접속을 용이하게 하기 위해, 전송 트랜지스터 (T1, T2) 의 소오스/드레인 영역 일측에 전기적 접속을 형성하기 위한 제 3 절연막 (34) 에 설정된 플러그 (39, 40) 의 상부면에는, 각각 전원 전압선 (41) 및 기준 전압선 (42) 과 패터닝에 의해 동시에 형성된 직사각형 전도막 패턴 (43, 44) 이 제공된다.
전원 전압선 (41) 과 기준 전압선 (42) 이 형성된 제 3 층간 절연막 (34) 의 상부면에는, 제 4 층간 절연막 (도시되지 않음) 이 실리콘 산화막으로부터 형성되고, 그 상부면에는 한쌍의 비트선 (BL1, BL2; 도시되지 않음) 이 상술한 제 2 방향을 따라 형성된다. 비트선 (BL1) 중 하나는, 제 4 층간 절연막에 설정된 비아 플러그와 제 3 층간 절연막에 설정된 비아 플러그 (40), 및 제 1 및 제 2 층간 절연막에 위치된 콘택 플러그 (26) 를 통해 전송 트랜지스터 (T1) 의 소오스/드레인 영역 일측과 전기적으로 접속된다. 다른 비트선 (BL2) 은, 제 4 층간 절연막에 설정된 비아 플러그와 제 3 층간 절연막에 위치된 비아 플러그 (39), 및 제 3 층간 절연막과 함께 제 1 층간 절연막과 제 2 층간 절연막에 위치된 콘택 플러그 (25) 를 통해, 전송 트랜지스터 (T2) 의 소오스/드레인 영역 일측과 전기적으로 접속된다. 이러한 배선은 예컨대, 패터닝된 알루미늄막이나 장벽막에서 TiN막 등은 알루미늄막 상에 무반사 방지 코팅막으로서 위치되고, 알루미늄막 하부에 장벽 금속박으로서 위치되는 TiN 등의 막과 알루미늄막으로 이루어진 적층막으로 이루어 질 수 있다.
다음으로, 본 발명의 반도체 메모리 장치의 SRAM 셀을 제조하는 방법을 도면을 참조하여 설명한다. 이 때, 평면도는 일부 절연막을 적당히 생략하여, 나타낸다.
먼저, p형 단결정 실리콘으로 형성된 반도체 기판 (1) 의 주면에서, 실리콘 산화막 (2) 과 실리콘 질화막 (3) 을 순차적으로 공지된 방법으로 형성한다. 공지된 방법에 의해 소정의 상술된 패턴 형상의 포토레지스트를 마스크로서 사용하여, 건식 식각을 그곳에 실시하고, 실리콘 질화막 (3) 과 실리콘 산화막 (2) 이 패턴 형성된다. 다음으로, 나머지 실리콘 질화막 (3) 과 실리콘 산화막 (2) 을 마스크로 이용하여, 반도체 기판 (1) 을 건식 식각하여, 소자 분리를 위한 트랜치가 형성된다 (도 7 및 도 8 참조). 도면에서, AR로 표시된 영역은 활성 영역이고, 이 단계에서 소자 분리를 위한 트랜치가 AR 이외의 영역에 형성된다. 또한, MR 영역은 점선에 의해 둘러싸인 영역이며, 하나의 메모리 셀에 대한 영역을 나타낸다. 복수개의 메모리 셀은, 상술한 제 1 방향 (도 7의 좌우 방향) 을 따라, MR로 표시되는 직사각형의 각각의 변을 대칭선축으로 사용하도록 배치되고, 이웃하는 메모리 셀간의 AR로 표시된 형상이 상술된 제 2 방향으로 대칭 이미지 (거울 동작) 가 되도록 배치되는 반면, 상술한 제 2방향을 따라 MR로 표시되는 직사각형의 각 변들이 기준선으로서 배치되고, 이웃하는 메모리 셀간의 AR 형상이 상술된 제 1 방향으로 이동 (평형 이동) 된 이미지가 되도록 배치된다. 또한, 메모리 셀은 모든 두 이웃하는 메모리 셀간의 AR로 표시된 형상이 MR로 표시된 직사각형의 동일한 변에 대하여 대칭이 되도록 배치되는 것이 바람직하다.
다음으로, 도 9에 나타난 바와 같이, 트랜치 (4) 의 내부는 실리콘 산화막으로 충진되고, 소자 분리 영역 (5) 이 형성된다. 소자 분리 영역 (5) 은 아래와 같이 형성된다. 트랜치 (4) 가 설치된 반도체 기판 (1)에서, 실리콘 산화막은 CVD (Chemical Vapor Deposition) 법에 의해 트랜치 내부를 채우기에 충분히 두껍게 형성한 후, 스토퍼로서 실리콘 질화막 (3) 을 사용하여, 트랜치 (4) 내부에 존재하는 부분외의 실리콘 산화막을 제거하기 위해 에치백 또는 화학적 기계적 연마를 두껍게 형성된 실리콘 산화막에 실시하여, 소자 분리 영역 (5) 을 형성한다.
다음으로, 도 10 및 도 11과 같이, 반도체 기판의 실리콘 질화막 (3) 과 실리콘 산화막 (2) 이 식각되어 제거된 후, 실리콘 산화 막 (2a; 희생 산화막) 은 10㎚ 내비 30㎚ 두께로 형성되고, 레지스트 (6) 는 부하 트랜지스터 (P1, P2) 가 형성된 영역에 형성된다. 이와 같은 레지스트 (6) 와 상술한 산화막 (2a) 을 마스크와 관통막으로 사용함으로써, p형 불순물 (예를 들어, 보론 및 BF2) 의 이온 주입이, 앞의 부하 트랜지스터 (D1, D2) 및 전송 트랜지스터 (T1, T2) 가 형성되는 p형 웰 영역에 적용되도록 한다. 다음으로, 레지스트 (6) 를 제거한 후, p형 웰 영역에 다른 레지스트를 형성하고, 이 레지스트와 상술한 산화막 (2a) 을 마스크와 관통막으로서 사용하여 n형 불순물의 (예컨대, 인 또는 비소) 이온 주입이 실행되어 앞의 부하 트랜지스터 (P1, P2) 가 형성되는 n형 웰 영역이 형성된다.
다음으로, 반도체 기판에 존재하는 실리콘 산화막 (2a; 희생 산화막) 을 제거한 후, 게이트 산화막이 열산화법에 의해 형성되고, 도핑된 다결정 실리콘막이 형성된다. 이 때, 텅스텐 실리사이드막과 같은 내화 금속 실리사이드막을 도핑된 다결정 실리콘막에 형성한 후, 캡층 형성용 실리사이드막을 그 위에 형성한다. 다음으로, 소정의 패턴으로 형성된 포토레지스트를 마스크로서 이용하여, 건식 식각이 실시되어, 도핑된 다결정 실리콘막과 게이트 산화막이 동시에 패터닝되고, 전송 트랜지스터 (T1, T2) 의 게이트 전극 (8; 워드선 WL), 구동 트랜지스터 (D1, D2) 와 부하 트랜지스터 (P1, P2) 의 게이트 전극 (9, 10) 이, 도 12 및 도 13과 같이 형성된다.
다음으로, 도 14 및 도 15에 나타난 트랜지스터 구조는 다음과 같다. n형 웰 영역에 형성된 레지스트를 마스크로서 사용하여, n형 불순물의 이온 (예컨대, 인 또는 비소) 주입을 상대적으로 작은 도즈량으로 실행하여, p형 웰 영역에 LDD 영역 (11) 을 형성한다. 이 레지스트를 제거한 후, p형 웰 영역에 형성된 다른 레지스트를 마스트로서 사용하여, p형 불순물의 이온 (보론, BF2) 주입이 거기에 실행되어 LDD 영역 (11) 을 n형 웰 영역에 형성하도록 한다. 다음으로, 레지스트가 제거된 후, 실리콘 산화막이 CVD 방법에 의해 기판에 형성되고, 실리콘 산화막을 에치백하기 위해, 측벽 (12) 이 게이트 전극의 측면에 형성된다. 그 후, n형 웰 영역에 형성된 레지스트를 마스크로서 이용하여, n형 불순물의 이온주입이 비교적 높은 도즈량으로 적용되어 n형 소오스/드레인 영역들이 p형 웰 영역에 형성되도록 한다. 다음으로, 레지스트를 제거한 후, p형 웰 영역에 형성된 다른 마스크로서 레지스트를 사용하여, p형 불순물의 이온 주입이 거기에 적용되어 n형 웰 영역에 p형 소오스/드레인 영역 (13b) 을 형성한다.
각 단계가 완료된 후, 소오스/드레인 영역에서, 내화 금속 실리사이막이 형된다. 먼저, 반도체 기판에서, Co와 같은 내화 금속막은 스퍼터링법 등으로 형성된다. 다음으로, 어닐링에 의해, 내화 금속막과 소오스/드레인 영역을 서로 반응시킨 후, 미반응 내화 금속은 식각에 의해 제거됨으로써, 내화 금속 실리사이드막이 소오스/드레인 영역에 형성된다. 만약, 상술한 단계에서, 텅스텐 실리사이드막 또는 실리콘 산화막이 게이트 전극에 형성되지 않는다면, 내화 금속 실리사이드막은 재가열되어 게이트 전극에 형성된다.
다음으로, 실리콘 질화막 (14) 이 CVD 방법에 의해 반도체 기판에 형성된 후, 층간 절연막 (15) 은 PSG, BPSG 등으로부터 형성된다. 상술한 패턴에 형성된 포토레지스트를 마스크로서 사용하여, 건식 식각에 의해 실리콘 질화막 (14) 과 제 1 층간 절연막 (15) 을 관통하는 구멍을 형성하여, 기판 표면과 게이트 전극에 도달하는 트랜치가 형성된다. 이러한 트랜치는 텅스텐과 같은 도전형 금속으로 충진됨으로써, 다마신 배선으로 형성된 국부배선 (L1) 이 도 16 및 도 17과 같이 형성된다. 이 때, 트랜치를 도전형 금속으로 충진하는 것은 다음과 같이 실시된다. 예컨대, 스퍼터링법 등에 의해 형성된 Ti/TiN 등의 적층막으로부터 이루어진, 장벽 금속막은 트랜치 내부를 포함하는 기판에 형성되며, 텅스텐 등의 도전형 금속을 CVD법 등에 의해 트랜치가 충진되고, 다음으로, CMP가 이 금속막에 적용되어 트랜치의 내부에 존재하는 부분이 아닌 금속막과 장벽막이 제거된다.
다음으로, 제 2 층간 절연막 (17) 은 실리콘 산화막 등으로부터 CVD 법등에 의해 형성된 후, 포토레지스트를 마스크로 사용하여 건식 식각이 실시되고, 게이트 전극으로 도달하는 콘택홀과 소오스/드레인 영역으로 도달하는 콘택홀이 동시에 형성된다. 장벽 금속막은 콘택홀의 내부를 포함하는 기판 표면에 Ti/TiN 등의 적층막으로부터 형성된 후, 텅스텐 등의 도전형 금속막이 CVD법 등에 의해 형성되어 콘택홀을 충진하고, CMP가 이 금속막에 실시되어 콘택홀의 내부이외의 영역에 존재하는도전형 금속과 장벽 금속막이 제거된다. 이에 의해, 도 18 및 19에 나타난 바와 같이, 게이트 전극 (9) 에 도달하는 콘택홀 (18) 과 소오스/드레인 영역에 도달하는 콘택 플러그 (19-20) 가 동시에 형성된다.
다음으로, 도전형막은 스퍼터링법 또는 CVD법에 의해 TiN막 등으로 형성되고, 이 도전형막에, 포토레지스막을 마스크로 사용하여 패터닝이 실시되며, 여기서 도 20 및 도 21과 같이 국부배선 (L2, 27) 이 콘택 플러그 (18, 19, 20) 와 접촉되도록 형성된다. 이 때, 상부면에서 보았을때, 국부배선 (L2, 27) 은 적어도 일부분이 제 2 층간 절연막 (17) 이 개재된 하부층 국부배선 (L1, 16) 의 일부분과 오버랩되도록 형성된다. 도면에서, 국부배선 (L2, 27) 은 하부층 국부배선 (L1, 16) 의 상부 전체면과 오버랩되도록 형성된다.
국부배선 (L2, 27) 을 형성하기 위한 패터닝이 실시될 때, 콘택 플러그 (21-26) 에서, 서로 접촉하고 그 상면을 커버하는 직사각형 도전형 막 패턴 (28-33) 을 동시에 각각 형성하여, 콘택 플러그 (21-26) 와 앞의 상부층에 형성된 비아 플러그 간의 접촉을 용이하게 한다.
다음으로, 제 3 층간 절연막 (34) 이 실리콘 산화막 등으로부터 CVD법 등에 의해 형성된 후, 포토 레지스트를 마스크로서 사용하여 건식 식각을 실시함으로써, 각 도전형막 패턴 (28-33) 에 도달되는 비아홀이 형성된다. 장벽 금속막은 비아홀 내부를 포함하는 기판 표면에 형성되고, CVD 법 등에 의해 도전형 금속막이 W 등으로부터 형성되어 비아홀을 충진하며, 금속막에 CMP를 실시하여 비아홀의 내부 이외의 영역에 존재하는 도전형 금속막과 장벽 금속막이 제거됨으로써, 각 도전성패턴 (28-33) 에 도달하는 비아 플러그 (35-40) 가 도 22 및 도 23과 같이 형성된다.
다음으로, 도 5 및 도 6과 같이, 제 3 층간 절연막 (34) 에는 전원 전압 (Vcc) 을 인가하는 전원 전압선 (41) 과 기준 전압 (Vss) 을 인가하는 기준 전압선 (42) 이 형성된다. 이러한 배선은, 제 3 층간 절연막 (34) 에 스퍼터링법 등으로 알루미늄막을 형성하고, 여기에 포토레지스트를 마스크로 사용하여 건식 식각을 실시하여 알루미늄막을 패터닝함으로써 형성될 수있다. 알루미늄막을 대신하여, 장벽 금속막 (TiN막들), 알루미늄막, 및 반사 방지 코팅막 (TiN막들) 을 연속으로 형성시킨 적층막이 설치되어도 무방하다. 전원 전압선 (41) 은 비아 플러그 (36, 37) 와 접촉하고, 부하 트랜지스터 (P1, P2) 의 소오스 영역과 전기적으로 접속된다. 기준 전압선 (42) 은 비아 플러그 (35, 38) 와 접촉되고, 구동 트랜지스터 (D1, D2) 의 소오스 영역과 전기적으로 접속된다.
전원 전압선 (41) 과 기준 전압선 (42) 을 형성하기 위해 패터닝이 실시될 때, 서로 접촉하고 상부면을 커버하는 직사각형 도전형막 패턴 (43, 44) 이 동시에 각각 형성되어, 전송 트랜지스터의 소오스/드레인 영역의 일측과 접속된 각각의 비아 플러그 (39, 40) 와 후에 형성될 비트선 (BL1, BL2) 과 접속된 대응하는 비아 플러그 (39, 40) 간의 접촉을 용이하게 한다.
다음으로, 전원 전압선 (41), 기준 전압선 (42) 등이 형성된 제 3 층간 절연막 (34) 에는, 제 4 층간 절연막이 실리콘 산화물 등으로 CVD 법에 의해 형성된다.건식 식각은, 포토 레지스트를 마스크로 사용하여 콘택 플러그 (39, 40) 에 형성된 도전형막 패턴 (43, 44) 에 비아홀이 도달되도록 형성한다. 다음으로, 장벽 금속막이 비아홀의 내부를 포함하는 제 4 층간 절연막에 형성된 후, 도전형 금속막이 CVD 법에 의해 W 등으로 비아홀을 충진함으로써 형성된다. CMP가 실시되어 비아홀의 내부이외의 영역에 존재하는 금속막이 제거됨으로써, 비아홀의 형성은 완료된다.
다음으로, 비아 플러그가 형성된 제 4 층간 절연막에서, 비트선 (BL1, BL2) 이 형성된다. 이러한 비트선은 알루미늄막을 제 4 층간 절연막에 스퍼터링법 등으로 형성함으로써 구비되고, 이 때, 포토레지스트를 마스크로 이용하여 건식 식각을 실시하여 알루미늄막을 패터닝한다. 이때, 알루미늄막 대신, 장벽 금속막, 알루미늄막, 및 반사 방지 코팅막 (TiN막등) 의 층을 연속으로 형성시킨 적층막이 설치되어도 무방하다. 비트선은 제 4 층간 절연막에 형성된 비아 플러그 중 어느 하나와 접촉되고, 전송 트랜지스터 (T1, T2) 의 어느 하나의 소오스/드레인 영역의 일면과 전기적으로 접속된다.
상술한 단계를 통해, 본 실시예의 메모리 셀의 제조가 완료된다. 그 후, 상술된 단계, 예컨대, 비트선이 상부에 형성되는 제 4 층간 절연막 상에 패시배이션막을 형성하고, 소정의 단계를 적절하게 실시하여도 무방하다.
따라서 본 발명에 따른 반도체 장치는 메모리 셀 영역을 감소시킴과 동시에누설 발생을 억제할 수 있는 기술을 실현시킬 수 있고, 대기 시 전류가 낮은 우수한 소자 특성이 구비될 수 있다.

Claims (14)

  1. 반도체 기판에 설치된 제 1 도전형 웰상에, 게이트 절연막을 개재하여 형성된 게이트 전극;
    상기 게이트 전극의 양측상에, 저 불순물 농도의 제 2 도전형 불순물 확산 영역인 LDD 영역과 고 불순물 농도인 제 2 도전형 불순물 확산 영역인 소오스/드레인 영역으로 형성된 LDD 구조;
    상기 LDD 구조와 상기 게이트 전극을 커버하는 층간 절연막; 및
    상기 층간 절연막에 형성된 개구를 도전형 금속으로 충진함으로써 형성된 콘택부를 구비하며,
    상기 제 1 도전형 웰과 동일한 전위를 갖는 일측의 상기 소오스/드레인에 접속된 콘택부가 일측의 상기 소오스/드레인 영역에 존재하는 LDD 영역과 접촉되도록 배치되고;
    상기 제 1 도전형 웰과 다른 전위를 갖는 타측의 상기 소오스/드레인 영역에 접속된 콘택부가 타측의 상기 소오스/드레인 영역에 존재하는 LDD 영역과 비접촉되도록 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 각각의 콘택부의 하부는 티타늄 또는 티타늄 함유 재료로 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 제 2 도전형 불순물로서 보론이 이용되는 것을 특징으로 하는 반도체 장치.
  4. 한쌍의 전송 트랜지스터 및 한쌍의 구동 트랜지스터와 한쌍의 부하 트랜지스터를 포함하는 플립-플롭 회로를 구비하는 메모리 셀이 포함된 SRAM을 갖는 반도체 장치에 있어서, 상기 부하 트랜지스터들의 각각은,
    반도체 기판에 게이트 절연막이 개재되어 형성된 게이트 전극; 및
    상기 게이트 전극의 양측상에 형성되고, 저 불순물 농도의 불순물 확산 영역인 LDD 영역과 고 불순물 농도의 불순물 확산 영역인 소오스/드레인 영역이 이루어진 LDD 구조를 구비하며,
    상기 소오스 영역에 접속하는 콘택부는, 상기 소오스 영역에 접속하는 상기 콘택부에서 상기 게이트 전극까지의 게이트 길이 방향의 간격이 상기 게이트 전극과 상기 소오스 영역간의 게이트 길이 방향으로의 LDD 영역의 폭보다 작도록 배치되고;
    상기 드레인 영역에 접속하는 콘택부는 상기 드레인 영역측에 존재하는 LDD 영역과 비접촉되도록 배치되는 것을 특징으로 하는 반도체 장치.
  5. 한쌍의 전송 트랜지스터 및 한쌍의 구동 트랜지스터와 한쌍의 부하 트랜지스터를 포함하는 플립-플롭 회로를 구비하는 메모리 셀이 포함된 SRAM을 갖는 반도체 장치에 있어서, 각각의 상기 부하 트랜지스터들과 상기 구동 트랜지스터들의 각각은,
    반도체 기판에 게이트 절연막이 개재되어 형성된 게이트 전극; 및
    상기 게이트 전극의 양측상에 형성되고, 저 불순물 농도의 불순물 확산 영역인 LDD 영역과 고 불순물 농도의 불순물 확산 영역인 소오스/드레인 영역이 이루어진 LDD 구조를 구비하며,
    상기 소오스 영역에 접속하는 콘택부는, 상기 소오스 영역과 접속하는 콘택부로부터 게이트 전극까지의 게이트 길이 방향의 간격이 상기 게이트 전극과 소오스 영역간의 게이트 길이 방향으로의 LDD 영역의 폭보다 작도록 배치되고;
    상기 드레인 영역에 접속하는 콘택부는 상기 드레인 영역측에 존재하는 LDD 영역과 비접촉되도록 배치되는 것을 특징으로 반도체 장치.
  6. 제 4항에 있어서, 상기 복수개의 전송 트랜지스터 각각은, 반도체 기판에 게이트 절연막이 개재되어 형성된 게이트 전극; 및
    상기 게이트 전극의 양측상에 형성되고, 저 불순물 농도의 불순물 확산 영역인 LDD 영역과 고 불순물 농도의 불순물 확산 영역인 소오스/드레인 영역이 이루어진 LDD 구조를 구비하며,
    상기 소오스/드레인 영역에 접속하는 콘택부는 상기 소오스/드레인 영역측에 존재하는 LDD 영역과 비접촉되도록 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제 4항에 있어서, 상기 각각의 콘택부의 하부는 적어도 티타늄 또는 티타늄함유 재질로 구성되는 것을 특징으로 하는 반도체 장치.
  8. 제 4항에 있어서, 상기 콘택부는, 콘택홀 내부에 티타늄 함유 장벽막을 형성한 후, 도전형 재질로 상기 콘택홀들을 충진함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서, 상기 티타늄 함유 장벽막으로서, 티타늄막과 질화티타늄막의 순서로 형성된 적층막이 설치되는 것을 특징으로 하는 반도체 장치.
  10. 제 4항에 있어서, 상기 부하 트랜지스터의 불순물 확산 영역은 보론을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 4항에 있어서, 상기 부하 트랜지스터, 구동 트랜지스터, 및 전송 트랜지스터의 각각의 소오스/드레인 영역의 표면 상에는 내화 금속 실리사이드층이 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제 4항에 있어서, 상기 한쌍의 부하 트랜지스터 중 하나인 제 1 부하 트랜지스터의 드레인 영역에 접속하는 콘택부와, 제 1 도전형막 배선 A로부터 형성되고, 상기 제 1 부하 트랜지스터와 공통인 게이트 전극을 갖는 제 1 구동 트랜지스터의 드레인 영역에 접속하는 콘택부가 일체형으로 형성되어, 상기 층간 절연막인 제 1절연막에 설치된 다마신 배선을 구성하고;
    상기 다마신 배선은 상기 플립-플롭 회로에서 한쌍의 입출력 단자와 교차접속하는 한쌍의 국부배선 중 하나로서 작용하며;
    상기 제 1 절연막에 설치된 제 2 도전형막으로부터 제 2 절연막을 개재하여 형성된 제 2 도전형막 배선이 상기 한쌍의 국부배선 중 다른 하나를 구성하는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서, 상기 제 2 도전형막 배선은 적어도 상기 다마신 배선의 상부면과 제 2 절연막이 개재되어 오버랩되고;
    상기 제 2 절연막에 의해 분리되는 상기 다마신 배선과 상기 제 2 도전형막 배선은 캐패시터 소자를 구성하는 것을 특징으로 하는 반도체 장치.
  14. 제 12항에 있어서, 상기 다마신 배선은, 한 쌍의 상기 구동 트랜지스터 중 하나인 상기 제 1 구동 트랜지스터의 상기 드레인 영역, 한 쌍의 부하 트랜지스터 중 하나인 제 1 부하 트랜지스터의 상기 드레인 영역, 및 한쌍의 구동 트랜지스터 중 다른 하나인 제 2 구동 트랜지스터의 게이트 전극과 함께 한 쌍의 부하 트랜지스터 중 다른 하나인 제 2 부하 트랜지스터의 게이트 전극을 구성하는 제 1 도전형막 배선 B와 접속하도록 배치되고;
    상기 제 2 도전형막 배선은, 상기 제 1 구동 트랜지스터와 제 1 부하 트랜지스터의 상기 게이트 전극을 구성하는 상기 제 1 도전형막 배선 A에 접속하는 콘택부, 상기 제 2 구동 트랜지스터의 드레인 영역에 접속하는 콘택부, 및 상기 제 2 부하 트랜지스터의 드레인 영역에 접속하는 콘택부와 접속되는 것을 특징으로 하는 반도체 장치.
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