KR101039471B1 - 액정 표시 장치용 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 액정 표시 장치에 관한 것으로, 소자의 신뢰성을 향상시킨 액정 표시 장치용 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명은 액정 표시 장치의 박막 트랜지스터에서 버퍼층 상에 다결정 실리콘으로 이루어지며 양단에 고농도 불순물층으로 형성된 소스 및 드레인 영역과, 그 사이에 활성화층을 형성하며, 상기 소스 및 드레인 영역 하부에 저농도 불순물층을 형성한 반도체층을 형성한다.
여기서, 상기 반도체층과 버퍼층 사이의 계면(interface)에 저농도 불순물층을 형성함으로써 오프 커런트(off current)를 억제하여 소자의 특성 저하를 방지하여 소자의 특성을 향상시킨다.
또한, 본 발명은 CMOS구조의 박막 트랜지스터를 가지는 액정 표시 장치에서 반도체층에 엘디디 영역을 형성하지 않고서도 오프 커런트를 감소시킬 수 있다.
또한, 다결정 실리콘 박막 트랜지스터에서 버퍼층의 전하 트랩핑을 방지하고 핫캐리어의 안정성을 확보할 수 있어 우수한 소자 특성을 가지는 효과가 있다.
CMOS, 오프 커런트(off current), 저농도, 계면(interface)

Description

액정 표시 장치용 어레이 기판 및 그 제조 방법{A array substrate and the fabrication method for LCD}
도 1a 및 1b는 일반적인 박막트랜지스터 및 구동회로부 CMOS구조 박막트랜지스터의 단면을 각각 도시한 단면도.
도 2는 상기 도 1a 및 1b에 따른 탑 게이트형 박막트랜지스터의 제조공정을 보여주는 공정 흐름도.
도 3은 본 발명에 따른 실시예로서, 반도체층을 확대하여 보여주는 도면.
도 4는 본 발명에 따른 액정 표시 장치에서, 화소부 박막트랜지스터(Ⅳ) 및 구동회로부 CMOS구조 박막트랜지스터(Ⅴ, Ⅵ)의 단면을 각각 도시한 단면도.
도 5는 본 발명에 따른 실시예로서, CMOS구조의 박막트랜지스터를 가지는 액정 표시 장치용 어레이 기판의 제조 공정을 순서대로 보여주는 도면.
도 6은 본 발명에 따른 CMOS구조의 박막 트랜지스터에서의 소자 특성 실험을 보여주는 그래프.
<도면의 주요부분에 대한 부호 설명>
100, 300 : 절연기판 114, 314 : 버퍼층
116, 316 : 반도체층 116a, 316a, 340a, 342a : 활성화층
116b, 316b, 340b, 342b : LDD층
116c, 316c, 340c : n형 불순물층
118, 318, 344a, 344b : 게이트 절연막
120, 320, 346a, 346b : 게이트 전극
317 : 저농도 불순물층 322a, 322b : 제 1, 2 반도체층 콘택홀
324 : 층간절연막 326, 350a, 350b : 소스 전극
328, 352a, 352b : 드레인 전극 330 : 드레인 콘택홀
332 : 보호층 334 : 화소전극
340 : n형 반도체층 342 : p형 반도체층
342b : p형 불순물층 347a, 347b, 347c, 347d : 반도체층 콘택홀
366 : 포토 레지스트 패턴
본 발명은 액정 표시 장치에 관한 것으로, 소자의 신뢰성을 향상시킨 액정 표시 장치용 어레이 기판 및 그 제조 방법에 관한 것이다.
최근에 액정 표시 장치는 소비전력이 낮고, 휴대성이 양호한 기술집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정 표시 장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는, 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정 표시 장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하 비정질 실리콘(a-Si)이라 약칭함)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다. 특히 비정질 실리콘은 빛조사에 의해 특성이 저하되는 문제점이 있고, 표시화소 구동 소자의 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)과 신뢰성 저하로 인해 구동회로에 쓰기 어렵다.
그러나, 다결정 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 다결정 실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
이하, 첨부한 도면을 참조하여 다결정 실리콘을 이용한 박막 트랜지스터를 포함하는 어레이 기판 및 그의 제조 방법에 대하여 설명한다.
도 1a 및 1b는 일반적인 박막트랜지스터 및 구동회로부 CMOS구조 박막트랜지스터의 단면을 각각 도시한 단면도로서, 상기 화소부 및 구동회로부 모두 반도체층 상부에 게이트 전극이 위치하는 탑 게이트(top gate)형 박막트랜지스터에 관한 것이다.
도 1a의 화소부 박막트랜지스터부(I)에는, 절연기판(100) 상부에 버퍼층(114)이 기판 전면에 걸쳐 형성되어 있고, 상기 버퍼층(114) 상부에는 반도체층(116)이 형성되어 있으며, 상기 반도체층(116) 상의 중앙부에는 게이트 절연막(118), 게이트 전극(120)이 차례대로 적층되어 있다.
그리고, 상기 게이트 전극(120) 상부에는 제 1, 2 반도체층 콘택홀(122a, 122b)을 포함하는 층간절연막(124 ; interlayer)이 형성되어 있으며, 상기 제 1, 2 반도체층 콘택홀(122a, 122b)과 각각 연결되며, 상기 게이트 전극(120)과 일정간격 오버랩되는 위치에 소스 및 드레인 전극(126, 128)이 서로 일정간격 이격되어 형성되어 있다.
그리고, 상기 소스 및 드레인 전극(126, 128) 상부에는 드레인 콘택홀(130)을 포함하는 보호층(132)이 형성되어 있고, 상기 보호층(132) 상부에는 상기 드레인 콘택홀(130)을 통해 드레인 전극(128)과 연결되어 화소 전극(134)이 형성되어 있다.
상기 반도체층(116)은 게이트 절연막(118)과 대응되는 영역은 활성화층(116a)을 이루고, 상기 소스 및 드레인 전극(126, 128)과 접촉되는 부분은 n+ 도핑처리된 n형 불순물층(116c)을 이루며, 상기 활성화층(116a)과 n형 불순물층(116c) 사이의 드레인 전극(128)과 게이트 전극(120)간의 정션(junction) 부분에는 LDD(Lightly Doped Drain)층(116b)이 위치한다.
상기 LDD층(116b)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑처리하여 누설전류의 증가를 막고 온상태의 전류의 손실을 막는 역할을 한다.
도 1b에서, 상기 구동회로부의 CMOS구조 박막트랜지스터는 n형 이온도핑처리에 의한 채널(channel)을 갖는 박막트랜지스터(II)와 p형 이온도핑처리에 의한 채널을 갖는 박막트랜지스터(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 II, Ⅲ 순서대로 부호를 함께 기재한다.
도시한 바와 같이, 버퍼층(114)이 형성된 투명기판(100) 상에는 n형 반도체층(140)과 p형 반도체층(142)이 서로 일정간격 이격되어 형성되어 있고, 상기 n형 및 p형 반도체층(140, 142) 상부에는 각각 게이트 절연막(144a, 144b) 및 게이트 전극(146a, 146b)이 형성되어 있고, 상기 게이트 전극(146a, 146b) 상부에는 기판 전면에 걸쳐 반도체층 콘택홀(147a, 147b, 147c, 147d)을 포함하는 층간절연막(124)이 형성되어 있다.
상기 층간절연막(124) 상부에는 반도체층 콘택홀(147a, 147b, 147c, 147d)을 통해 각각 n형 및 p형 반도체층(140, 142)과 연결되어 각각 소스 및 드레인 전극((150a, 152a),(150b, 152b))이 형성되어 있으며, 상기 소스 및 드레인 전극((150a, 152a),(150b, 152b)) 상부에는 기판 전면에 걸쳐 보호층(132)이 형성되어 있다.
상기 n형 반도체층(140)은 상기 도 1a의 반도체층(116)과 같이 게이트 절연 막(144a)과 접촉하는 영역을 활성화층(140a)으로 하고, 이 소스 및 드레인 전극(150a, 152a)과 접촉하는 영역을 포함하여 n형 불순물층(140c)으로 하며, 그 사이 영역을 LDD층(140b)으로 구성한다.
이하, 상기 화소부의 일반적인 박막트랜지스터 및 구동회로부의 CMOS구조 박막트랜지스터의 제조공정에 대해서 설명한다.
도 2는 상기 도 1a 및 1b에 따른 탑 게이트형 박막트랜지스터의 제조공정을 보여주는 공정 흐름도에 대한 것으로, 상기 제조 공정에서는 감광성 포토 레지스트(PR ; photo resist)를 이용한 포토리소그래피(Photolithography) 공정(이하, 마스크 공정으로 약칭함)이 수반된다.
먼저, 절연기판을 준비하는데, 이 단계에서는 투명 절연기판을 준비하고, 이 절연기판 상에 약 3000Å 두께의 버퍼층(buffer layer)을 형성한다(S100).
상기 버퍼층을 이루는 물질로는 실리콘 질화막(SiNX)이나 실리콘 산화막(SiOX)과 같은 무기절연막이 주로 이용된다.
그리고, 상기 버퍼층 상에 활성화층(active layer)을 형성하는 단계이다(S110).
이 단계에서, 상기 버퍼층이 형성된 기판 상에 약 550Å 두께로 비정질 실리콘(a-Si)을 증착하고, 탈수소화(dehydrogenation) 과정을 거친 후 , 결정화 단계를 통해 다결정 또는 단결정 실리콘과 같은 결정질 실리콘을 형성하고, 이 결정질 실리콘을 이용하여 제 1 마스크 공정에 의해 활성화층으로 형성한다.
이후, 게이트 절연막 및 게이트 전극을 형성한다(S120).
상기 활성화층이 형성된 기판 상에, 약 1000Å의 실리콘 질화막, 2000Å의 몰리브덴(Mo)을 연속해서 증착한 후, 제 2 마스크 공정을 통해 게이트 절연막 및 게이트 전극을 형성하는 단계이다.
그리고, n형 반도체층을 완성하는데, 상기 게이트 전극 및 게이트 절연막이 형성된 기판 상에 n- 도핑처리를 하여 LDD층을 형성한 후, 제 3 마스크 공정을 통해 n+ 도핑을 처리된 n형 불순물층을 형성한다(S130).
이어서, 상기 n형 불순물층이 형성된 기판 상에, 제 4 마스크 공정을 통해 p+ 도핑처리된 p형 불순물층을 형성한다(S140).
이후, 층간절연막을 형성하는데, 상기 p형 불순물층이 형성된 기판 상에, 약 7000Å의 실리콘 질화막 또는 실리콘 산화막과 같은 무기절연막을 증착한 후, 제 5 마스크 공정에 의해 반도체층 콘택홀을 가지는 층간절연막을 형성한다(S150).
이어서, 상기 층간절연막이 형성된 기판 상에, 약 500Å의 몰리브덴과, 약 3000Å의 알루미늄 네오듐(AlNd)을 차례대로 증착한 후, 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀을 통해 불순물층과 연결되는 소스 및 드레인 전극을 형성한다(S160).
그리고, 상기 소스 및 드레인 전극이 형성된 기판 상에, 약 4000Å의 실리콘 질화막을 증착하고, 이 실리콘 질화막의 수소화 열처리과정을 거친 후, 제 7 마스크 공정에 의해 드레인 콘택홀을 가지는 보호층을 형성한다(170).
상기 수소화 열처리 과정은 어닐링 단계를 포함하여 실리콘 질화막에 포함된 수소를 저면을 몰아주기 위한 공정으로서, 일반적으로 380℃에서 질소(N2)가스를 이용하여 1회 실시된다.
최종적으로, 상기 보호층 상에 화소 전극을 형성한다(S180).
이 단계에서는, 상기 보호층이 형성된 기판 상에 약 400Å두께의 ITO(indium Tin Oxide)를 증착한 후, 제 8 마스크 공정에 의해 상기 드레인 콘택홀을 통해 드레인 전극과 연결되는 화소 전극을 형성한다.
상기와 같이 다결정 실리콘 박막 트랜지스터를 사용하는 액정 표시 장치는 기판 상에 구동 회로부와 화소부가 함께 실장된 구조를 취하는데, 상기 구동 회로부의 박막 트랜지스터는 다결정 실리콘의 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없지만, 화소부의 화소 스위치용 박막 트랜지스터는 오프(off)상태에서의 드레인 전류 값이 크기 때문에 그 작동에 장애를 일으키는 문제점이 있다.
또한, 드레인 전극에 의한 누설전류를 감소시키기 위하여 LDD영역을 형성하는데, 이와 같은 공정을 포함하고 있는 종래의 박막 트랜지스터 제조공정에서는, 이온 도핑공정를 위해 별도의 마스크 공정이 요구되었다.
그러나, 상기 마스크 공정은 포토레지스트 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가하게 되어 생산수율이 떨어지게 되고, 마스크 수가 증가될 수록 박막 트랜지스터 소자에 결함을 발생시킬 확률이 높아지는 문제점이 있 다.
또한, 다결정 실리콘층으로 이루어진 활성층에서 캐리어의 이동 속도가 빠르기 때문에 반도체층과 버퍼층 사이의 계면(interface) 특성이 저하되고 버퍼층에서의 전하 트랩핑(trapping)에 의하여 소자의 특성 저하가 일어난다.
본 발명은 액정 표시 장치에서 다결정 실리콘층으로 이루어지는 반도체층과 버퍼층 사이의 계면(interface)에 저농도의 이온을 형성함으로써 오프 커런트(off current)를 억제하여 소자의 특성 저하를 방지는 액정 표시 장치용 어레이 기판 및 그 제조 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위한 액정 표시 장치용 어레이 기판은, 기판과; 상기 기판 상부에 형성된 버퍼층과; 상기 버퍼층 상에 다결정 실리콘으로 이루어지며 소스 및 드레인 전극과 콘택될 부분과 대응되는 양단에 형성된 고농도 불순물층과, 상기 고농도 불순물층 사이에 활성화층을 형성하며, 상기 고농도 불순물층과 상기 버퍼층의 계면 사이에 저농도 불순물층을 형성한 반도체층과; 상기 활성화층 상에 형성된 게이트 절연막, 게이트 전극과; 상기 게이트 전극 상에 상기 고농도 불순물층을 드러내는 콘택홀이 형성된 층간절연막과; 상기 층간 절연막 상부에서 상기 콘택홀을 통해서 상기 활성화층의 양단에 형성된 고농도 불순물층과 접촉된 소스 및 드레인 전극과; 상기 소스 및 드레인 전극을 덮고 있으며, 상기 드레인 전극 상부에 드레인 콘택홀이 형성된 보호층과; 상기 보호층 상부에 형성되고 드레인 콘택홀을 통해서 상기 드레인 전극과 연결된 화소 전극을 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판 제조방법은, 기판 상부에 버퍼층, 다결정 실리콘으로 이루어진 액티브층, 게이트 절연막, 게이트 전극을 형성하는 단계와; 상기 액티브층에 고농도의 불순물을 주입하여 n형 불순물층을 형성하는 단계와; 상기 기판 전면에 소정의 가속 전압으로 저농도의 불순물을 주입하여 상기 액티브층의 n형 불순물층과 상기 버퍼층의 계면 사이에 저농도 불순물층을 형성하는 단계와; 상기 액티브층에 고농도의 불순물을 주입하여 p형 불순물층을 형성하는 단계와; 상기 게이트 전극 상에 상기 p형 불순물층을 드러내는 콘택홀을 포함하는 층간절연막을 형성하는 단계와; 상기 층간 절연막 상부에서 상기 콘택홀을 통해서 상기 p형 불순물층과 접촉되는 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 상부에 드레인 콘택홀이 형성된 보호층을 형성하는 단계와; 상기 드레인 콘택홀을 통해서 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
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이하, 첨부한 도면을 참조하여 본 발명에 따른 CMOS(Complementary Metal-Oxide Semiconductor) 구조의 박막 트랜지스터를 가지는 액정 표시 장치 및 그의 제조 방법에 대하여 구체적인 실시예를 들어 설명한다.
도 3은 본 발명에 따른 실시예로서, 반도체층을 확대하여 보여주는 도면이고, 도 4는 본 발명에 따른 액정 표시 장치에서, 화소부 박막트랜지스터(Ⅳ) 및 구동회로부 CMOS구조 박막트랜지스터(Ⅴ, Ⅵ)의 단면을 각각 도시한 단면도이다.
여기서, 상기 화소부 및 구동회로부 모두 반도체층 상부에 게이트 전극이 위 치하는 탑 게이트(top gate)형 박막트랜지스터에 관한 것이다.
도 3 및 도 4를 참조하면, 화소부 박막트랜지스터부(Ⅳ)에는, 절연기판(300) 상부에 버퍼층(314)이 기판 전면에 걸쳐 형성되어 있고, 상기 버퍼층(314) 상부에는 반도체층(316)이 형성되어 있고, 이 반도체층(316) 상의 중앙부에는 게이트 절연막(318), 게이트 전극(320)이 차례대로 적층되어 있다.
그리고, 상기 반도체층의 n형 불순물층(316c)과 버퍼층의 계면(interface)에는 저농도로 p- 도핑처리된 저농도 불순물층(317)이 형성되어 있다.
상기 저농도 불순물층(317)에 도핑되는 이온은 보론(boron) 등이 있다.
상기 게이트 전극(320) 상부에는, 제 1, 2 반도체층 콘택홀(322a, 322b)을 포함하는 층간절연막(324 ; interlayer)이 형성되어 있으며, 이 제 1, 2 반도체층 콘택홀(322a, 322b)과 각각 연결되며, 상기 게이트 전극(320)과 일정간격 오버랩되는 위치에 소스 및 드레인 전극(326, 328)이 서로 일정간격 이격되어 형성되어 있다.
그리고, 상기 소스/드레인 전극(326, 328) 및 게이트 전극(320) 상부에는 드레인 콘택홀(330)을 포함하는 보호층(332)이 형성되어 있고, 이 보호층(332) 상부에는 상기 드레인 콘택홀(330)을 통해 드레인 전극(328)과 연결되어 화소 전극(334)이 형성되어 있다.
상기 반도체층(316)은 게이트 절연막(318)과 대응되는 영역은 활성화층(316a)을 이루고, 상기 소스 및 드레인 전극(326, 328)과 접촉되는 부분은 n+ 도핑처리된 n형 불순물층(316c)을 이루며, 상기 활성화층(316a)과 n형 불순물층(316c) 사이의 드레인 전극(328)과 게이트 전극(320)간의 정션(junction)부분에는 LDD(Lightly Doped Drain)층(316b)이 위치한다.
상기 LDD층(316b)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑처리하여 누설전류의 증가를 막고 온상태의 전류의 손실을 막는 역할을 한다.
도 4를 참조하면, 상기 구동회로부의 CMOS구조 박막트랜지스터는 n형 이온도핑처리에 의한 채널(channel)을 갖는 박막트랜지스터(Ⅴ)와 p형 이온도핑처리에 의한 채널을 갖는 박막트랜지스터(Ⅵ)로 구성된다.
도시한 바와 같이, 버퍼층(314)이 형성된 투명기판(300) 상에는 n형 반도체층(340)과 p형 반도체층(342)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(340, 342) 상부에는 각각 게이트 절연막(344a, 344b) 및 게이트 전극(346a, 346b)이 형성되어 있고, 이 게이트 전극(346a, 346b) 상부에는 기판 전면에 걸쳐 반도체층 콘택홀(347a, 347b, 347c, 347d)을 포함하는 층간절연막(324)이 형성되어 있다.
여기서, 상기 n형 반도체층(340)의 n형 불순물층(340c)과 버퍼층(314)의 계면(interface)에는 저농도로 p- 도핑처리된 저농도 불순물층(317)이 형성되어 있다.
상기 저농도 불순물층(317)에 도핑되는 이온은 보론(boron) 등이 있다.
이때, 상기 저농도 불순물층(317)은 버퍼층(314)의 트랩(trap)등에 기인하는 생성되는 전자(electron)에 홀(hole)을 공급하여 보상해줌으로써 백 채널의 오프 커런트를 억제하게 된다.
그리고, 상기 층간절연막(324) 상부에는 반도체층 콘택홀(347a, 347b, 347c, 347d)을 통해 각각 n형 및 p형 반도체층(340, 342)과 연결되어 각각 소스 및 드레인 전극((350a, 352a),(350b, 352b))이 형성되어 있다.
그리고, 상기 소스 및 드레인 전극((350a, 352a),(350b, 352b)) 상부에는 기판 전면에 걸쳐 보호층(332)이 형성되어 있다.
상기 n형 반도체층(340)은 상기 반도체층(316)과 같이 게이트 절연막(344a)과 접촉하는 영역을 활성화층(340a)으로 하고, 이 소스 및 드레인 전극(350a, 352a)과 접촉하는 영역을 포함하여 n형 불순물층(340c)으로 하며, 그 사이 영역을 LDD층(340b)으로 구성하며, 상기 p형 반도체층(342)은 양전기로 충전된 캐리어를 이용하는 방식이므로, n형 박막트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않다. 따라서, 별도의 LDD층을 구성하지 않고, 상기 제 2 게이트 절연막(344b)과 접촉하는 영역을 활성화층(342a)으로 하고, 이 활성화층(342a)의 외곽영역을 p형 불순물층(342b)으로 구성하여 이루어진다.
이하, 본 발명에 따른 액정 표시 장치용 어레이 기판의 제조 공정에 대해서 구체적으로 설명한다.
도 5는 본 발명에 따른 실시예로서, CMOS구조의 박막트랜지스터를 가지는 액정 표시 장치용 어레이 기판의 제조 공정을 순서대로 보여주는 도면이다.
여기서, 제조 공정에는 감광성 포토 레지스트(PR ; photo resist)를 이용한 포토리소그래피(Photolithography) 공정(이하, 마스크 공정으로 약칭함)이 수반된다.
먼저, 도 5a에 도시된 바와 같이, 절연기판(300)을 준비하고, 이 절연기판(300) 상에 약 3000Å 두께의 버퍼층(314, buffer layer)을 형성한다.
상기 버퍼층(314)을 이루는 물질로는 실리콘 질화막(SiNX)이나 실리콘 산화막(SiOX)과 같은 무기절연막이 주로 이용된다.
그리고, 상기 버퍼층(314) 상에 활성화층(316a, active layer)을 형성한다.
이 단계에서, 상기 버퍼층(314)이 형성된 기판 상에 약 550Å 두께로 비정질 실리콘(a-Si)을 증착하고, 탈수소화(dehydrogenation) 과정을 거친 후 , 결정화 단계를 통해 다결정 또는 단결정 실리콘과 같은 결정질 실리콘을 형성하고, 이 결정질 실리콘을 이용하여 제 1 마스크 공정에 의해 활성화층(316a)으로 형성한다.
이후, 게이트 절연막(318) 및 게이트 전극(320)을 형성한다.
상기 활성화층(316a)이 형성된 기판 상에, 약 1000Å의 실리콘 질화막, 2000Å의 몰리브덴(Mo)을 연속해서 증착한 후, 제 2 마스크 공정을 통해 게이트 절연막(318) 및 게이트 전극(320)을 형성하는 단계이다.
한편, CMOS구조 박막트랜지스터를 가지는 구동 회로부(Ⅴ, Ⅵ)에서, 상기 버퍼층(314)이 형성된 투명기판(300) 상에는 n형 반도체층(340)과 p형 반도체층(342)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(340, 342) 상부에 는 각각 게이트 절연막(344a, 344b) 및 게이트 전극(346a, 346b)이 형성되어 있다.
그리고, 상기 n형 반도체층(316)을 형성하기 위하여 상기 게이트 전극(320, 346a) 및 게이트 절연막(318)이 형성된 기판 상에 n- 도핑처리를 하여 LDD층(316b, 340b)을 형성한다.
그리고, 도 5b에 도시된 바와 같이, 상기 게이트 전극(320, 346a, 346b)이 형성된 기판 상에 불순물을 주입하여 n형 반도체층(316, 340)을 형성한다.
구체적으로, 제 3 마스크 공정을 통해 p형 박막 트랜지스터는 포토 레지스트 패턴(366)으로 가린 후 n+ 도핑 처리하여 n형 불순물층(316c, 340c)을 형성한다.
이때, 상기 LDD층을 형성하지 않고 n+ 도핑 처리된 n형 불순물층(316c, 340c)을 형성할 수도 있다.
이어서, 도 5c에 도시된 바와 같이, 상기 n형 불순물층(316c, 340c)이 형성된 기판 전면에, 저농도(low dose)의 p- 이온(예, 보론(boron))을 가속 전압을 조절하여 주입한다.
이때, 상기 주입되는 저농도의 p- 이온은 반도체층(316, 340, 342)에서 상기 n형 불순물층(316c, 340c), p형 불순물층(342a)과 버퍼층(314) 사이의 계면(interface)에서 저농도 불순물층(317)을 형성한다.
이와 같은 저농도 불순물층(317)은 n형 불순물층(316c, 340c), p형 불순물층(342b) 하부에 위치하여 백 채널(back channel)의 오프 커런트(off current)를 억제할 수 있다.
또한, 상기 버퍼층(314)에서의 전하 트랩핑(trapping)에 의한 전자(electron)를 상기 저농도 불순물층(317)에서 홀(hole)을 공급하여 줌으로써 보상되어 백 채널 커런트(back channel current)를 억제하게 된다.
이어서, 도 5d에 도시된 바와 같이, 제 4 마스크 공정을 통해 n형 박막트랜지스터는 포토 레지스트 패턴(366)으로 가리고 p+ 도핑 처리하여 p형 불순물층(342b)을 형성한다.
이후, 도 5e에 도시된 바와 같이, 상기 기판 전면에 층간절연막(324)을 형성하는데, 상기 p형 불순물층(342b)이 형성된 기판 상에, 약 7000Å의 실리콘 질화막 또는 실리콘 산화막과 같은 무기절연막을 증착한다.
그리고, 제 5 마스크 공정에 의해 반도체층 콘택홀(322a, 322b)을 가지는 층간절연막(324)을 형성한다.
한편, CMOS구조 박막트랜지스터를 가지는 구동 회로부(Ⅴ, Ⅵ)에서, 상기 층간절연막(324) 상부에는 반도체층 콘택홀(347a, 347b, 347c, 347d)이 형성된다.
이어서, 상기 반도체층 콘택홀(322a, 322b, 347a, 347b, 347c, 347d)을 포함하는 층간절연막(324)이 형성된 기판 상에, 약 500Å의 몰리브덴과, 약 3000Å의 알루미늄 네오듐(AlNd)을 차례대로 증착한 후, 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(322a, 322b)을 통해 불순물층(316c)과 연결되는 소스 및 드레인 전극(326, 328)을 형성한다.
한편, CMOS구조 박막트랜지스터를 가지는 구동 회로부(Ⅴ, Ⅵ)에서, 각각 n형 및 p형 반도체층(340, 342)과 연결되어 각각 소스 및 드레인 전극((350a, 352a),(350b, 352b))이 형성되어 있다.
그리고, 도 5f에 도시된 바와 같이, 상기 소스 및 드레인 전극(326, 328, (350a, 352a),(350b, 352b))이 형성된 기판 상에, 약 4000Å의 실리콘 질화막을 증착하고, 이 실리콘 질화막의 수소화 열처리과정을 거친 후, 제 7 마스크 공정에 의해 드레인 콘택홀(330)을 가지는 보호층(332)을 형성한다.
상기 수소화 열처리 과정은 어닐링 단계를 포함하여 실리콘 질화막에 포함된 수소를 저면을 몰아주기 위한 공정으로서, 일반적으로 380℃에서 질소(N2)가스를 이용하여 1회 실시된다.
최종적으로, 상기 보호층(332) 상에 ITO(indium Tin Oxide)를 증착한 후, 제 8 마스크 공정에 의해 상기 드레인 콘택홀(330)을 통해 드레인 전극(328)과 접속되는 화소 전극(334)을 형성한다.
도 6은 본 발명에 따른 CMOS구조의 박막 트랜지스터에서의 소자 특성 실험을 보여주는 그래프이다.
도 6에 도시된 바와 같이, 본 발명에 따른 CMOS구조의 박막 트랜지스터에서, 반도체층과 버퍼층 계면에서 저농도 불순물층을 형성할때 p- 도핑 처리시 가속 전압을 10keV에서 45keV로 올려서 이온 주입하면 소자 특성 실험 결과, 오프 커런트의 값이 감소하는 것을 알 수 있다.
본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 액정 표시 장치용 어레이 기판 및 그의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 CMOS구조의 박막 트랜지스터를 가지는 액정 표시 장치에서 반도체층에 엘디디 영역을 형성하지 않고서도 오프 전류를 감소시킬 수 있어 엘디디 영역을 형성하기 위하여 추가 공정이나 별도의 장비를 사용하지 않아도 되어 제조공정을 단순화할 수 있는 효과가 있다.
또한, 다결정 실리콘 박막 트랜지스터에서 버퍼층의 전하 트랩핑을 방지하고 핫캐리어의 안정성을 확보할 수 있어 우수한 소자 특성을 가지는 효과가 있다.

Claims (7)

  1. 기판과;
    상기 기판 상부에 형성된 버퍼층과;
    상기 버퍼층 상에 다결정 실리콘으로 이루어지며 소스 및 드레인 전극과 콘택될 부분과 대응되는 양단에 형성된 고농도 불순물층과, 상기 고농도 불순물층 사이에 활성화층을 형성하며, 상기 고농도 불순물층과 상기 버퍼층의 계면 사이에 저농도 불순물층을 형성한 반도체층과;
    상기 활성화층 상에 형성된 게이트 절연막, 게이트 전극과;
    상기 게이트 전극 상에 상기 고농도 불순물층을 드러내는 콘택홀이 형성된 층간절연막과;
    상기 층간 절연막 상부에서 상기 콘택홀을 통해서 상기 활성화층의 양단에 형성된 고농도 불순물층과 접촉된 소스 및 드레인 전극과;
    상기 소스 및 드레인 전극을 덮고 있으며, 상기 드레인 전극 상부에 드레인 콘택홀이 형성된 보호층과;
    상기 보호층 상부에 형성되고 드레인 콘택홀을 통해서 상기 드레인 전극과 연결된 화소 전극을 포함하여 이루어지는 것을 특징으로 하는 액정 표시 장치용 어레이 기판.
  2. 삭제
  3. 제 1항에 있어서,
    상기 저농도 불순물층은 저농도의 p- 이온으로 도핑된 것을 특징으로 하는 액정 표시 장치용 어레이 기판.
  4. 제 1항에 있어서,
    상기 저농도 불순물층은 보론(boron) 이온으로 도핑된 것을 특징으로 하는 액정 표시 장치용 어레이 기판.
  5. 기판 상부에 버퍼층, 다결정 실리콘으로 이루어진 액티브층, 게이트 절연막, 게이트 전극을 형성하는 단계와;
    상기 액티브층에 고농도의 불순물을 주입하여 n형 불순물층을 형성하는 단계와;
    상기 기판 전면에 가속 전압으로 저농도의 불순물을 주입하여 상기 액티브층의 n형 불순물층과 상기 버퍼층의 계면 사이에 저농도 불순물층을 형성하는 단계와;
    상기 액티브층에 고농도의 불순물을 주입하여 p형 불순물층을 형성하는 단계와;
    상기 게이트 전극 상에 상기 p형 불순물층을 드러내는 콘택홀을 포함하는 층간절연막을 형성하는 단계와;
    상기 층간 절연막 상부에서 상기 콘택홀을 통해서 상기 p형 불순물층과 접촉되는 소스 및 드레인 전극을 형성하는 단계와;
    상기 소스 및 드레인 전극 상부에 드레인 콘택홀이 형성된 보호층을 형성하는 단계와;
    상기 드레인 콘택홀을 통해서 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정 표시 장치용 어레이 기판의 제조 방법.
  6. 제 5항에 있어서,
    상기 저농도 불순물층은 저농도의 p- 이온으로 도핑된 것을 특징으로 하는 액정 표시 장치용 어레이 기판 제조방법.
  7. 제 5항에 있어서,
    상기 저농도 불순물층은 보론(boron) 이온으로 도핑된 것을 특징으로 하는 액정 표시 장치용 어레이 기판 제조방법.
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