JPH10335672A - 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置 - Google Patents

薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置

Info

Publication number
JPH10335672A
JPH10335672A JP9157652A JP15765297A JPH10335672A JP H10335672 A JPH10335672 A JP H10335672A JP 9157652 A JP9157652 A JP 9157652A JP 15765297 A JP15765297 A JP 15765297A JP H10335672 A JPH10335672 A JP H10335672A
Authority
JP
Japan
Prior art keywords
region
concentration
phosphorus
regions
tft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9157652A
Other languages
English (en)
Other versions
JP3376247B2 (ja
Inventor
Hideto Onuma
英人 大沼
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP15765297A priority Critical patent/JP3376247B2/ja
Priority to TW087107566A priority patent/TW421892B/zh
Priority to US09/079,156 priority patent/US6072193A/en
Priority to KR1019980020751A priority patent/KR19980087561A/ko
Publication of JPH10335672A publication Critical patent/JPH10335672A/ja
Priority to US09/875,132 priority patent/US6541793B2/en
Application granted granted Critical
Publication of JP3376247B2 publication Critical patent/JP3376247B2/ja
Priority to KR1020060005680A priority patent/KR100596964B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 金属元素を利用して結晶化させた珪素膜を活
性層とした用いたＴＦＴにおいて、金属元素によるＴＦ
Ｔ特性への悪影響を排除する。 【解決手段】 Ｎｉを利用して結晶化させた結晶性珪素
膜を活性層とするＴＦＴにおいて、ソース／ドレインに
対応する領域１１４、１１６に燐をドーピングし、その
後に加熱処理を行う。この際において、１１５の領域に
存在するニッケルが１２０や１２１で示されるように先
に燐がドーピングされた領域にゲッタリングされる。こ
うすることで、低濃度不純物領域１１７、１１９が形成
される領域におけるＮｉ濃度を低くすることができ、Ｔ
ＦＴの特性に悪影響が及ぶのを抑制することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
薄膜トランジスタ（以下本明細書ではＴＦＴと称する）
の構造に関する。またその作製方法に関する。
【０００２】
【従来の技術】ガラス基板や石英基板上に形成された珪
素薄膜を用いて作製されたＴＦＴが知られている。
【０００３】現在実用化されている大部分のＴＦＴは、
非晶質珪素膜（アモルファスシリコン膜）を活性層に用
いたものである。
【０００４】非晶質珪素膜は、プラズマＣＶＤ法を用い
て比較的簡単に成膜を行うことができる。
【０００５】アクティブマトリクス型の液晶表示装置の
今後の技術トレンドとしては、一枚のガラス基板や石英
基板上にアクティブマトリクス回路と該回路を駆動する
回路、さらに画像情報や各種情報を取り扱う各種回路を
集積化したシステムオンパネルという構成が追及される
ものと考えられている。
【０００６】このような構成を実現するには、非晶質珪
素膜を用いたＴＦＴでは、その特性が低すぎる。
【０００７】非晶質珪素膜を用いたＴＦＴは、その特性
が低く、アクティブマトリクス型の液晶表示装置のアク
ティブマトリクス回路に利用する程度のことしかできな
い。
【０００８】具体的には、非晶質珪素膜を用いたＴＦＴ
はその移動度が１cm2 ／Ｖｓ以下である。しかも、実用
化できるのはＮチャネル型だけであり、Ｐチャネル型は
特性が低すぎ実用にならないという問題もある。
【０００９】なお、単結晶珪素ウエハーを利用したＭＯ
Ｓ型トランジスタの移動度は、１０００cm2 ／Ｖｓ以上
あるのが普通である。
【００１０】この問題を解決するために一部で実用化さ
れているのが、結晶性珪素膜を用いたＴＦＴである。
【００１１】結晶性珪素膜を得る方法としては、非晶質
珪素膜を加熱により結晶化させる方法が一般的である。
【００１２】例えば、プラズマＣＶＤ法や減圧熱ＣＶＤ
法で非晶質珪素膜を成膜し、その膜を８００℃〜１００
０℃程度の温度で数時間加熱することにより、多結晶状
態を有した結晶性珪素膜を得ることができる。
【００１３】この方法は、通常のＩＣの作製に必要とさ
れるような高温が利用されるので、高温プロセスと称さ
れている。
【００１４】この方法で得られた結晶性珪素膜を用いた
ＴＦＴは、Ｎチャネル型で移動度が１００cm2 ／Ｖｓ程
度、Ｐチャネル型で移動度が６０cm2 ／Ｖｓ程度のもの
が得られる。
【００１５】この程度の特性を有していると、集積回路
を構成する上で必要とされるＣＭＯＳ回路を作ることが
できる。また、特性的には及ばないにしても、従来の単
結晶シリコンウエハーを利用したＩＣでもって構成され
ていた回路をＴＦＴでもって構成することも可能とな
る。
【００１６】しかし、結晶性珪素膜を用いたＴＦＴを作
製するには、基板に耐熱性を有するもの（現状では石英
に限定される）を用いる必要があり、コスト的に高くな
る。（石英基板は高価である）
【００１７】そこで考えられているのは、基板として安
価なガラス基板を用い、結晶化の方法を工夫する方法で
ある。
【００１８】この方法は、ガラス基板が耐えるような温
度でのプロセスで作製されるので、低温プロセスと称さ
れている。
【００１９】この方法として第１に挙げられるのは、加
熱温度をガラス基板が耐える程度のものとし、非晶質珪
素膜の結晶化を行う技術である。
【００２０】例えば、ガラス基板上に非晶質珪素膜を成
膜し、それを６００℃、４８時間程度加熱すると結晶性
珪素膜を得ることができる。
【００２１】しかし、この方法で得られる結晶性珪素膜
を用いたＴＦＴは、満足のゆく特性を示さない。
【００２２】また、加熱時間が長くなるので、作製コス
トがそれ程低くならないという問題もある。
【００２３】低温プロセスの他の方法としては、レーザ
ー光を照射することにより非晶質珪素膜を結晶性珪素膜
へと変成する技術がある。
【００２４】この方法では、ガラス基板がほとんど加熱
されないという優位性がある。
【００２５】この方法（レーザープロセスと称される）
で得られるＴＦＴは、高温プロセスで得られるＴＦＴに
匹敵する特性を得ることができる。
【００２６】
【発明が解決しようとする課題】前述したようなシステ
ムオンパネルを実現するには、上述した低温プロセスで
得られたＴＦＴでは、まだその特性が低いことが判明し
ている。
【００２７】ここで必要とする技術には、 （１）低温プロセスであること。 （２）レーザープロセスで得られるＴＦＴよりさらに高
い特性を得られること。 といったことが要求される。
【００２８】この要求事項を満足する技術として、本出
願人らは、非晶質珪素膜の微量の金属元素を導入し、し
かる後に加熱処理を行うことにより結晶化させる技術を
開発した。この技術は、特開平７−３２１３３７号公報
に記載されている。
【００２９】方法で得られた結晶性珪素膜を用いたＴＦ
Ｔは、極めて高い性能を有したものとなる。しかしこの
方法で得られた結晶性珪素膜中には、すくなからず結晶
化に利用した金属元素が残留しており、その影響がＴＦ
Ｔの特性に及ぶことが懸念される。
【００３０】実際、信頼性や素子毎の特性の均一性とい
った項目では、従来の特性の低いＴＦＴに比較して劣っ
ていることが確認されている。
【００３１】本発明者らの研究によれば、上記素子特性
の信頼性や特性の均一性が低いのは、結晶性珪素膜中に
残留する金属元素の影響であることが判明している。
【００３２】本明細書で開示する発明は、上述したある
種の金属元素を用いて結晶化させた結晶性珪素膜を用い
て作製したＴＦＴにおいて、当該金属元素の影響がＴＦ
Ｔの素子特性に悪影響を及ぼすことを抑制する技術を提
供することを課題とする。
【００３３】
【課題を解決するための手段】本明細書で開示する発明
の一つは、チャネル領域に隣接して配置された高抵抗領
域と、前記高抵抗領域に隣接して配置されたソースまた
はドレイン領域と、を有し、前記ソースまたはドレイン
領域には珪素の結晶化を助長する金属元素が高濃度に含
まれており、前記高抵抗領域には前記金属元素が低濃度
に含まれていることを特徴とする。
【００３４】他の発明の構成は、チャネル領域に隣接し
て配置された高抵抗領域と、前記高抵抗領域に隣接して
配置されたソースまたはドレイン領域と、を有し、前記
ソースまたはドレイン領域には珪素の結晶化を助長する
金属元素が１×１０19原子／ｃｍ3 以上の濃度で含まれ
ており、前記チャネル領域と前記高抵抗領域には前記金
属元素が１×１０17原子／ｃｍ3 以下の濃度で含まれて
いることを特徴とする。
【００３５】ソースまたはドレイン領域には、当該金属
元素が１×１０19原子／ｃｍ3 以上の濃度で含まれてい
ても特に問題はない。しかし、高抵抗領域（本明細書で
いうオフセット領域や低濃度不純物領域）においては、
当該金属元素の濃度が１×１０17原子／ｃｍ3 以下であ
ることが重要である。これは、高抵抗領域中における金
属元素の存在は、不要な準位の形成に大きく寄与するか
らである。また、ソースおよびドレイン領域における金
属元素の濃度は、当該領域における欠陥密度よりも大き
くて構わない。しかし、高抵抗領域においては、当該金
属元素の濃度は当該領域の欠陥密度よりも小さいことが
必要である。
【００３６】また他の発明の構成は、ソースまたはドレ
イン領域には燐がドーピングされており、燐の濃度は当
該金属元素の濃度よりも高いことを特徴とする。こうす
ることで、ソースまたはドレイン領域にニッケル元素を
ゲッタリングさせる効果をより高く得ることができる。
【００３７】また、他の発明の構成は、ソースまたはド
レイン領域はＰ型であり、かつソース及びドレイン領域
には燐がドーピングされていることを特徴とする。
【００３８】珪素の結晶化を助長する金属元素として
は、ニッケル（Ｎｉ）を用いることがその再現性や効果
の点から最も好ましい。
【００３９】また、金属元素としては、Ｆｅ、Ｃｏ、Ｎ
ｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ
から選ばれた一種または複数種類のものを用いることが
できる。
【００４０】
【発明の実施の形態】低濃度不純物領域やオフセット領
域等の高抵抗領域をチャネル領域に隣接して配置した構
造において、ソース及びドレイン領域（少なくと一方の
領域）をゲッタリングサイトとすることにより、高抵抗
領域におけるニッケル濃度を低下させる。
【００４１】ソース／ドレイン領域をゲッタリングサイ
トとするには、これらの領域に燐をドーピングさせ、燐
に当該金属元素をゲッタリングさせる。このゲッタリン
グ効果は、金属元素にニッケルを選択した場合に特に顕
著になる。
【００４２】ニッケルに代表される珪素の結晶化を助長
する金属元素の存在は、以下の領域において問題とな
る。 （１）チャネル領域 （２）チャネル領域とそれに隣接する領域との界面及び
その近傍 チャネル領域に当該金属元素が存在すると、チャネル本
来の機能であるゲイト電極から印加される電界によっ
て、ゲイト絶縁膜側の表面の導電型が変化し、所謂反転
層を形成するという機能が阻害される。
【００４３】これは、当該金属元素が存在すると、チャ
ネル領域における禁制体内に不要な準位が多数形成され
ることに起因する。
【００４４】一般にチャネル領域とチャネル領域に隣接
する領域との界面には、ＩＮ接合やＰＮ接合部分といっ
た異種導電型同士の接合が形成される。
【００４５】例えば、最も基本的なＴＦＴ構造において
は、チャネル領域に隣接してソース／ドレイン領域は配
置される。この構造では、ＴＦＴのＯＦＦ動作時におい
て、チャネル領域とソース／ドレイン領域の界面にＰＮ
接合が形成される。
【００４６】また、ＬＤＤ領域に代表されるような低濃
度不純物領域をチャネル領域に隣接した配置した構造に
おいては、やはりＯＦＦ動作時において、チャネル領域
と低濃度不純物領域の界面にＰＮ接合が形成される。
【００４７】またオフセット領域をチャネル領域に隣接
して配置した構造においては、やはりＯＦＦ動作時にお
いて、チャネル領域と低濃度不純物領域の界面にＰＩま
たはＮＩ接合が形成される。
【００４８】一般に当該金属元素が異種導電型の接合部
分に存在すると、異種接合部分における本来の半導体接
合としての作用や機能が損なわれる。これは、当該金属
元素の存在に起因して禁制体中に多数に準位が形成され
るからである。
【００４９】例えば、上記異種接合部分において、当該
金属元素の存在に起因する不要な準位が形成され、そこ
を経由してのキャヤリアの移動が生じてしまう。
【００５０】これは、耐圧の低下やリーク電流の増加の
要因となる。また、その状態が安定して生じるものでは
ないので、信頼性の低下や素子毎の特性のバラツキとい
った問題が発生してしまう。
【００５１】本明細書で開示する発明を採用した場合、
まずチャネル領域における当該金属元素の濃度を大きく
下げることができる。また、チャネル領域に隣接する高
抵抗領域における当該金属元素の濃度を大きく低減でき
る。実験ではＳＩＭＳで検出不可能な１×１０16原子／
ｃｍ3 レベルまで低減することもできている。なお、高
抵抗領域における当該金属濃度は、１×１０17原子／ｃ
ｍ3 レベル以下にまで低減できれば、所定の効果を得る
ことができる。
【００５２】図１２に発明を利用した場合に得られるＴ
ＦＴの活性層各部のＮｉ濃度の相対分布を示す。（Ａ）
に示すのはＴＦＴの概略の構成であり、（Ｂ）に示すの
は各部における相対濃度の分布である。
【００５３】（Ｂ）に示される矢印は、ゲッタリング工
程におけるＮｉの濃度変化の方向（濃度が高くなるの
か、低くなるのか）を示すものである。また、矢印の長
さは、濃度変化の割合の大小関係を示すものである。
【００５４】また、ＨＲＤというのは、高抵抗領域のこ
とであり、実施例に示す低濃度不純物領域のことであ
る。
【００５５】図１２に示すように本明細書で開示する発
明を利用することで、低濃度不純物領域やオフセット領
域といった高抵抗領域における金属元素の濃度を低減す
ることで、異種導電型の接合が形成される部分における
当該金属元素の濃度を大きく低減することができる。
【００５６】そして、耐圧の低下やリーク電流の増加の
要因といった問題を解決することができ、さらに信頼性
の低下や素子毎の特性のバラツキといった問題を解決す
ることができる。
【００５７】
【実施例】
〔実施例１〕本実施例では、Ｎチャネル型の薄膜トラン
ジスタを作製する例を示す。図１及び図２に本実施例の
作製工程を示す。
【００５８】まず、図１（Ａ）に示すようにガラス基板
１０１上に下地膜として酸化珪素膜１０２を３００ｎｍ
の厚さに成膜する。ここでは、ガラス基板としてコーニ
ング１７３７ガラス基板を利用する。
【００５９】次にジシランを原料ガスとした減圧熱ＣＶ
Ｄ法により、非晶質珪素膜１０３を５０ｎｍの厚さに成
膜する。
【００６０】次に酸化珪素膜でなるマスク１０４を形成
する。このマスク１０４は厚さ１２０ｎｍの酸化珪素膜
でなり、１０５で示す開口が形成されている。
【００６１】この開口１０５は、図面手前側から奥行き
方向に延在する長手形状を有している。
【００６２】マスク１０４を形成したら所定のニッケル
濃度に調整したニッケル酢酸塩溶液を塗布し、１０６で
示されるようにニッケル元素が表面に接して保持された
状態が得られる。
【００６３】この状態において、ニッケル元素は開口１
０５が形成された領域において、非晶質珪素膜１０３の
表面に接して保持された状態となる。こうして図１
（Ａ）に示すようにニッケル元素が非晶質珪素膜１０３
の表面の一部に選択的に接して保持された状態が得られ
る。
【００６４】ここでは溶液を用いてニッケル元素を導入
する例を示したが、他にイオン注入法を用いるのでもよ
い。この場合、当該金属元素の導入量を精密に制御する
ことができる。
【００６５】次に図１（Ａ）に示す状態を有する試料に
対して、窒素雰囲気中において、５７０℃、１２時間の
加熱処理を施す。
【００６６】この工程において、ニッケル元素が開口１
０５が形成された領域から非晶質珪素膜中に拡散し、１
０７で示されるような結晶成長が進行する。
【００６７】この結晶成長は、膜面に平行な方向進行す
る。また、この結晶成長方向は、開口１０５の延在する
方向に垂直な方向に一致する。また、その成長方向がそ
ろったものとなる。（開口１０５の端の部分では結晶成
長方向は放射状となる）
【００６８】この１０７で示されるような結晶成長は、
１００μｍ以上に渡り行わすことができる。この結晶成
長を便宜上横成長と称する。
【００６９】この結晶成長が終了した時点では、膜中に
は比較的高濃度にニッケル元素が残留している。
【００７０】結晶化が終了したら、珪素膜をパターニン
グすることにより、図１（Ｃ）の１０８で示されるパタ
ーンを得る。このパターンは、後にＴＦＴの活性層を構
成するものとなる。
【００７１】ここでは、珪素膜のパターン１０８は、１
０７で示される横成長が行われた領域を用いて構成する
ようにする。
【００７２】なお、パターン１０８の膜厚は、１００ｎ
ｍ以下、好ましくは５０ｎｍ以下となるようにする。
【００７３】次にゲイト絶縁膜として機能する酸化珪素
膜１０９をプラズマＣＶＤ法により１００ｎｍの厚さに
成膜する。こうして図１（Ｃ）に示す状態を得る。
【００７４】次にアルミニウムパターン１１０を形成す
る。ここでは、まずアルミニウム膜をスパッタ法でもっ
て４００ｎｍの厚さに成膜する。そして、さらにそれを
レジストマスク１００を用いてパターニングすることに
より、１１０で示されるパターンを得る。こうして図１
（Ｄ）に示す状態を得る。
【００７５】次にレジストマスク１００を残存させた状
態でアルミニウムパターン１１０を陽極とした陽極酸化
を行う。この工程において、１１１で示される陽極酸化
膜を４００ｎｍの厚さに形成する。
【００７６】ここでは、レジストマスク１００を残存さ
せた状態で陽極酸化を行う関係上、パターンの側面方向
に選択的に陽極酸化が進行し、１１１で示されるような
形状に陽極酸化膜が形成される。
【００７７】ここでは、白金を陰極とし、また電解溶液
として３体積％の蓚酸を含んだ水溶液を用いて陽極酸化
を行う。また、この陽極酸化膜は、多孔質状（ポーラス
状）を有したものとして得られる。
【００７８】次にレジストマスク１００を除去し、再度
の陽極酸化を行う。ここでは、この１１２で示される陽
極酸化膜を７０ｎｍの厚さに成膜する。
【００７９】ここでは、電解溶液として、３％の酒石酸
を含んだエチレングリコール溶液をアンモニア水で中和
したものを用いる。この工程で形成される陽極酸化膜
は、緻密なバリア型の膜質を有したものとなる。
【００８０】この工程では、電解溶液が多孔質状の陽極
酸化膜１１１内に侵入する関係から、１１２で示すされ
るようにアルミニウムパターン１１３の周囲に陽極酸化
膜が形成される。こうして図１（Ｅ）に示す状態を得
る。
【００８１】ここで１１２で示すパターンがゲイト電極
及びそこから延在したゲイト配線のパターンとなる。
【００８２】なお、陽極酸化膜１１２の膜厚分でもって
後にチャネル領域に隣接してオフセット領域を形成する
ことができる。
【００８３】しかし、本実施例では、陽極酸化膜１１２
の膜厚が７０ｎｍと薄いので、有効に機能するようなオ
フセット領域は形成されない。よって、ここではオフセ
ット領域の存在は無視することとする。
【００８４】なお、陽極酸化膜１１２の膜厚を１５０ｎ
ｍ以上とすると、その機能が無視できないオフセット領
域が形成される。
【００８５】陽極酸化膜１１２を形成したら、次に燐の
ドーピングをプラズマドーピング法でもって行う。燐の
ドーズ量は、被ドーピング領域をソース及びドレイン領
域とする条件でもって行う。また、このドーピングは、
最終的に存在する燐の濃度が、ゲッタリング後のニッケ
ルの濃度よりも大きくなる条件でもって行うことが好ま
しい。こうすることで、後の工程において、ニッケル元
素のゲッタリングをより効果的に行うことができる。
【００８６】この工程においては、図２（Ａ）に示すよ
うに１１４、１１６の領域に自己整合的に燐のドーピン
グが行われる。また、１１５の領域にはドーピングは行
われない。
【００８７】なお、ドーピングは、イオン注入法を用い
てもよい。いずれにせよ、このドーピング工程は、不純
物元素をイオン化し、それを電気的に加速注入する方法
を用いることが好ましい。
【００８８】また、ドーピングの前に露呈した酸化珪素
膜１０９を除去してもよい。この場合、図２（Ａ）の１
１４及び１１６の表面に形成された酸化珪素膜が除去さ
れることになる。
【００８９】図２（Ａ）に示すドーピングの終了後、多
孔質状の陽極酸化膜１１１を除去する。そして再度、燐
のドーピングをプラズマドーピング法でもって行う。
【００９０】この工程では、図２（Ａ）の工程における
ドーズ量に比較して、低ドーズ量でもってドーピングを
行う。
【００９１】この工程では、１１７と１１９の領域が低
濃度不純物領域として形成される。低濃度不純物領域と
いうのは、１１４及び１１６の領域に比較すれば、含ま
れる燐の濃度が低濃度であるということを意味してい
る。
【００９２】また、この工程の結果、１１８で示される
ドーピングが行われなかった領域がＴＦＴのチャネル領
域となる。こうして図２（Ｂ）に示す状態が得られる。
【００９３】次に窒素雰囲気中において、４５０℃、２
時間の加熱処理を施す。この工程では、ニケッル元素が
拡散する過程で燐にゲッタリングされる。そして結果と
して、１１４と１１６の領域及び、１１７と１１９の領
域、次いで１１５の領域のニッケル濃度が低くなる。
【００９４】ここで、１１７、１１９の領域にも燐が低
ドーズ量ながらドーピングされているが、実験による
と、ニッケルのゲッタンリングは主に１１４、１１６の
領域において行われる。
【００９５】燐とニッケルは、ＮｉＰ、ＮｉＰ2 、Ｎｉ
2 Ｐ・・・・・というような多様な化合物の形態をな
す。また、その結合状態は極めて安定なものであり、４
５０℃程度の加熱温度では安定な状態で存在する。
【００９６】即ち、一旦ニッケルと燐とが結合すると、
その状態からまた分解することはない。（少なくとも本
実施例のプロセスにおける温度ではない）
【００９７】また、珪素中における燐は８００℃程度以
上でないと拡散しない。
【００９８】従って、結果として燐が高濃度に存在して
いる１１４、１１６の領域にニッケル元素が集中するこ
とになる。
【００９９】こうして図２（Ｃ）に示すようにニッケル
元素が１１４、１１６の領域に矢印１２０、１２１で示
されるように移動した状態が得られる。
【０１００】なお、低濃度不純物領域である１１７、１
１９の領域へのニケッル元素の移動も存在するが、より
高濃度に燐がドーピングされた１１４、１１６の領域へ
のニッケル元素の移動の方が顕著に観察される。
【０１０１】図３には、上記加熱処理後におけるニッケ
ル元素と燐元素の分布状態を示す。また、この加熱処理
の段階において、不純物イオンの加速注入によって結晶
性が破壊された領域１１４、１１６、１１７、１１９の
領域の結晶性の改善が進行する。
【０１０２】これは、それらの領域（特に１１４と１１
６の領域）にニッケル元素が集中することに大きく関係
する。
【０１０３】即ち、ニッケル元素が集中した領域は、そ
れだけニッケル元素の作用による結晶化が強く促進さ
れ、燐イオンのドーピング時に生じた結晶構造の損傷が
回復される。
【０１０４】特に本実施例に示す構成では、燐が高濃度
にドーピングされた領域（即ち、より結晶性が破壊され
た領域）には、より高濃度に燐イオンが集中するので、
この工程における結晶性の改善は効果的に進行する。
【０１０５】次にレーザー光の照射を行い、ドーピング
された燐の活性化を行う。ドーピング時に生じた結晶性
の損傷のアニールは、上述したように加熱処理によって
行うことができる。
【０１０６】しかしその温度は４５０℃と低いためにド
ーパント（燐）の活性化率は低いものとなってしまう。
そこで、本実施例では、加熱に加えてレーザー光の照射
を行うことで、ドーパントの活性化を行う。
【０１０７】この工程を行うことにより、１１４及び１
１６の領域をソース及びドレイン領域として機能させる
ことができる。
【０１０８】レーザー光の照射が終了したら、図２
（Ｄ）に示すように窒化珪素膜１２２をプラズマＣＶＤ
法により２００ｎｍの厚さに成膜する。
【０１０９】さらにプラズマＣＶＤ法により酸化珪素膜
１２３を４００ｎｍの厚さに成膜する。
【０１１０】さらにアクリル樹脂膜１２４を成膜する。
アクリル樹脂膜の膜厚は、最小の部分でその厚さが７０
０ｎｍとなるようにする。
【０１１１】アクリル以外の材料としては、ポリイミ
ド、ポリアミド、ポリイミドアミド、エポキシ等の材料
を用いることができる。
【０１１２】本実施例に示す構成を採用した場合、得ら
れるＮチャネル型のＴＦＴは、ソース及びドレイン領域
に高濃度に燐とニッケルが含まれる。そして、低濃度不
純物領域１１４及び１１６にはより低濃度に燐が含まれ
る。
【０１１３】また、チャネル領域１１８と低濃度不純物
領域１１７、１１９には、ほとんどニッケルは含まれな
い。
【０１１４】この濃度分布の状態に関して図３に示す。
このようにニッケルと燐に関して特別な濃度分布を有し
たＴＦＴが得られる。
【０１１５】本実施例に示すＴＦＴは、プロセス温度が
ガラス基板の耐える６００℃程度以下であり、しかもニ
ッケル元素を利用することにより高い結晶性を有した活
性層とすることができ、そのことで高い特性を得ること
ができる。
【０１１６】本実施例で得られるＴＦＴの特性は、高温
多結晶ポリシリコンＴＦＴを凌ぐものである。
【０１１７】また、ニッケル元素をその動作に影響が及
ばないソース／ドレイン領域に固定化しているので、高
い特性を安定して得ることができる。また、多数のＴＦ
Ｔを同時に作製した場合であってもその特性のばらつき
を少ないものとすることができる。
【０１１８】〔実施例２〕本実施例は、実施例１に示す
作製工程をさらに改良した場合の例である。図４及び図
５に本実施例の作製工程を示す。
【０１１９】なお、符号が図１と同じものは、図１に示
すのとその作製工程や機能は同じである。
【０１２０】まず、図４（Ａ）に示すようにガラス基板
１０１上に酸化珪素膜１０２を成膜し、さらに非晶質珪
素膜１０３を成膜する。
【０１２１】次に酸化珪素膜でなるマスク１０４を形成
し、ニッケル酢酸塩溶液を塗布し、１０６で示されるよ
うにニッケル元素が表面に接して保持された状態を得
る。
【０１２２】次に加熱処理を施し、１０７で示されるよ
うな横成長を行わす。（図４（Ｂ））
【０１２３】図４（Ｂ）に示す横成長が終了したら、酸
化珪素膜でなるマスク１０４を除去し、再度酸化珪素膜
でなるマスク４０１を配置する。
【０１２４】そして、マスク４０１を用いて燐イオンの
ドーピングをプラズマドーピング法でもって行う。
【０１２５】この工程において、４０３の領域に燐のド
ーピングが行われる。次に加熱処理を行う。この加熱処
理は、窒素雰囲気中において６００℃、２時間の条件で
もって行う。
【０１２６】この際、ニッケル元素は４０３の領域にゲ
ッタリングされる。そして、燐がドーピングされなかっ
た４０２の領域においては、ニッケル元素の濃度は大き
く低下する。
【０１２７】上記ゲッタリングの工程が終了したら、酸
化珪素膜でなるマスク４０１を除去し、さらにレジスト
マスクを配置してパターニングを行い、図４（Ｄ）の１
０８で示すパターンを得る。このパターンは、後にＴＦ
Ｔの活性層となるパターンである。
【０１２８】このパターン１０８は、マスク４０１で覆
われた４０２の領域よりもさらに小さくなるパターンと
して形成する。
【０１２９】これは、ゲッタタリングが行われた領域
（４０２の領域）内を利用して、ＴＦＴの活性層パター
ン１０８を形成することで、ニッケルの影響をより積極
的に排除するためである。
【０１３０】活性層のパターン１０８を形成したら、ゲ
イト絶縁膜として機能する酸化珪素膜１０９をプラズマ
ＣＶＤ法で成膜する。このようにして図４（Ｄ）に示す
状態を得る。
【０１３１】次に図４（Ｅ）に示すアルミニウムパター
ン１１０をレジストマスク１００を用いて形成する。
【０１３２】次に図５（Ａ）に示すように多孔質状の陽
極酸化膜１１１と緻密な膜質を有する陽極酸化膜１１２
とを形成する。
【０１３３】次にこの状態で燐のドーピングをプラズマ
ドーピング法でもって行う。プラズマドーピング法以外
にはプラズマドーピング法を用いることができる。
【０１３４】このドーピングは、後に行われるドーピン
グよりも高濃度に行うので便宜上ヘビードーピングと称
することとする。
【０１３５】このドーピングにおいて、１１４及び１１
６の領域にヘビードーピングが行われる。また１１５の
領域にはドーピングは行われない。
【０１３６】次に多孔質状の陽極酸化膜１１１を除去す
る。そして再度、燐のドーピングを行う。このドーピン
グは、先のドーピングに比較して低ドーズ量でもって行
う。
【０１３７】この工程の結果、低濃度不純物領域１１
７、１１９が形成される。また、チャネル領域１１８が
形成される。（図５（Ｃ））
【０１３８】本実施例においては、これらの領域は自己
整合的に形成される。
【０１３９】次に加熱処理を施し、活性層パターン中に
残存するニッケル元素を１１４及び１１６の領域に集中
させる。即ち、活性層パターン中に残存するニッケル元
素を１１４及び１１６の領域にゲッタリングさせる。
（図５（Ｄ））
【０１４０】こうして、ＴＦＴの動作に問題となるチャ
ネル領域やチャネル領域と低濃度不純物領域との境界付
近におけるニッケルの存在をより徹底的に排除すること
ができる。
【０１４１】またこの際、ドーピング時に生じた結晶構
造の損傷のアニールが同時に行われる。
【０１４２】次にレーザー光の照射を行い、ドーパント
の活性化を行う。
【０１４３】次に図６（Ａ）に示すように窒化珪素膜１
２２と酸化珪素膜１２３とをプラズマＣＶＤ法により成
膜する。そしてアクリル樹脂膜１２４を成膜する。
【０１４４】次にコンタクトホールを形成し、ソース電
極１２５及びドレイン電極１２６とを形成する。こうし
てより徹底的にニッケル元素をチャネル領域及び異種導
電型の接合を有する領域から排除したＮチャネル型のＴ
ＦＴを得ることができる。
【０１４５】〔実施例３〕本実施例では、実施例１に示
す構造において、低濃度不純物領域１１７、１１９（図
２参照）の代わりにオフセット領域を配置した場合の例
を示す。
【０１４６】本実施例では、図２（Ｂ）で示す工程にお
いて、低ドーズ量での燐イオンの注入を行わない。即
ち、図２（Ｂ）におけるドーピングを実施しない。
【０１４７】こうした場合、１１７及び１１９の領域に
は燐のドーピングは行われない。そして、この部分の導
電型は、基本的にチャネル領域１１８と同じになる。
【０１４８】しかし、この１１７及び１１９の領域で
は、チャネルと異なりゲイト電極からの電界の印加によ
り反転層が形成されることはない。（ゲイト電極からの
電界は広がりを有するものであり、厳密にはそう言い切
れるものではない。しかし、議論を簡単にするめにここ
ではそう考える）
【０１４９】１１７及び１１９の領域は、低濃度不純物
領域と同様にＴＦＴの動作時において、高抵抗領域とし
て機能する。即ち、チャネル領域とドレイン領域との間
に形成される電界強度を緩和し、耐圧やリーク特性を改
善する機能を有している。
【０１５０】本実施例の場合、１１７及び１１９の領域
がオフセット領域となる。
【０１５１】本実施例に示すＴＦＴの場合においてもチ
ャネル領域、さらにはチャネルとチャネルに隣接する領
域との境界及びその近傍における当該金属元素の濃度を
低減できる。
【０１５２】そして、 ・耐圧やリーク電流特性の向上 ・信頼性の向上 ・素子毎における特性のばらつきの低減 といった効果を得ることができる。
【００００〔実施例４〕本実施例では、実施例１の構成
において、図１（Ｅ）の緻密な膜質の陽極酸化膜１１２
の膜厚を２００ｎｍと厚くし、その厚さでもってオフセ
ット領域を形成する技術に関する。 【０１５３】本実施例の場合、オフセット領域は、図２
（Ｂ）に示すチャネル領域１１８と低濃度不純物領域１
１７との間、及びチャネル領域１１８と低濃度不純物領
域１１９との間に形成される。
【０１５４】本実施例の場合も図２（Ｃ）に示す工程を
経るので、チャネル領域におけるニッケル濃度、及びチ
ャネル領域とオフセット領域との界面におけるニッケル
濃度を低減することができる。
【０１５５】〔実施例５〕本実施例は、実施例１やその
他の実施例に示す構成において、チャネル領域に導電型
を付与する不純物をドーピングした場合の例である。
【０１５６】一般に薄膜トランジスタの場合は、チャネ
ル領域には特に人為的なドーピングを行わない真性また
は実質的に真性な半導体が利用される。
【０１５７】しかし、しきい値の制御に代表されるよう
な特性の制御のためにチャネル領域の導電型を微妙に制
御する技術も知られている。この技術はチャネルドープ
技術と称されている。
【０１５８】チャネルドープを実施する方法としては、
主に以下の２つの手法が採用されている。 （１）イオン注入法やプラズマドーピング法を用いる。 （２）活性層を構成する出発膜中にドーパントをドーピ
ングしておく。
【０１５９】本実施例では、（２）に方法を用いる。こ
こでは、Ｎチャネル型のＴＦＴを作製することを前提と
して、チャネルにボロンをドーピングする例を示す。
【０１６０】本実施例では、図１（Ａ）に示す段階にお
ける非晶質珪素膜１０３の成膜をジシランとジボランと
を原料ガスとして用いた減圧熱ＣＶＤ法により行う。
【０１６１】この際、ジボランの添加量を変化させるこ
とで、チャネルドープのドーピング量を変化させること
ができる。
【０１６２】ここではんチャネル型のＴＦＴを作製する
場合の例を示したが、Ｐチャネル型のＴＦＴを作製する
のであれば、ドーピングガスとしてフォスフィンを用い
る。
【０１６３】〔実施例６〕本実施例では、本明細書で開
示する発明を用いてＰチャネル型のＴＦＴを作製する場
合の例を示す。
【０１６４】ニッケルのゲッタリングは、ボロンでは行
うことができない。少なくとも燐を用いた場合のような
顕著なゲッタリング効果を得ることはできない。
【０１６５】従って、本明細書で開示する発明を利用し
てＰチャネル型のＴＦＴを作製する場合には、ニッケル
のゲッタリングに利用するための燐のドーピングとソー
ス及びドレイン領域を形成するためのドーパント（この
場合はボロン）のドーピングとを別々に行う必要があ
る。
【０１６６】図１及び図２を用いて本実施例の作製工程
を示す。まず、実施例１に示した作製工程に従って、図
１（Ｅ）に示す状態を得る。
【０１６７】この状態で燐のドーピングをプラズマドー
ピング法（またはイオン注入法）でもって行う。この状
態では、図７（Ａ）の７０１及び７０３に示す領域に燐
のドーピングが行われた状態となる。また、７０２の領
域には、燐のドーピングは行われない。
【０１６８】ここで、７０１及び７０３の領域に燐をド
ーピングするのは、この領域をゲッタリングサイトとし
て、７０２の領域に存在するニッケル元素を除去させる
ためである。
【０１６９】図７（Ａ）に示すドーピングが終了した
ら、４５０℃、２時間の加熱処理を窒素雰囲気中で行
う。この工程において、７０２の領域から７０１及び７
０３の領域に矢印７０４で示されるようにニッケル元素
の移動が行われる。
【０１７０】即ち、領域７０２のニッケル元素が領域７
０１及び７０３の領域にゲッタリングされる。
【０１７１】ここで、加熱温度を４５０℃とするのは、
ゲイト電極にアルミニウムを利用しているからである。
ゲイト電極に珪素材料やシリサイド材料、さらには金属
材料を用いた場合には、その耐熱性さらは基板の耐熱性
に鑑みてさらに高い温度とすることが好ましい。
【０１７２】次に図７（Ｃ）に示すようにボロンのドー
ピングをプラズマドーピング法でもって行う。ドーピン
グの方法は、イオン注入法であってもよい。
【０１７３】この工程におけるドーピングは、７０５及
び７０７の領域をソース及びドレイン領域とするための
ものである。従って、図７（Ａ）に示す工程においてド
ーピングされた燐よりも高濃度にボロンをドーピング
し、Ｎ型化した７０１及び７０３の領域をＰ型へと反転
させるドーピング条件が必要とされる。
【０１７４】図７（Ｃ）に示すドーピングが終了した
ら、多孔質状の陽極酸化膜１１１を除去する。
【０１７５】そして、図７（Ｄ）に示すように再度ボロ
ンのドーピングを行う。この工程は、低濃度不純物領域
を形成するためのものであるから、（Ｃ）の工程でドー
ピングが行われた７０５及び７０７の領域よりも導電型
が弱くなるようような条件でもって行う。
【０１７６】７０８及び７１０の領域は、図７（Ａ）の
工程において、燐のドーピングが行われていないので、
７１１や７１２の領域のように特に導電型を反転させる
ようなドーピング条件としなくてもよい。
【０１７７】ドーピングの終了後、レーザー光の照射を
行い、被ドーピング領域に生じたドーピング時における
損傷の修復と、ドーパントの活性化とを行う。この工程
は加熱によって行ってもよい。
【０１７８】このようにして、ソース領域７１１、ドレ
イン領域７１２、チャネル領域７０９、低濃度不純物領
域７０８及び７１０を形成する。
【０１７９】ここで、ソース領域７１１及びドレイン領
域７１２にニッケル元素がゲッタリングされた状態とな
っている。
【０１８０】この構成においてもチャネルとチャネルに
隣接する領域との境界に存在する接合付近において、ニ
ッケル元素が減少させられたものとなっている。
【０１８１】そしてそのことにより、Ｐチャネル型のＴ
ＦＴにおいて、耐圧の向上、ＯＦＦ電流の低減、信頼性
の向上、素子毎の特性のばらつきの低減、といった効果
を得ることができる。
【０１８２】本実施例で示すＴＦＴが特徴とするのは、
ソース及びドレイン領域には、燐とボロンがドーピング
され、かつボロンの濃度が燐よりも高いことである。
【０１８３】また、それに加えてソース及びドレイン領
域におけるニッケル濃度が、チャネル領域や低濃度不純
物領域よりも大きいことである。
【０１８４】〔実施例７〕本実施例では、実施例６に示
す構成を改良した構成を示す。実施例６に示す構成にで
は、チャネル領域に隣接して低濃度不純物領域を配置す
る場合の例を示した。（陽極酸化膜の膜厚分によるオフ
セット領域の存在は無視する）
【０１８５】ここでは、この低濃度不純物領域であった
領域をオフセット領域とする場合の例を示す。
【０１８６】本実施例では、図６（Ｄ）に示す段階にお
いて、ボロンのライトドーピングを行わない。こうする
と、７０８及び７１０の領域にボロンのドーピングが行
われず、その領域がオフセット領域となる。
【０１８７】なお、本実施例に示す構成を採用しなくて
もゲイト電極の周囲に形成される緻密な膜質の陽極酸化
膜の膜厚を厚くすれば、チャネル領域に隣接してオフセ
ット領域を形成することができる。
【０１８８】〔実施例８〕本実施例は、他の実施例にお
いて、ゲイト電極としてアルミニウムでなくタンタル
（Ｔａ）を用いた場合の例である。
【０１８９】タンタルを用いた場合も陽極酸化技術を利
用することができる。そして陽極酸化膜を利用した低濃
度不純物領域の形成やオフセット領域の形成をアルミニ
ウムを用いた場合と同様に行うことができる。
【０１９０】またタンタルは、アルミニウムに比較して
耐熱性が高いので、例えば図２（Ｃ）に示す加熱処理の
工程における加熱温度を６００℃、２時間というような
条件とすることができる。
【０１９１】タンタルの融点は２０００℃以上であるの
で、加熱処理温度に関しては、特に考慮を払う必要はな
い。
【０１９２】〔実施例９〕本実施例は、他の実施例にお
いて、ゲイト電極としてアルミニウムでなく導電型を付
与した珪素を用いる場合の例である。
【０１９３】ここでは、燐またはボロンをドーピングし
た珪素膜を用いてゲイト電極を構成する。ゲイト電極に
珪素材料を用いた場合にも図２（Ｃ）に示す加熱処理の
工程における加熱温度を６００℃、２時間というような
条件とすることができる。
【０１９４】また、ゲイト電極としては、各種シリサイ
ド材料や金属材料を用いることもできる。
【０１９５】ゲイト電極材料に珪素材料やシリサイド材
料を用いた場合には、低濃度不純物領域を形成するため
の手段として、陽極酸化技術に変わるものを用いる必要
がある。
【０１９６】図８にゲイト電極として珪素材料を用いた
場合におけるＴＦＴの作製工程の一例を示す。
【０１９７】まず、実施例１に示した図１（Ａ）〜図１
（Ｃ）の作製工程に従って、図８（Ａ）に示すようにガ
ラス基板１０１上に下地膜として酸化珪素膜１０２を成
膜し、さらに結晶性珪素膜でなる活性層１０８を形成す
る。
【０１９８】この状態においては、活性層１０８中には
ニッケル元素が比較的高濃度に含まれている。また、ニ
ッケル元素の分布状態も特に偏ったものではなく、一様
なものとなっている。
【０１９９】ゲイト絶縁膜１０９を形成した段階で減圧
熱ＣＶＤ法を用いて燐を高濃度にドーピングした珪素膜
を成膜し、それをレジストマスク８０２を用いてパター
ニングする。こうして８０１で示すパターンを得る。こ
の珪素膜でなるパターン８０１を基にして後にゲイト電
極が形成される。こうして図８（Ａ）に示す状態を得
る。
【０２００】次に等方性のドライエッチングまたはウェ
ットエッチングを用いて、珪素膜でなるパターン８０１
をエッチングする。この際、レジストマスク８０２が存
在する関係上エッチングは図８（Ｂ）に示すようにサイ
ドエッチングとなる。
【０２０１】サイドエッチングが終了したら、燐のドー
ピングを行い８０３及び８０５の領域に燐のドーピング
を行う。このドーピングは、ソース及びドレイン領域を
形成するためと、ゲッタリングサイトを形成するために
行う。
【０２０２】このドーピングは、後に行われるドーピン
グに比較して高ドーズ量で行うので、便宜上ヘビードー
ピングと称する。
【０２０３】図８（Ｃ）に示すドーピングを終了後、レ
ジストマスク８０２を除去する。次に再度、燐のドーピ
ングを行う。この際におけるドーピングは、（Ｃ）の工
程におけるものより低ドーズ量でもって行う。この工程
におけるドーピングを便宜上ライトドーピングと称す
る。
【０２０４】この工程において、低濃度不純物領域８０
７及び８０８が形成される。そして、窒素雰囲気中にお
いて、６００℃、２時間の加熱処理を施す。この加熱処
理は、燐が拡散しない条件でもって、かつできるだけ高
い温度で、かつガラス基板１０１の歪点以下の温度で行
う。
【０２０５】この工程において、活性層パターン１０８
中に存在していたニッケル元素は、８０３及び８０５の
領域に集中する。この状態は、８０７、８０８、８０９
の領域のニッケル元素が８０３及び８０５の領域にゲッ
タリングされたものと見ることもできる。
【０２０６】こうして、図８（Ｃ）の８０４で示される
領域はニッケル元素が減少させられたものとなる。
【０２０７】次にレジストマスク８０２を取り除き、
（Ｄ）に示す状態において燐のドーピングを行う。この
工程は、（Ｃ）の工程におけるドーピングよりも低ドー
ズ量でもって行う。この工程におけるドーピングを便宜
上ライトドーピングと称する。
【０２０８】この工程において、低濃度不純物領域８０
７及び８０８が自己整合的に形成される。また、チャネ
ル形成領域８０９も自己整合的に形成される。
【０２０９】この後は、実施例１に示すのと同じ工程に
従ってＴＦＴを作製すればよい。
【０２１０】本実施例に示す作製工程において、（Ｄ）
に示す工程におけるライトドーピングを行わなければ８
０７及び８０８の領域をオフセット領域として形成する
ことができる。
【０２１１】本実施例に示したように、陽極酸化技術を
利用しない方法により低濃度不純物領域やオフセット領
域を形成する構造とすれば、本明細書で開示する発明
は、ゲイト電極の材料としてアルミニウムやタンタルの
ような材料を利用した場合のみに限定されるものではな
い。
【０２１２】ただし、本明細書で開示する発明を利用す
るには、低濃度不純物領域及び／またはオフセット領域
が配置された構造であることが必要である。
【０２１３】〔実施例１０〕本実施例は、本明細書で開
示する発明を逆スタガー型のＴＦＴに利用した場合の例
である。
【０２１４】図９及び図１０に本実施例の作製工程を示
す。まず、ガラス基板９０１上にゲイト電極９０２を形
成する。ここでは、タングテンシリサイドを用いてゲイ
ト電極９０２を形成する。
【０２１５】次にゲイト絶縁膜として機能する酸化珪素
膜９０３を成膜する。さらに活性層を構成する出発膜と
して、非晶質珪素膜９０４を成膜する。こうして図９
（Ａ）に示す状態を得る。
【０２１６】図９（Ａ）に示す状態を得たら、ニッケル
を利用した結晶化を行い結晶性珪素膜９００を得る。
（図９（Ｂ））
【０２１７】次にレジストマスク９０５を配置する。そ
して燐のドーピングを行い９０６の領域に選択的に燐が
ドーピングされた状態とする。（図９（Ｂ））
【０２１８】次にレジストマスク９０５を除去する。そ
して、窒素雰囲気中において、６００ど、２時間の加熱
処理を行う。この時の加熱温度は、ガラス基板の耐熱性
でほぼ律則される。
【０２１９】この加熱処理時において、９０７で示され
る経路でもって膜中のニッケル元素が９０６の領域に向
かって移動する。即ち、珪素膜中のニッケル元素は、９
０６の領域にゲッタリングされる。（図９（Ｃ））
【０２２０】次に珪素膜をパターニングし、９０８で示
すパターンを得る。このパターンは、ＴＦＴの活性層を
構成する。（図９（Ｄ））
【０２２１】このパターン９０８は、ゲッタリングサイ
トとなる９０６の領域を避けるようにすることが重要で
ある。
【０２２２】これは、ゲッタリングサイトには、高濃度
でニッケル元素が含まれているからである。
【０２２３】即ち、９０６で示されるようなニッケルの
ゲッタリングサイトは、完全に除去されるようにするこ
とが重要である。
【０２２４】次に図１０（Ａ）に示すようにレジストマ
スク９０９を配置する。
【０２２５】そして、レジストマスク９０９を用いて、
９１０及び９１１の領域に燐のドーピングを行う。この
ドーピングは、ヘビードーピングの条件でもって行う。
（図１０（Ｂ））
【０２２６】次に等方性のアッシングにより、レジスト
マスク９０９を後退させ、図１０（Ｃ）の９１２で示さ
れるようなレジストマスクのパターンを形成する。
【０２２７】そしてこの状態で燐のライトドーピングを
行う。この工程において、９１４、９１５の領域に燐の
ライトドーピングが行われる。
【０２２８】次に窒素雰囲気中において、６００℃、２
時間の加熱処理を行う。こうすると、主に９１０及び９
１１の領域になお活性層中に残留しているニッケル元素
がゲッタリングされる。
【０２２９】次にレジストマスク９１２を除去し、レー
ザー光の照射及び／または加熱処理を行い、ドーピング
が行われた領域の活性化を行う。
【０２３０】こうして、ソース領域９１０、ドレイン領
域９１１、低濃度不純物領域９１４及び９１５、チャネ
ル領域９１３が形成される。
【０２３１】次に層間絶縁膜として、酸化珪素膜９１６
を成膜し、さらに樹脂膜９１７を成膜する。（図１０
（Ｄ））
【０２３２】さらにコンタクトホールを形成して、ソー
ス電極９１８、ドレイン電極９１９を形成する。こうし
てボトムゲイト型のＴＦＴが完成する。
【０２３３】〔実施例１１〕本実施例では、他の実施例
において示したニッケルを利用した結晶化の方法とは異
なる方法を利用する。
【０２３４】図１に示す結晶成長方法は、横成長と呼ば
れるもので、その結晶成長方向の軸とニッケルのゲッタ
リング方向の軸、さらに動作時におけるキャリアの移動
方向の軸とを一致させることにより、非常に高い電気的
な特性が得られる。
【０２３５】しかし、この方法は、結晶化に利用するニ
ッケル元素（その他の金属元素を利用した場合でも同
じ）の導入方法が煩雑であり、その分だけ工程が増えて
しまうという問題がある。
【０２３６】本実施例で示す方法では、非晶質珪素膜を
成膜した後に、その表面の全面に対してニッケル元素の
導入を行う。（その他の金属元素を用いる場合でも同
じ）
【０２３７】例えば、図１に示す工程において、酸化珪
素膜でなるマスク１０４を配置せずに、非晶質珪素膜１
０３の表面全体が露呈している段階において、ニッケル
酢酸塩溶液を全面に塗布する。
【０２３８】こうすることで、マスクを配置する手間を
省くこができる。ただし、結晶化が全面において進行す
るので、横成長の場合程の高い特性を得ることができな
い。
【０２３９】即ち、得られるＴＦＴの特性は、横成長を
利用した場合の程ではない。しかし、従来の当該金属元
素を用いないで得られる結晶性珪素膜を用いたＴＦＴよ
りは高い特性を得ることができる。
【０２４０】〔実施例１２〕本実施例では、本明細書で
開示する発明を利用した半導体装置の例を示す。即ち、
本明細書で開示する発明を利用したＴＦＴを用いた半導
体装置の例を示す。
【０２４１】図１１に各種半導体装置の例を示す。これ
らの半導体装置は、ＴＦＴを少なくとも一部に用いてい
る。
【０２４２】図１１（Ａ）に示すのは、携帯型の情報処
理端末である。この情報処理端末は、本体２００１にア
クティブマトリクス型の液晶ディスプレイまたはアクテ
ィブマトリクス型のＥＬディスプレイを備え、さらに外
部から情報を取り込むためのカメラ部２００２を備えて
いる。
【０２４３】カメラ部２００２には、受像部２００３と
操作スイッチ２００４が配置されている。
【０２４４】情報処理端末は、今後益々その携帯性を向
上させるために薄く、また軽くなるもと考えられてい
る。
【０２４５】このような構成においては、アクティブマ
トリクス型のディスプレイ２００５が形成された基板上
周辺駆動回路や演算回路や記憶回路がＴＦＴでもって集
積化されることが好ましい。
【０２４６】図１１（Ｂ）に示すのは、ヘッドマウント
ディスプレイである。この装置は、アクティブマトリク
ス型の液晶ディスプレイやＥＬディスプレイ２１０２を
本体２１０１に備えている。また、本体２１０１は、バ
ンド２１０３で頭に装着できるようになっている。
【０２４７】図１１（Ｃ）に示すのは、投影型の液晶表
示装置であって、フロントプロジェクション型と称され
る装置である。
【０２４８】この装置は、本体２２０１内に備えられた
光源原２２０２からの光を反射型の液晶表示装置２２０
３で光学変調し、光学系２２０４で拡大してスクリーン
２２０５に画像を投影する機能を有している。
【０２４９】このような構成において、光学系２２０４
はコストの関係からなるべく小型化することが求められ
ている。そしてそれに対応して表示装置２２０３も小型
化することが求められている。
【０２５０】アクティブマトリクス型のフラットパネル
ディスプレイを小型化した場合、アクティブマトリクス
回路を駆動する周辺駆動回路をもアクティブマトリクス
回路と同じ基板上に集積化することが求められる。
【０２５１】これは、アクティブマトリクス回路が小型
化した場合、周辺駆動回路を構成する回路を外付けのＩ
Ｃでもって構成してもそれを装着することが困難になる
からである。
【０２５２】よって、表示装置２２０３には、同一の基
板上にアクティブマトリクス回路と周辺駆動回路とをＴ
ＦＴでもって集積化する構成が採用される。
【０２５３】ここでは、液晶表示装置２５０３として反
射型のものを用いる例を示した。しかし、ここに透過型
の液晶表示装置を用いてもよい。この場合、光学系を異
なるものとなる。
【０２５４】図１１（Ｄ）に示すのは、携帯電話であ
る。この装置は、本体２３０１にアクティブマトリクス
型の液晶表示装置２３０４、操作スイッチ２３０５、音
声入力部２３０３、音声出力部２３０２、アンテナ２３
０６を備えている。
【０２５５】また、最近は、（Ａ）に示す携帯型情報処
理端末と（Ｄ）に示す携帯電話とを組み合わせたような
構成も商品化されている。
【０２５６】図１１（Ｅ）に示すのは、携帯型のビデオ
カメラである。これは、本体２４０１に受像部２４０
６、音声入力部２４０３、操作スイッチ２４０４、アク
ティブマトリクス型の液晶ディスプレイ２４０２、バッ
テリー２４０５を備えている。
【０２５７】図１１（Ｆ）に示すのは、リアプロジェク
シン型の液晶表示装置である。この構成は、本体２５０
１に投影用のスクリーンを備えた構造となっている。表
示は、光源２５０２からの光を偏光ビームスプリッタ２
５０４で分離し、この分離された光を反射型の液晶表示
装置２５０３で光学変調し、この光学変調された画像を
反射してリフレクター２５０５、２５０６で反射し、そ
れをスクリーン２５０７に投影するものである。
【０２５８】ここでは、液晶表示装置２５０３として反
射型のものを用いる例を示した。しかし、ここに透過型
の液晶表示装置を用いてもよい。この場合、光学系を変
更すればよい。
【０２５９】
【発明の効果】本明細書で開示する発明を利用すること
で、特定の金属元素を用いて結晶化させた結晶性珪素膜
を用いて作製したＴＦＴにおいて、当該金属元素の影響
がＴＦＴの素子特性に悪影響を及ぼすことを抑制するこ
とができる。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す図。
【図２】 ＴＦＴの作製工程を示す図。
【図３】 ＴＦＴの活性層中におけるニッケルと燐の濃
度分布を示す図。
【図４】 ＴＦＴの作製工程を示す図。
【図５】 ＴＦＴの作製工程を示す図。
【図６】 ＴＦＴの作製工程を示す図。
【図７】 ＴＦＴの作製工程を示す図。
【図８】 ＴＦＴの作製工程を示す図。
【図９】 ＴＦＴの作製工程を示す図。
【図１０】ＴＦＴの作製工程を示す図。
【図１１】半導体装置の例を示す図。
【図１２】ＴＦＴの活性層におけるＮｉ濃度の分布を示
す図。
【符号の説明】
１０１ ガラス基板 １０２ 下地膜（酸化珪素膜） １０３ 非晶質珪素膜 １０４ 酸化珪素膜でなる １０５ 開口部 １０６ 表面に接して保持されたニッケル
元素 １０７ 結晶成長方向 １０８ 活性層のパターン １０９ ゲイト絶縁膜（酸化珪素膜） １１０ アルミニウムパターン １００ レジストマスク １１１ 多孔質状の陽極酸化膜 １１２ 緻密な膜質を有する陽極酸化膜 １１３ ゲイト電極 １１４ ソース領域となる高濃度不純物領
域 １１５ ドーピングが行われない領域 １１６ ドレイン領域となる高濃度不純物
領域 １１７ 低濃度不純物領域 １１８ チャネル領域 １１９ 低濃度不純物領域 １２０ ニッケル元素の移動方向 １２１ ニッケル元素の移動方向 １２２ 窒化珪素膜 １２３ 酸化珪素膜 １２４ アクリル樹脂膜 １２５ ソース電極 １２６ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｚ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】チャネル領域に隣接して配置された高抵抗
    領域と、 前記高抵抗領域に隣接して配置されたソースまたはドレ
    イン領域と、 を有し、 前記ソースまたはドレイン領域には珪素の結晶化を助長
    する金属元素が高濃度に含まれており、 前記高抵抗領域には前記金属元素が低濃度に含まれてい
    ることを特徴とする薄膜トランジスタ。
  2. 【請求項２】チャネル領域に隣接して配置された高抵抗
    領域と、 前記高抵抗領域に隣接して配置されたソースまたはドレ
    イン領域と、 を有し、 前記ソースまたはドレイン領域には珪素の結晶化を助長
    する金属元素が１×１０19原子／ｃｍ3 以上の濃度で含
    まれており、 前記チャネル領域と前記高抵抗領域には前記金属元素が
    １×１０17原子／ｃｍ3 以下の濃度で含まれていること
    を特徴とする薄膜トランジスタ。
  3. 【請求項３】チャネル領域に隣接して配置された高抵抗
    領域と、 前記高抵抗領域に隣接して配置されたソースまたはドレ
    イン領域と、 を有し、 前記ソースまたはドレイン領域には珪素の結晶化を助長
    する金属元素が当該領域における欠陥密度以上の濃度で
    含まれており、 前記チャネル領域と前記高抵抗領域には前記金属元素が
    当該領域における欠陥密度以下の濃度で含まれているこ
    とを特徴とする薄膜トランジスタ。
  4. 【請求項４】請求項１または請求項２において、 ソースまたはドレイン領域には燐がドーピングされてい
    ることを特徴とする薄膜トランジスタ。
  5. 【請求項５】請求項１または請求項２において、 ソースまたはドレイン領域には燐がドーピングされてお
    り、 燐の濃度は当該金属元素の濃度よりも高いことを特徴と
    する薄膜トランジスタ。
  6. 【請求項６】請求項１または請求項２において、 ソースまたはドレイン領域はＰ型であり、かつソース及
    びドレイン領域には燐がドーピングされていることを特
    徴とする薄膜トランジスタ。
  7. 【請求項７】請求項１または請求項２において、 金属元素としてニッケル（Ｎｉ）が利用されることを特
    徴とする薄膜トランジスタ。
  8. 【請求項８】請求項１または請求項２において、 金属元素として、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐ
    ｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種ま
    たは複数種類のものが用いられることを特徴とする薄膜
    トランジスタ。
  9. 【請求項９】請求項１または請求項２の薄膜トランジス
    タを備えたことを特徴とする半導体装置。
JP15765297A 1997-05-30 1997-05-30 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置 Expired - Fee Related JP3376247B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP15765297A JP3376247B2 (ja) 1997-05-30 1997-05-30 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
TW087107566A TW421892B (en) 1997-05-30 1998-05-15 Thin-film transistor and semiconductor device using thin-film transistors
US09/079,156 US6072193A (en) 1997-05-30 1998-05-15 Thin-film transistor and semiconductor device using thin-film transistors
KR1019980020751A KR19980087561A (ko) 1997-05-30 1998-05-30 박막 트랜지스터 및 박막 트랜지스터를 사용한 반도체 장치
US09/875,132 US6541793B2 (en) 1997-05-30 2001-06-07 Thin-film transistor and semiconductor device using thin-film transistors
KR1020060005680A KR100596964B1 (ko) 1997-05-30 2006-01-19 박막 트랜지스터 및 박막 트랜지스터를 사용한 반도체디바이스

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15765297A JP3376247B2 (ja) 1997-05-30 1997-05-30 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2000259864A Division JP3998899B2 (ja) 2000-08-29 2000-08-29 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置

Publications (2)

Publication Number Publication Date
JPH10335672A true JPH10335672A (ja) 1998-12-18
JP3376247B2 JP3376247B2 (ja) 2003-02-10

Family

ID=15654415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15765297A Expired - Fee Related JP3376247B2 (ja) 1997-05-30 1997-05-30 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置

Country Status (4)

Country Link
US (1) US6072193A (ja)
JP (1) JP3376247B2 (ja)
KR (2) KR19980087561A (ja)
TW (1) TW421892B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189459A (ja) * 1999-12-28 2001-07-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001274405A (ja) * 2000-03-27 2001-10-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7335255B2 (en) 2002-11-26 2008-02-26 Semiconductor Energy Laboratory, Co., Ltd. Manufacturing method of semiconductor device
JP2019522345A (ja) * 2016-06-23 2019-08-08 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタ、表示基板及び表示基板を有する表示パネル、並びにそれらの製造方法
JP2020194977A (ja) * 2015-11-20 2020-12-03 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300659B1 (en) 1994-09-30 2001-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and fabrication method for same
KR100265179B1 (ko) 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
JP4056571B2 (ja) * 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6590230B1 (en) 1996-10-15 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6541793B2 (en) 1997-05-30 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors
JP3844561B2 (ja) 1997-06-10 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3754184B2 (ja) 1997-07-16 2006-03-08 株式会社半導体エネルギー研究所 薄膜トランジスタを備えたフラットパネルディスプレイの作製方法
JP4180689B2 (ja) * 1997-07-24 2008-11-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6218219B1 (en) 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP4236722B2 (ja) * 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4073533B2 (ja) 1998-02-09 2008-04-09 株式会社半導体エネルギー研究所 情報処理装置
US7248232B1 (en) * 1998-02-25 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Information processing device
JP2000039628A (ja) * 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
KR100386003B1 (ko) * 1998-12-15 2003-10-17 엘지.필립스 엘시디 주식회사 반사형 액정 표시장치 및 그 제조방법_
US6821827B2 (en) 1999-12-28 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
JP4790896B2 (ja) * 2000-05-26 2011-10-12 エーユー オプトロニクス コーポレイション トップゲート型ｔｆｔを含むアクティブマトリックスデバイスの製造方法および製造装置
EP1312120A1 (en) 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6858480B2 (en) 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI221645B (en) * 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2002231627A (ja) * 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
US7141822B2 (en) * 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5088993B2 (ja) * 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4993810B2 (ja) 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4718700B2 (ja) 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6812081B2 (en) * 2001-03-26 2004-11-02 Semiconductor Energy Laboratory Co.,.Ltd. Method of manufacturing semiconductor device
KR100525435B1 (ko) * 2001-05-21 2005-11-02 엘지.필립스 엘시디 주식회사 다결정화 방법과 이를 이용한 액정표시장치 제조방법
KR100543061B1 (ko) * 2001-06-01 2006-01-20 엘지.필립스 엘시디 주식회사 구동회로부 일체형 액정표시장치용 어레이 기판의 제조방법
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
KR100459219B1 (ko) * 2001-12-28 2004-12-03 엘지.필립스 엘시디 주식회사 절연막 형성방법 및 이를 이용한 폴리실리콘박막트랜지스터의 형성방법
JP3961310B2 (ja) * 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6861338B2 (en) * 2002-08-22 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
US7307317B2 (en) * 2003-04-04 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, CPU, image processing circuit and electronic device, and driving method of semiconductor device
KR101006439B1 (ko) * 2003-11-12 2011-01-06 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
US7487373B2 (en) 2004-01-30 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Wireless semiconductor device having low power consumption
CN101789378B (zh) 2004-06-02 2012-07-04 株式会社半导体能源研究所 用于制造半导体器件的方法
US7591863B2 (en) * 2004-07-16 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Laminating system, IC sheet, roll of IC sheet, and method for manufacturing IC chip
CN102484471B (zh) * 2009-10-30 2015-04-01 株式会社半导体能源研究所 驱动器电路、包括该驱动器电路的显示设备和包括该显示设备的电子设备
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4231809A (en) * 1979-05-25 1980-11-04 Bell Telephone Laboratories, Incorporated Method of removing impurity metals from semiconductor devices
JPH0693509B2 (ja) * 1983-08-26 1994-11-16 シャープ株式会社 薄膜トランジスタ
JPH0691109B2 (ja) * 1985-09-30 1994-11-14 ソニー株式会社 電界効果型トランジスタの製造方法
JPH02140915A (ja) * 1988-11-22 1990-05-30 Seiko Epson Corp 半導体装置の製造方法
EP0390608B1 (en) * 1989-03-31 1999-06-09 Canon Kabushiki Kaisha Method for forming semiconductor thin-film and resulting semiconductor thin-film
JPH03104210A (ja) * 1989-09-19 1991-05-01 Fujitsu Ltd 半導体装置の製造方法
JP2695488B2 (ja) * 1989-10-09 1997-12-24 キヤノン株式会社 結晶の成長方法
DE69127395T2 (de) * 1990-05-11 1998-01-02 Asahi Glass Co Ltd Verfahren zum Herstellen eines Dünnfilm-Transistors mit polykristallinem Halbleiter
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
US5112764A (en) * 1990-09-04 1992-05-12 North American Philips Corporation Method for the fabrication of low leakage polysilicon thin film transistors
JPH04139728A (ja) * 1990-10-01 1992-05-13 Canon Inc 多結晶電界効果トランジスタの製造方法
JP2838318B2 (ja) * 1990-11-30 1998-12-16 株式会社半導体エネルギー研究所 感光装置及びその作製方法
JP2794678B2 (ja) * 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JPH0824104B2 (ja) * 1991-03-18 1996-03-06 株式会社半導体エネルギー研究所 半導体材料およびその作製方法
US5244819A (en) * 1991-10-22 1993-09-14 Honeywell Inc. Method to getter contamination in semiconductor devices
US5254480A (en) * 1992-02-20 1993-10-19 Minnesota Mining And Manufacturing Company Process for producing a large area solid state radiation detector
US5576556A (en) * 1993-08-20 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Thin film semiconductor device with gate metal oxide and sidewall spacer
US5604360A (en) * 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JPH06296023A (ja) * 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
CN1052110C (zh) * 1993-02-15 2000-05-03 株式会社半导体能源研究所 制造半导体器件的方法
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3359689B2 (ja) * 1993-03-12 2002-12-24 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
US5569936A (en) * 1993-03-12 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device employing crystallization catalyst
CN1095204C (zh) * 1993-03-12 2002-11-27 株式会社半导体能源研究所 半导体器件和晶体管
JP3137797B2 (ja) * 1993-03-12 2001-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
TW241377B (ja) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
JP3369244B2 (ja) * 1993-03-12 2003-01-20 株式会社半導体エネルギー研究所 薄膜トランジスタ
US5624851A (en) * 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
JP3637069B2 (ja) * 1993-03-12 2005-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3535205B2 (ja) * 1993-03-22 2004-06-07 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
TW369686B (en) * 1993-07-27 1999-09-11 Semiconductor Energy Lab Corp Semiconductor device and process for fabricating the same
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) * 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) * 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ja) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3562590B2 (ja) * 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
US5612250A (en) * 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
US5654203A (en) * 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
JP2860869B2 (ja) * 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW272319B (ja) * 1993-12-20 1996-03-11 Sharp Kk
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP2720779B2 (ja) * 1993-12-28 1998-03-04 日本電気株式会社 薄膜トランジスタおよびその製造方法
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3192546B2 (ja) * 1994-04-15 2001-07-30 シャープ株式会社 半導体装置およびその製造方法
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3942651B2 (ja) * 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) * 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
US5756364A (en) * 1994-11-29 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Laser processing method of semiconductor device using a catalyst
TW447144B (en) * 1995-03-27 2001-07-21 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189459A (ja) * 1999-12-28 2001-07-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4514867B2 (ja) * 1999-12-28 2010-07-28 株式会社半導体エネルギー研究所 薄膜トランジスタ及びその作製方法、半導体装置
JP2001274405A (ja) * 2000-03-27 2001-10-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4618842B2 (ja) * 2000-03-27 2011-01-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7335255B2 (en) 2002-11-26 2008-02-26 Semiconductor Energy Laboratory, Co., Ltd. Manufacturing method of semiconductor device
US7863114B2 (en) 2002-11-26 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8455335B2 (en) 2002-11-26 2013-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2020194977A (ja) * 2015-11-20 2020-12-03 株式会社半導体エネルギー研究所 半導体装置
US11329166B2 (en) 2015-11-20 2022-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, and an electronic device including the semiconductor device
US11942554B2 (en) 2015-11-20 2024-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, and an electronic device including the semiconductor device
JP2019522345A (ja) * 2016-06-23 2019-08-08 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタ、表示基板及び表示基板を有する表示パネル、並びにそれらの製造方法

Also Published As

Publication number Publication date
KR100596964B1 (ko) 2006-07-07
US6072193A (en) 2000-06-06
KR19980087561A (ko) 1998-12-05
JP3376247B2 (ja) 2003-02-10
TW421892B (en) 2001-02-11

Similar Documents

Publication Publication Date Title
JP3376247B2 (ja) 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
JP3974229B2 (ja) 半導体装置の作製方法
JP3295346B2 (ja) 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ
US6479333B1 (en) Method of manufacturing a semiconductor device
JP4115283B2 (ja) 半導体装置およびその製造方法
JP3942683B2 (ja) 半導体装置作製方法
JP3032801B2 (ja) 半導体装置の作製方法
US7186597B2 (en) Method of manufacturing transistors
JP3973723B2 (ja) 半導体装置の作製方法
JP3904512B2 (ja) 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
US7612375B2 (en) Semiconductor device and method for fabricating the same
JP3754184B2 (ja) 薄膜トランジスタを備えたフラットパネルディスプレイの作製方法
JPH10242476A (ja) 半導体装置の作製方法
JPH07169974A (ja) 半導体装置およびその作製方法
TWI305958B (en) Semiconductor device and manufacturing method thereof
JP4209619B2 (ja) 半導体装置の作製方法
KR20060062139A (ko) 이중 열처리에 의한 다결정 박막트랜지스터 제조방법
JPH10242475A (ja) 半導体装置及びその作製方法
US20010050365A1 (en) Thin-film transistor and semiconductor device using thin-film transistors
JPH07218932A (ja) 半導体装置およびその作製方法
JP3998899B2 (ja) 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
JP4308284B2 (ja) 半導体装置
JPH1065181A (ja) 半導体装置およびその作製方法
JPH1168114A (ja) 半導体装置およびその作製方法
JP4141653B2 (ja) 半導体装置の作製方法及び集積回路の作製方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081129

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091129

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091129

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091129

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101129

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101129

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111129

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111129

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121129

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121129

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131129

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees