JP2720779B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JP2720779B2 JP2720779B2 JP5334130A JP33413093A JP2720779B2 JP 2720779 B2 JP2720779 B2 JP 2720779B2 JP 5334130 A JP5334130 A JP 5334130A JP 33413093 A JP33413093 A JP 33413093A JP 2720779 B2 JP2720779 B2 JP 2720779B2
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Description
【０００１】
【産業上の利用分野】本発明は、駆動回路一体型の液晶
ディスプレイ、イメージセンサ等への応用を目的とし
た、絶縁基板上への薄膜トランジスタの製造方法に関す
るものであり、特にレーザ照射により溶融再結晶化した
多結晶シリコン膜を用いる薄膜トランジスタの高性能
化、高信頼性化を図るようにしたものである。
ディスプレイ、イメージセンサ等への応用を目的とし
た、絶縁基板上への薄膜トランジスタの製造方法に関す
るものであり、特にレーザ照射により溶融再結晶化した
多結晶シリコン膜を用いる薄膜トランジスタの高性能
化、高信頼性化を図るようにしたものである。
【０００２】
【従来の技術】エキシマレーザアニールにより形成した
多結晶シリコンを活性層に用いた薄膜トランジスタをガ
ラス基板上に形成して、駆動回路一体型液晶ディスプレ
イ、イメージセンサ等を製造する技術の開発が行われて
いる。この開発の動向の一つは大面積化にあり、これに
伴う成膜装置の大型化、試料取り扱いの複雑化などによ
りアルカリ金属、重金属などがデバイス内部に混入する
確率が高くなってくる。これら不純物は、トランジスタ
のスレッショルド電圧変動、リーク電流増大、絶縁耐圧
低下などデバイス初期特性の劣化を引き起こすほか、デ
バイス動作中にドリフトで移動するため信頼性を低下さ
せ、デバイス駆動安定性の障害となる。
多結晶シリコンを活性層に用いた薄膜トランジスタをガ
ラス基板上に形成して、駆動回路一体型液晶ディスプレ
イ、イメージセンサ等を製造する技術の開発が行われて
いる。この開発の動向の一つは大面積化にあり、これに
伴う成膜装置の大型化、試料取り扱いの複雑化などによ
りアルカリ金属、重金属などがデバイス内部に混入する
確率が高くなってくる。これら不純物は、トランジスタ
のスレッショルド電圧変動、リーク電流増大、絶縁耐圧
低下などデバイス初期特性の劣化を引き起こすほか、デ
バイス動作中にドリフトで移動するため信頼性を低下さ
せ、デバイス駆動安定性の障害となる。
【０００３】この対策として、シリコンウエハにおいて
は、ウエハ内部に酸素析出物や転位などの微小欠陥を発
生させこれをゲッタリング中心とさせるイントリンシッ
クゲッタリング技術や、Ｐの高濃度拡散、イオン注入に
よる欠陥導入などによりウエハ裏面にゲッタリング中心
をつくるエクストリンシックゲッタリング技術がある。
は、ウエハ内部に酸素析出物や転位などの微小欠陥を発
生させこれをゲッタリング中心とさせるイントリンシッ
クゲッタリング技術や、Ｐの高濃度拡散、イオン注入に
よる欠陥導入などによりウエハ裏面にゲッタリング中心
をつくるエクストリンシックゲッタリング技術がある。
【０００４】薄膜トランジスタについては、特開平３−
２５４１５８号公報の中で、図３のようにチャネルが形
成されるのと反対側の非活性面に薄い酸化膜５４を介し
てＰが高濃度にドープされた多結晶シリコン膜５３を形
成すると、Ｆｅは酸化膜５４中に、Ｃｕは薄酸化膜５４
を通り抜けてＰドープ多結晶シリコン膜５３中にゲッタ
されることが開示されている。
２５４１５８号公報の中で、図３のようにチャネルが形
成されるのと反対側の非活性面に薄い酸化膜５４を介し
てＰが高濃度にドープされた多結晶シリコン膜５３を形
成すると、Ｆｅは酸化膜５４中に、Ｃｕは薄酸化膜５４
を通り抜けてＰドープ多結晶シリコン膜５３中にゲッタ
されることが開示されている。
【０００５】また、図４のようにｎチャネルトランジス
タ６１のソース、ドレイン電極多結晶シリコン膜６３に
Ｐが、ｐチャネルトランジスタ６２のソース、ドレイン
電極多結晶シリコン膜６４にＢが含まれるように形成さ
れた薄膜トランジスタの活性層多結晶シリコン膜６５の
形成をーザアニールにより行う場合には、溶融シリコン
内および高温での固相シリコン内で混入不純物の拡散係
数が非常に高くなるため、ソース、ドレイン電極多結晶
シリコン中のＰまたはＢに不純物がゲッタされる。この
ゲッタリング効果は、前記高濃度Ｐドープ多結晶シリコ
ン膜（図３の５３）のようにゲッタリング効果を意図し
て形成したものの効果に比べれば小さいが、ゲッタリン
グのみのための工程を経ずにゲッタリング効果が得られ
るという利点を有している。
タ６１のソース、ドレイン電極多結晶シリコン膜６３に
Ｐが、ｐチャネルトランジスタ６２のソース、ドレイン
電極多結晶シリコン膜６４にＢが含まれるように形成さ
れた薄膜トランジスタの活性層多結晶シリコン膜６５の
形成をーザアニールにより行う場合には、溶融シリコン
内および高温での固相シリコン内で混入不純物の拡散係
数が非常に高くなるため、ソース、ドレイン電極多結晶
シリコン中のＰまたはＢに不純物がゲッタされる。この
ゲッタリング効果は、前記高濃度Ｐドープ多結晶シリコ
ン膜（図３の５３）のようにゲッタリング効果を意図し
て形成したものの効果に比べれば小さいが、ゲッタリン
グのみのための工程を経ずにゲッタリング効果が得られ
るという利点を有している。
【０００６】
【発明が解決しようとする課題】上記従来の技術におけ
る図３のような構成では、ゲッタリングのために２層分
の工程が増えてしまうため、コスト高になるという問題
点を有する。またゲッタリング層のパターン加工のため
にフォトリソグラフィ工程を通る場合、フォトレジス
ト、現像液、レジスト剥離液などが汚染源となる可能性
は極めて高く、さらに成膜工程における不純物汚染の可
能性も十分考えられることから、不純物汚染対策である
ゲッタリングのために工程を増やすことは、その目的と
相反する面を持っているといえる。したがって、成膜工
程、フォトリソグラフィ工程を増やさずにゲッタリング
行う技術を確立することが非常に重要となる。
る図３のような構成では、ゲッタリングのために２層分
の工程が増えてしまうため、コスト高になるという問題
点を有する。またゲッタリング層のパターン加工のため
にフォトリソグラフィ工程を通る場合、フォトレジス
ト、現像液、レジスト剥離液などが汚染源となる可能性
は極めて高く、さらに成膜工程における不純物汚染の可
能性も十分考えられることから、不純物汚染対策である
ゲッタリングのために工程を増やすことは、その目的と
相反する面を持っているといえる。したがって、成膜工
程、フォトリソグラフィ工程を増やさずにゲッタリング
行う技術を確立することが非常に重要となる。
【０００７】また、上記従来の技術におけるレーザアニ
ール時ゲッタリング効果においては、Ｂのゲッタリング
能力がＰのそれよりも低いために、ｎチャネルトランジ
スタに比べてｐチャネルトランジスタのデバイス性能お
よび信頼性が低くなるという問題点を有する。
ール時ゲッタリング効果においては、Ｂのゲッタリング
能力がＰのそれよりも低いために、ｎチャネルトランジ
スタに比べてｐチャネルトランジスタのデバイス性能お
よび信頼性が低くなるという問題点を有する。
【０００８】本発明は、上記問題点を鑑みて発明された
ものであり、多結晶シリコン薄膜トランジスタにおい
て、ｎチャネルトランジスタのソース、ドレイン電極多
結晶シリコン膜にＰが、ｐチャネルトランジスタのソー
ス、ドレイン電極多結晶シリコン膜にＢとＰが含まれる
ように形成し、前記ソース、ドレイン電極多結晶シリコ
ン膜上にレーザアニールを用いて活性層多結晶シリコン
膜を形成することにより、ｎチャネルトランジスタのみ
ならず、ｐチャネルトランジスタにおいてもＰによるゲ
ッタリング作用をもたせることを目的とする。
ものであり、多結晶シリコン薄膜トランジスタにおい
て、ｎチャネルトランジスタのソース、ドレイン電極多
結晶シリコン膜にＰが、ｐチャネルトランジスタのソー
ス、ドレイン電極多結晶シリコン膜にＢとＰが含まれる
ように形成し、前記ソース、ドレイン電極多結晶シリコ
ン膜上にレーザアニールを用いて活性層多結晶シリコン
膜を形成することにより、ｎチャネルトランジスタのみ
ならず、ｐチャネルトランジスタにおいてもＰによるゲ
ッタリング作用をもたせることを目的とする。
【０００９】
【課題を解決するための手段】本発明は、不純物を含む
多結晶シリコン膜からなるソース、ドレイン電極多結晶
シリコン膜と、このソース、ドレイン電極多結晶シリコ
ン膜上に設けられたエキシマレーザアニールによる活性
層多結晶シリコン膜と、ゲート絶縁膜と、ゲート電極か
らなる多結晶シリコン薄膜トランジスタにおいて、ｐチ
ャネルトランジスタのソース、ドレイン電極多結晶シリ
コン膜にボロンとリンが含まれており、ｎチャネルトラ
ンジスタおよびｐチャネルトランジスタ双方において活
性層多結晶シリコン膜中の金属不純物が少なくともソー
ス、ドレイン電極多結晶シリコン膜中のリンにゲッタリ
ングされていることを特徴とする薄膜トランジスタであ
る。
多結晶シリコン膜からなるソース、ドレイン電極多結晶
シリコン膜と、このソース、ドレイン電極多結晶シリコ
ン膜上に設けられたエキシマレーザアニールによる活性
層多結晶シリコン膜と、ゲート絶縁膜と、ゲート電極か
らなる多結晶シリコン薄膜トランジスタにおいて、ｐチ
ャネルトランジスタのソース、ドレイン電極多結晶シリ
コン膜にボロンとリンが含まれており、ｎチャネルトラ
ンジスタおよびｐチャネルトランジスタ双方において活
性層多結晶シリコン膜中の金属不純物が少なくともソー
ス、ドレイン電極多結晶シリコン膜中のリンにゲッタリ
ングされていることを特徴とする薄膜トランジスタであ
る。
【００１０】また、本発明は、ソース、ドレイン電極用
多結晶シリコン膜をあらかじめリンを含むように成膜す
る工程と、前記ソース、ドレイン電極用多結晶シリコン
膜のｎチャネルトランジスタ部分にはリンを、ｐチャネ
ルトランジスタ部分にはボロンを導入する工程と、前記
ソース、ドレイン電極用多結晶シリコン膜をソース、ド
レイン電極となる島状にパターニングする工程と、シリ
コン膜を堆積する工程と、前記シリコン膜にレーザ光を
照射して活性層多結晶シリコン膜を形成する工程と、ゲ
ート絶縁膜を形成する工程と、前記ソース、ドレイン電
極と配線電極のコンタクトのためのコンタクトホールを
形成する工程と、ゲート電極およびソース、ドレイン電
極を形成する工程とを含むことを特徴とする多結晶シリ
コン薄膜トランジスタの製造方法である。上記の多結晶
シリコン薄膜トランジスタの製造方法では、あらかじめ
リンを含むようにソース、ドレイン電極用多結晶シリコ
ン膜を成膜しているが、リンを含まず成膜し、後でリン
を導入しても良い。また、前記シリコン薄膜は非晶質シ
リコン膜であっても良いし、多結晶シリコン膜であって
も良い。
多結晶シリコン膜をあらかじめリンを含むように成膜す
る工程と、前記ソース、ドレイン電極用多結晶シリコン
膜のｎチャネルトランジスタ部分にはリンを、ｐチャネ
ルトランジスタ部分にはボロンを導入する工程と、前記
ソース、ドレイン電極用多結晶シリコン膜をソース、ド
レイン電極となる島状にパターニングする工程と、シリ
コン膜を堆積する工程と、前記シリコン膜にレーザ光を
照射して活性層多結晶シリコン膜を形成する工程と、ゲ
ート絶縁膜を形成する工程と、前記ソース、ドレイン電
極と配線電極のコンタクトのためのコンタクトホールを
形成する工程と、ゲート電極およびソース、ドレイン電
極を形成する工程とを含むことを特徴とする多結晶シリ
コン薄膜トランジスタの製造方法である。上記の多結晶
シリコン薄膜トランジスタの製造方法では、あらかじめ
リンを含むようにソース、ドレイン電極用多結晶シリコ
ン膜を成膜しているが、リンを含まず成膜し、後でリン
を導入しても良い。また、前記シリコン薄膜は非晶質シ
リコン膜であっても良いし、多結晶シリコン膜であって
も良い。
【００１１】
【実施例】発明の実施例を多結晶シリコン薄膜トランジ
スタの作製プロセスにおける素子断面図にもとづいて説
明する。
スタの作製プロセスにおける素子断面図にもとづいて説
明する。
【００１２】（実施例１） 図１は本発明の具体的な第一実施例を示す素子断面図
で、順スタガ型多結晶シリコン薄膜トランジスタの作製
プロセスを示す。図１（ａ）に示すように、ガラス基板
など少なくとも表面が絶縁物質である基板１上にスパッ
タ法により金属シリサイド膜２を堆積して、フォトリソ
グラフィーによりソース、ドレイン電極の下部を形成し
た後、低圧ＣＶＤ法によりソース、ドレイン電極用多結
晶シリコン膜３を堆積し、フォトリソグラフィーにより
ソース、ドレイン電極の上部を形成する。次に図１
（ｂ）に示すように、レジストマスク７を用い、イオン
注入カバー用酸化シリコン膜４を通して、ｎチャネル部
分ソース、ドレイン電極多結晶シリコン膜３にＰイオン
５を注入する。続いて図１（ｃ）に示すように、ｐチャ
ネル部分ソース、ドレイン電極多結晶シリコン膜３にＢ
イオン６を注入し、引き続いて図１（ｄ）に示すよう
に、図１（ｃ）と同一のレジストマスクを用いてＰイオ
ン５を注入する。ここで図１（ｃ）の工程と図１（ｄ）
の工程、即ちｐチャネル部分ソース、ドレイン電極多結
晶シリコン膜３へのＢイオン注入およびＰイオン注入の
工程は順序が逆になってもよい。図１（ｄ）の前記イオ
ン注入用酸化シリコン膜４を除去した後、図１（ｅ）に
示すように低圧ＣＶＤ法により非晶質シリコン膜８を形
成する。ここで前記非晶質シリコン膜８のかわりに多結
晶シリコン膜を用いてもよい。前記非晶質シリコン膜８
にＸｅＣｌエキシマレーザ光９を照射し、溶融再結晶化
により活性層となる多結晶シリコン膜１０を形成する。
で、順スタガ型多結晶シリコン薄膜トランジスタの作製
プロセスを示す。図１（ａ）に示すように、ガラス基板
など少なくとも表面が絶縁物質である基板１上にスパッ
タ法により金属シリサイド膜２を堆積して、フォトリソ
グラフィーによりソース、ドレイン電極の下部を形成し
た後、低圧ＣＶＤ法によりソース、ドレイン電極用多結
晶シリコン膜３を堆積し、フォトリソグラフィーにより
ソース、ドレイン電極の上部を形成する。次に図１
（ｂ）に示すように、レジストマスク７を用い、イオン
注入カバー用酸化シリコン膜４を通して、ｎチャネル部
分ソース、ドレイン電極多結晶シリコン膜３にＰイオン
５を注入する。続いて図１（ｃ）に示すように、ｐチャ
ネル部分ソース、ドレイン電極多結晶シリコン膜３にＢ
イオン６を注入し、引き続いて図１（ｄ）に示すよう
に、図１（ｃ）と同一のレジストマスクを用いてＰイオ
ン５を注入する。ここで図１（ｃ）の工程と図１（ｄ）
の工程、即ちｐチャネル部分ソース、ドレイン電極多結
晶シリコン膜３へのＢイオン注入およびＰイオン注入の
工程は順序が逆になってもよい。図１（ｄ）の前記イオ
ン注入用酸化シリコン膜４を除去した後、図１（ｅ）に
示すように低圧ＣＶＤ法により非晶質シリコン膜８を形
成する。ここで前記非晶質シリコン膜８のかわりに多結
晶シリコン膜を用いてもよい。前記非晶質シリコン膜８
にＸｅＣｌエキシマレーザ光９を照射し、溶融再結晶化
により活性層となる多結晶シリコン膜１０を形成する。
【００１３】図１（ｅ）のエキシマレーザアニールの工
程において、シリコンの温度は短時間に融点の１４２０
Ｋ以上の温度となる。この温度上昇と冷却は非常に短時
間の現象であるが溶融状態および高温の固相状態のシリ
コン中での不純物の拡散係数は非常に大きく、チャネル
層付近に存在する不純物はソース、ドレイン電極多結晶
シリコン膜まで移動することができる。活性層多結晶シ
リコン膜をレーザアニールで形成する場合、高品質な膜
を得るために１０Ｈｚ程度でパルスを１０回程度繰り返
すが、例えばこの０．１秒の間シリコンの温度が５００
Ｋ程度以上であれば、Ｆｅ、Ｃｕなどは２〜３μｍ程度
移動することができる。こうしてソース、ドレイン電極
多結晶シリコン膜に移動した不純物はＰおよびＢにゲッ
タされる。ここで、発明が解決しようとする課題で述べ
たようにＢのゲッタリング能力はＰのそれに比べて低い
が、図１（ｄ）の工程においてｐチャネル部分ソース、
ドレイン電極多結晶シリコン膜にはＢおよびＰが導入さ
れているため、ｐチャネルトランジスタにおいてもｎチ
ャネルトランジスタと同程度のゲッタリング能力を持た
せることができる。図５はソース、ドレイン電極多結晶
シリコン膜にＰとＢの両方の不純物を導入したｐチャネ
ルトランジスタにおいて、活性層多結晶シリコン膜の中
の混入不純物濃度を示したものであり、ソース、ドレイ
ン電極に混入不純物がゲッタリングされていることを示
している。混入不純物は、エキシマレーザアニーリング
時にＰの導入されたソース、ドレイン電極多結晶シリコ
ン膜にゲッタされようとするため、ソース、ドレイン電
極多結晶シリコン膜に拡散移動し、ソース、ドレイン電
極多結晶シリコン膜内およびソース、ドレイン電極多結
晶シリコン膜付近の混入不純物濃度が高くなる。
程において、シリコンの温度は短時間に融点の１４２０
Ｋ以上の温度となる。この温度上昇と冷却は非常に短時
間の現象であるが溶融状態および高温の固相状態のシリ
コン中での不純物の拡散係数は非常に大きく、チャネル
層付近に存在する不純物はソース、ドレイン電極多結晶
シリコン膜まで移動することができる。活性層多結晶シ
リコン膜をレーザアニールで形成する場合、高品質な膜
を得るために１０Ｈｚ程度でパルスを１０回程度繰り返
すが、例えばこの０．１秒の間シリコンの温度が５００
Ｋ程度以上であれば、Ｆｅ、Ｃｕなどは２〜３μｍ程度
移動することができる。こうしてソース、ドレイン電極
多結晶シリコン膜に移動した不純物はＰおよびＢにゲッ
タされる。ここで、発明が解決しようとする課題で述べ
たようにＢのゲッタリング能力はＰのそれに比べて低い
が、図１（ｄ）の工程においてｐチャネル部分ソース、
ドレイン電極多結晶シリコン膜にはＢおよびＰが導入さ
れているため、ｐチャネルトランジスタにおいてもｎチ
ャネルトランジスタと同程度のゲッタリング能力を持た
せることができる。図５はソース、ドレイン電極多結晶
シリコン膜にＰとＢの両方の不純物を導入したｐチャネ
ルトランジスタにおいて、活性層多結晶シリコン膜の中
の混入不純物濃度を示したものであり、ソース、ドレイ
ン電極に混入不純物がゲッタリングされていることを示
している。混入不純物は、エキシマレーザアニーリング
時にＰの導入されたソース、ドレイン電極多結晶シリコ
ン膜にゲッタされようとするため、ソース、ドレイン電
極多結晶シリコン膜に拡散移動し、ソース、ドレイン電
極多結晶シリコン膜内およびソース、ドレイン電極多結
晶シリコン膜付近の混入不純物濃度が高くなる。
【００１４】次工程として、図１（ｆ）に示すように前
記多結晶シリコン膜１０をフォトリソグラフィーにより
島状にパターン加工し、続いて低圧ＣＶＤ法によりゲー
ト絶縁膜用酸化シリコン膜１１を形成する。最後に図１
（ｇ）に示すようにＰドープ多結晶シリコン膜１２およ
びアルミニウム膜１３を用いてゲート電極１４、ソース
電極１５、ドレイン電極１６を作製し、順スタガ型多結
晶シリコン薄膜トランジスタが完成する。
記多結晶シリコン膜１０をフォトリソグラフィーにより
島状にパターン加工し、続いて低圧ＣＶＤ法によりゲー
ト絶縁膜用酸化シリコン膜１１を形成する。最後に図１
（ｇ）に示すようにＰドープ多結晶シリコン膜１２およ
びアルミニウム膜１３を用いてゲート電極１４、ソース
電極１５、ドレイン電極１６を作製し、順スタガ型多結
晶シリコン薄膜トランジスタが完成する。
【００１５】（実施例２）図２は請求項２の具体的な実
施例を示す素子断面図で、順スタガ型多結晶シリコン薄
膜トランジスタの作製プロセスを示す。図２（ａ）に示
すように、ガラス基板など少なくとも表面が絶縁物質で
ある基板２１上に、シリコン含有ガスとホスフィンガス
を用いた低圧ＣＶＤ法によりｎ−となるＰドープ多結晶
シリコン膜２２を形成する。次に図２（ｂ）に示すよう
に、レジストマスク２５を用い、ｎチャネル部分ｎ−多
結晶シリコン膜にＰイオン２３を注入し、ｎ＋領域２４
を形成する。続いて図２（ｃ）に示すように、ｐチャネ
ル部分ｎ−多結晶シリコン膜にＢイオン２６を注入し、
ｐ＋領域２７を形成する。次に、図２（ｄ）に示すよう
にフォトリソグラフィによりソース、ドレイン電極を形
成する。この際、図２（ｄ）に示すようにｎチャネルト
ランジスタ部分のソース、ドレイン電極のチャネル側に
ｎ−領域２８が０．５μｍ程度残るようにパターニング
すれば、ＬＤＤ構造のトランジスタを形成することがで
きる。続いて図２（ｅ）に示すように低圧ＣＶＤ法によ
り非晶質シリコン膜２９を形成する。ここで前記非晶質
シリコン膜２９のかわりに多結晶シリコン膜を用いても
よい。前記非晶質シリコン膜２９にＸｅＣｌエキシマレ
ーザ３０を照射し、溶融再結晶化により活性層となる多
結晶シリコン膜３１を形成する。 図２（ｅ）の工程に
おいて、図１（ｅ）の工程と同様にｐチャネルトランジ
スタにおいてもｎチャネルと同様のゲッタリング効果を
持たせることができる。
施例を示す素子断面図で、順スタガ型多結晶シリコン薄
膜トランジスタの作製プロセスを示す。図２（ａ）に示
すように、ガラス基板など少なくとも表面が絶縁物質で
ある基板２１上に、シリコン含有ガスとホスフィンガス
を用いた低圧ＣＶＤ法によりｎ−となるＰドープ多結晶
シリコン膜２２を形成する。次に図２（ｂ）に示すよう
に、レジストマスク２５を用い、ｎチャネル部分ｎ−多
結晶シリコン膜にＰイオン２３を注入し、ｎ＋領域２４
を形成する。続いて図２（ｃ）に示すように、ｐチャネ
ル部分ｎ−多結晶シリコン膜にＢイオン２６を注入し、
ｐ＋領域２７を形成する。次に、図２（ｄ）に示すよう
にフォトリソグラフィによりソース、ドレイン電極を形
成する。この際、図２（ｄ）に示すようにｎチャネルト
ランジスタ部分のソース、ドレイン電極のチャネル側に
ｎ−領域２８が０．５μｍ程度残るようにパターニング
すれば、ＬＤＤ構造のトランジスタを形成することがで
きる。続いて図２（ｅ）に示すように低圧ＣＶＤ法によ
り非晶質シリコン膜２９を形成する。ここで前記非晶質
シリコン膜２９のかわりに多結晶シリコン膜を用いても
よい。前記非晶質シリコン膜２９にＸｅＣｌエキシマレ
ーザ３０を照射し、溶融再結晶化により活性層となる多
結晶シリコン膜３１を形成する。 図２（ｅ）の工程に
おいて、図１（ｅ）の工程と同様にｐチャネルトランジ
スタにおいてもｎチャネルと同様のゲッタリング効果を
持たせることができる。
【００１６】次工程として、図２（ｆ）に示すように前
記多結晶シリコン膜３１をフォトリソグラフィーにより
島状にパターン加工し、続いて低圧ＣＶＤ法によりゲー
ト絶縁膜用酸化シリコン膜３２を形成する。最後に図２
（ｇ）に示すようにＰドープ多結晶シリコン膜３３およ
びアルミニウム膜３４を用いてゲート電極３５、ソース
電極３６、ドレイン電極３７を作製し、順スタガ型多結
晶シリコン薄膜トランジスタが完成する。
記多結晶シリコン膜３１をフォトリソグラフィーにより
島状にパターン加工し、続いて低圧ＣＶＤ法によりゲー
ト絶縁膜用酸化シリコン膜３２を形成する。最後に図２
（ｇ）に示すようにＰドープ多結晶シリコン膜３３およ
びアルミニウム膜３４を用いてゲート電極３５、ソース
電極３６、ドレイン電極３７を作製し、順スタガ型多結
晶シリコン薄膜トランジスタが完成する。
【００１７】なお、ソース、ドレイン電極多結晶シリコ
ン膜によるゲッタリング効果は、プレーナ構造の多結晶
シリコン薄膜トランジスタにおいても同様にみられた。
ン膜によるゲッタリング効果は、プレーナ構造の多結晶
シリコン薄膜トランジスタにおいても同様にみられた。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
多結晶シリコン薄膜トランジスタにおいて、ｐチャネル
トランジスタにおいてもｎチャネルトランジスタと同程
度のエキシマレーザアニール時のゲッタリング能力を持
たせることができるため、ｎ、ｐ両チャネルトランジス
タにおいて、アルカリ金属、重金属などの混入によるデ
バイス駆動安定性の低下を抑制することができる。
多結晶シリコン薄膜トランジスタにおいて、ｐチャネル
トランジスタにおいてもｎチャネルトランジスタと同程
度のエキシマレーザアニール時のゲッタリング能力を持
たせることができるため、ｎ、ｐ両チャネルトランジス
タにおいて、アルカリ金属、重金属などの混入によるデ
バイス駆動安定性の低下を抑制することができる。
【００１９】
【図１】本発明の実施例を示す模式的断面図である。
【図２】本発明の一実施例を示す模式的断面図である。
【図３】従来技術による、ゲッタリング層を有する薄膜
トランジスタの構造断面図である。
トランジスタの構造断面図である。
【図４】従来技術による、エキシマレーザアニール多結
晶シリコン薄膜トランジスタの構造断面図である。
晶シリコン薄膜トランジスタの構造断面図である。
【図５】本発明において、エキシマレーザアニール後の
多結晶シリコン活性層中の混入不純物の典型的な濃度変
化を示した図である。
多結晶シリコン活性層中の混入不純物の典型的な濃度変
化を示した図である。
１，２１ ガラス基板 ２ 金属シリサイド膜 ３ ソース、ドレイン電極多結晶シリコン膜 ６３，６４ ソース、ドレイン電極用多結晶シリ
コン膜 ４ イオン注入カバー用酸化シリコン膜 ５，２３ Ｐイオン ６，２６ Ｂイオン ７，２５ レジスト ８，２９ 非晶質シリコン膜 ９，３０ ＸｅＣｌエキシマレーザ光 １０，３１，６５ 活性層多結晶シリコン膜 １１，３２，６６ ゲート絶縁膜用酸化シリコン
膜 １２，３３，６７ Ｐドープ多結晶シリコン膜 １３，３４，６８ アルミニウム膜 １４，３５ ゲート電極 １５，３６ ソース電極 １６，３７ ドレイン電極 １７，３８，６１ ｎチャネル部 １８，３９，６２ ｐチャネル部 １９，４０ コンタクトホール ２２ Ｐドープ ｎ−多結晶シリコン膜 ２４ ｎ＋領域 ２７ ｐ＋領域 ２８ ｎ−領域 ５１ ｐ型シリコン基板 ５２ 酸化膜 ５３ 高濃度Ｐドープ多結晶シリコン膜（ゲッタ
リング層） ５４ 薄酸化膜（ゲッタリング層） ５５ シリコン層 ５６ ｎ＋拡散層 ５７ ゲート電極 ５８，５９ ゲート酸化膜 ６０ ｐ＋シリコン層
コン膜 ４ イオン注入カバー用酸化シリコン膜 ５，２３ Ｐイオン ６，２６ Ｂイオン ７，２５ レジスト ８，２９ 非晶質シリコン膜 ９，３０ ＸｅＣｌエキシマレーザ光 １０，３１，６５ 活性層多結晶シリコン膜 １１，３２，６６ ゲート絶縁膜用酸化シリコン
膜 １２，３３，６７ Ｐドープ多結晶シリコン膜 １３，３４，６８ アルミニウム膜 １４，３５ ゲート電極 １５，３６ ソース電極 １６，３７ ドレイン電極 １７，３８，６１ ｎチャネル部 １８，３９，６２ ｐチャネル部 １９，４０ コンタクトホール ２２ Ｐドープ ｎ−多結晶シリコン膜 ２４ ｎ＋領域 ２７ ｐ＋領域 ２８ ｎ−領域 ５１ ｐ型シリコン基板 ５２ 酸化膜 ５３ 高濃度Ｐドープ多結晶シリコン膜（ゲッタ
リング層） ５４ 薄酸化膜（ゲッタリング層） ５５ シリコン層 ５６ ｎ＋拡散層 ５７ ゲート電極 ５８，５９ ゲート酸化膜 ６０ ｐ＋シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１６Ｖ ６２６Ｃ
Claims (4)
- 【請求項１】 不純物を含む多結晶シリコン膜からなる
ソース、ドレイン電極多結晶シリコン膜と、このソー
ス、ドレイン電極多結晶シリコン膜上に設けられたエキ
シマレーザアニールによる活性層多結晶シリコン膜と、
ゲート絶縁膜と、ゲート電極からなる多結晶シリコン薄
膜トランジスタにおいて、ｐチャネルトランジスタのソ
ース、ドレイン電極多結晶シリコン膜にボロンとリンが
含まれており、ｎチャネルトランジスタおよびｐチャネ
ルトランジスタ双方において活性層多結晶シリコン膜中
の金属不純物が少なくともソース、ドレイン電極多結晶
シリコン膜中のリンにゲッタリングされていることを特
徴とする薄膜トランジスタ。 - 【請求項２】 ソース、ドレイン電極用多結晶シリコ
ン膜をあらかじめリンを含むように成膜する工程と、前
記ソース、ドレイン電極用多結晶シリコン膜のｎチャネ
ルトランジスタ部分にはリンを、ｐチャネルトランジス
タ部分にはボロンを導入する工程と、前記ソース、ドレ
イン電極用多結晶シリコン膜をソース、ドレイン電極と
なる島状にパターニングする工程と、シリコン膜を堆積
する工程と、前記シリコン膜にレーザ光を照射して活性
層多結晶シリコン膜を形成する工程と、ゲート絶縁膜を
形成する工程と、前記ソース、ドレイン電極と配線電極
のコンタクトのためのコンタクトホールを形成する工程
と、ゲート電極およびソース、ドレイン電極を形成する
工程とを含むことを特徴とする多結晶シリコン薄膜トラ
ンジスタの製造方法。 - 【請求項３】 ソース、ドレイン電極用多結晶シリコン
膜を成膜する工程と、前記ソース、ドレイン電極用多結
晶シリコン膜のｎチャネルトランジスタ部分にはリン
を、ｐチャネルトランジスタ部分にはボロンとリンを導
入する工程と、前記ソース、ドレイン電極用多結晶シリ
コン膜をソース、ドレイン電極となる島状にパターニン
グする工程と、シリコン膜を堆積する工程と、前記シリ
コン膜にレーザ光を照射して活性層多結晶シリコン膜を
形成する工程と、ゲート絶縁膜を形成する工程と、前記
ソース、ドレイン電極と配線電極のコンタクトのための
コンタクトホールを形成する工程と、ゲート電極および
ソース、ドレイン電極を形成する工程とを含むことを特
徴とする多結晶シリコン薄膜トランジスタの製造方法。 - 【請求項４】 前記シリコン膜が非晶質シリコン膜であ
ることを特徴とする請求項２または３記載の多結晶シリ
コン薄膜トランジスタの製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP5334130A JP2720779B2 (ja) | 1993-12-28 | 1993-12-28 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334130A JP2720779B2 (ja) | 1993-12-28 | 1993-12-28 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202209A JPH07202209A (ja) | 1995-08-04 |
| JP2720779B2 true JP2720779B2 (ja) | 1998-03-04 |
Family
ID=18273861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334130A Expired - Lifetime JP2720779B2 (ja) | 1993-12-28 | 1993-12-28 | 薄膜トランジスタおよびその製造方法 |
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| JP (1) | JP2720779B2 (ja) |
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| KR100265179B1 (ko) * | 1995-03-27 | 2000-09-15 | 야마자끼 순페이 | 반도체장치와 그의 제작방법 |
| JP3376247B2 (ja) * | 1997-05-30 | 2003-02-10 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置 |
| US6541793B2 (en) | 1997-05-30 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
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| KR100525435B1 (ko) * | 2001-05-21 | 2005-11-02 | 엘지.필립스 엘시디 주식회사 | 다결정화 방법과 이를 이용한 액정표시장치 제조방법 |
| CN105565258B (zh) * | 2014-10-17 | 2017-10-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制作方法 |
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| JPH04299535A (ja) * | 1991-03-27 | 1992-10-22 | Casio Comput Co Ltd | 半導体装置の製造方法 |
-
1993
- 1993-12-28 JP JP5334130A patent/JP2720779B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH07202209A (ja) | 1995-08-04 |
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