JP4802364B2 - 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法 - Google Patents

半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法 Download PDF

Info

Publication number
JP4802364B2
JP4802364B2 JP2000373052A JP2000373052A JP4802364B2 JP 4802364 B2 JP4802364 B2 JP 4802364B2 JP 2000373052 A JP2000373052 A JP 2000373052A JP 2000373052 A JP2000373052 A JP 2000373052A JP 4802364 B2 JP4802364 B2 JP 4802364B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
substrate
thin film
ions
dopant ions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000373052A
Other languages
English (en)
Other versions
JP2002176003A (ja
Inventor
暁夫 町田
節夫 碓井
ダラム・パル・ゴサイン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000373052A priority Critical patent/JP4802364B2/ja
Priority to CNB018202942A priority patent/CN1251307C/zh
Priority to PCT/JP2001/010726 priority patent/WO2002047138A1/ja
Priority to KR1020037007594A priority patent/KR100863446B1/ko
Priority to US10/433,849 priority patent/US6984552B2/en
Publication of JP2002176003A publication Critical patent/JP2002176003A/ja
Priority to US11/225,326 priority patent/US20060027810A1/en
Application granted granted Critical
Publication of JP4802364B2 publication Critical patent/JP4802364B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/268Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Recrystallisation Techniques (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法に関し、特にエキシマレーザアニールによる結晶化半導体層を用いたドーピング方法や薄膜トランジスタなどの薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法に関する。
【0002】
【従来の技術】
【0003】
高度情報化時代の進展に伴い、入出力装置の重要性が急激に増しており、装置の高機能化が求められている。さらに、近年携帯端末機の普及は目覚しく、それに伴い、従来のガラス基板に対して、軽量性、可とう性、非破壊性に優れているプラスチック基板上へのTFT作製技術が望まれている。このような状況のなかで薄膜トランジスタ(TFT:Thin Film Transistor)を用いたアクティブマトリクス液晶表示素子(AM−LCD)や、密着型イメージセンサ(CIS)等の研究開発が活発に行われている。
【0004】
シリコンからなる半導体膜をチャンネルに用いた薄膜トランジスタを、キャリア走行層(活性層)の構成材料から分類すると、非晶質シリコン(アモルファスシリコン:a−Si)からなる半導体膜を用いたものと結晶相を有する多結晶質シリコン(非単結晶の結晶質シリコン)からなる半導体膜を用いたものとに分類することができる。多結晶質シリコンとしては主として多結晶シリコン(poly−Si)、または微結晶シリコン(μc−Si)が知られている。
【0005】
多結晶シリコン(poly−Si)あるいは微結晶シリコン(μc−Si)などの多結晶質シリコン(非単結晶の結晶質シリコン)からなる半導体は、アモルファスシリコンからなる半導体と比較してキャリアの移動度が10倍から100倍程度大きいという特徴があり、スイッチング素子の構成材料として非常に優れた特性を有している。また多結晶質シリコンを活性層に用いた薄膜トランジスタは高速動作が可能なことから、近年では各種論理回路(例えばドミノ論理、CMOSトランスミッションゲート回路)やこれらを用いたマルチプレクサ、EPROM、EEPROM、CCD、RAM、さらに液晶表示装置、エレクトロルミネセンス表示装置等の駆動回路などを構成するスイッチング素子としても注目されている。また、近年、このような多結晶シリコンをチャンネル半導体膜として用いた薄膜トランジスタ(TFT)をスイッチング素子及び周辺の駆動回路として採用したアクティブマトリクス型液晶表示装置が注目されている。安価な非結晶質のガラス基板を用いて低温成膜ができる多結晶シリコン半導体膜を用いて薄膜トランジスタアレイを構成することにより、反射型や大面積、高精細、高画質かつ安価なパネルディスプレイ(例えばフラット型テレビジョン)を実現できる可能性があるからである。
【0006】
一方、poly−SiTFTを液晶表示装置等の画素選択用スイッチング素子に用いる場合、オフ電流が大きく、表示品質が低いという問題がある。従来の単結晶のMOSトランジスタでは、ゲート逆バイアスにおいて、チャンネルがソース又はドレインと逆極性になり、空乏層が形成されて十分な耐圧及び整流性を示すため、リーク電流の増加はなかった。しかしながら、poly−SiTFTでは半導体膜を構成する結晶粒子の粒界、あるいは粒子内の欠陥を経由して電流が流れてしまうため、大きなリーク電流が発生するという問題がある。さらに、MOSトランジスタは、それほど大きなゲート逆バイアスでは用いられないために、リーク電流は問題とはならなかった。ところが、例えばアクティブマトリクス型液晶表示装置に用いられるpoly−SiTFTでは、約10V以上の逆バイアス下で用いられるため、リーク電流が大きな問題となる。この問題は、液晶表示装置の画素選択用薄膜トランジスタにpoly−Siを用いる場合に特に重要な問題である。
【0007】
このリーク電流を低減するためには、ドレイン端での電界を緩和することが効果的であり、これまでにLDD(Lightly Doped Drain)構造(電子通信学会総合全国大会,2−20,pp.271 1978)が効果的である事が知られている。これはドレイン端に低ドーズの例えば1x1014/cm以下で不純物を活性化した領域を形成しドレイン端での電界を緩和するものである。
【0008】
薄膜トランジスタのようなLDD構造は、従来、例えば以下のような工程により形成されている。まず水素を含有する非晶質シリコン(a−Si:H)膜をガラス基板上に形成し、ランプアニールで水素抜きを行う。その後レーザ結晶化で、多結晶シリコン(poly−Si)半導体膜を形成した後、ゲート絶縁膜およびゲート電極を形成し、このゲート電極をマスクとして不純物イオンのヘビードープを行う。このときゲート電極はチャネル領域およびLDD領域を覆うようにパターニングしておく。ついでゲート電極をチャネル領域のみを覆うように再度パターニングする。そして再度パターニングしたゲート電極をマスクと不純物イオンのライトドープを行う。この結果LDD構造の形成が可能となる。このような工程は、例えば特開2000−228526号公報にその記載がある。
【0009】
このような手法によりLDD構造を形成する場合、ゲート電極のパターニング時のマスクずれなどにより、チャネル領域の両側でLDD長(チャネル領域とコンタクト領域との間のLDD領域の厚さ)が異なったり、ばらついたりするという問題がある。このため薄膜トランジスタの特徴がばらつき、また薄膜トランジスタの生産性が低下してしまうという問題がある。また、マスク合わせマージンを確保するため、LDD長を約2μm以下にすることはできない。このためLDD領域が高抵抗になり、キャリアの移動度が減少してしまうという問題がある。従って、LDD長の制御性が良い自己整合型プロセスで、低ドーズ量の例えば1x1014/cm以下での制御性が充分であるプロセスの開発が重要である。
【0010】
ところで、poly−SiTFTは製造工程上プロセス最高温度が1000℃程度に達し、耐熱性に優れた石英ガラス等がpoly−SiTFT製造用の絶縁基板として用いられている。すなわち製造プロセス上、比較的低融点のガラス基板を使用することは困難とされている。しかしながら、液晶ディスプレイの低コスト化の為には低融点ガラス板材料の使用が必要不可欠である。そこで、近年プロセス最高温度が600℃以下になる所謂低温プロセスの開発が進められ、実際にデバイスの作製がなされている。さらに、最近では、より低温で大面積化が容易であるプラスチック基板を用いる事も検討されている。プラスチック基板の変形温度は、耐熱性のある材料によって形成された場合でも、せいぜい200℃である。従って、基板がプラスチックにより形成されている場合には、全てのプロセスを200℃以下という従来に比較して超低温の条件で行わせざるを得ない。
【0011】
液晶ディスプレイの大型化に伴い、低温プロセスのpoly−SiTFTでは大面積の半導体薄膜にスループット良く不純物を注入できるイオンドーピング法やプラズマドーピング法が用いられている。イオンドーピング法は不純物気体をイオン化した後、質量分離を行うことなく電界加速して大面積の半導体薄膜に一括して不純物イオンを照射するものであり、プラズマドーピング法は不純物気体と成膜ガスを同時にイオン化し、基板表面に不純物イオンと共に成膜する方法である。これに対し、イオンインプランテーションは不純物イオンの質量分離を行った後、イオンビームにして半導体薄膜を照射するものである。このように大面積可に有利なでイオンドーピング法や、プラズマドーピング法であるが、一方で、これらのプロセスは膜中に水素を多量に含んでしまうため、プラスチック基板のようなさらに低温でのプロセスでは水素抜きの温度(400℃)が得られずエキシマレーザーによる結晶化(ELA: Excimer Laser Anneal)時に内部の水素が噴出し膜を破壊してしまうという問題が起こってしまう。また、原理上、自己整合型のプロセスには向かないなどの問題もある。
【0012】
ところで、最近、200℃以下のプロセスでドーピング可能な方法としてLaser-Induced Melting of Predeposited Impurity Doping法 (レーザーインデュースド・メルティング・プレディポジッテド・インピュイティ・ドーピング法;LIMPID法)が注目されている。これは不純物気体をイオン化し、半導体薄膜表面に不純物イオンを吸着させた後、エキシマレーザーにより膜中に溶かし込む方法で、膜中に水素を取り込まないだけでなく、自己整合化プロセスにも最適であり、低温プロセスへの最適性と併せて注目されている(特開昭61−138131号公報、特開昭62−002531号公報、特開昭62−264619号公報、及び特開平9−293878号公報参照)。
【0013】
【発明が解決しようとする課題】
エキシマレーザーを用いたLIMPID法は自己整合化プロセスにも最適であり、低温プロセスへの最適性と併せて注目されている。このLIMPID法では1x1015〜1x1016/cm程度の高ドーズ量で不純物を半導体薄膜中に電気的に活性化することができる。しかしながら、1x1014/cm以下で不純物のドーズ量を精密良く制御することは原理上困難である。これは、例えばSi最表面に1原子層の不純物イオンが吸着した場合でも、エキシマレーザーアニールによって1x1015〜1x1016/cm程度の高ドーズ量で不純物が活性化されてしまうからである。さらに、従来の方法では1原子層の不純物イオンの吸着は極めて短時間で起こるため、低ドーズ量での制御は困難であった。
【0014】
図13はプラズマ照射によって燐を吸着させた後でエキシマレーザーを用いたアニ−ルを施した場合のシート抵抗を示すグラフである。図13に示す実験においては、不活性ガスであるアルゴンガスによって、フォスフィン(PH)を種々の分圧としながらシート抵抗σsの値が測定されている。なお、この実験において、プラズマ照射条件は、アルゴンガスは流量5〜150sccmであり、フォスフィン・水素の流量は3〜10sccmであり、全圧力は475mTorr、基板温度130℃、RFパワー20W、照射時間は1分である。また、エキシマレーザーを用いたアニ−ルの条件が308nmのXeClエキシマレーザーを用い、300mJ/cmのエネルギー密度で、オーバーラップ率98%である。図13からも明かなように、フォスフィンの分圧を変えた場合であっても、結果としてのシート抵抗σsの値に大きな変化がなく、分圧の制御によっては不純物拡散領域の不純物濃度は制御できないことが示されている。
【0015】
一方、従来のイオンインプランテーションでは自己整合化プロセスにも最適であり、低ドーズ量のコントロールは可能である。しかし、一般にシリコン基板に対してのプロセスでは、プロセス中に基板の温度が上昇してしまうため、基板の静電チャックで冷却板吸着させ、裏面から放熱する方法をとっているが、この方法はプラスチック基板の熱伝導性、電気伝導性を考えた場合困難である。また、大面積の半導体薄膜に対して一括して不純物を打ち込むことはできず、液晶ディスプレイの製造に際してスループットが悪化するという課題もある。
【0016】
そこで、本発明は、上述の技術的な課題に鑑み、低耐熱性基板を使用した場合においても、低濃度の不純物拡散領域を制御性良く形成することが可能な半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法の提供を目的とする。
【0017】
【課題を解決するための手段】
上述の課題を解決するため、本発明の半導体層のドーピング方法は、基板上に形成した半導体層の表面にドーパントイオンを吸着させる工程と、前記半導体層の表面に吸着したドーパントイオンを水素イオンに置換することで、前記半導体層の表面に吸着するドーパントイオンの量を制御する工程と、吸着したドーパントイオンを前記半導体層内に拡散させると共に前記半導体層内で活性化させる工程とを有することを特徴とする。
【0018】
ここで半導体層の表面に吸着するドーパントイオンの量を制御する方法としては、例えば、半導体層を形成する材料のダングリングボンドの終端量を制御する方法や、半導体層の表面に吸着されたドーパントイオンをエッチングにより部分的に除去する方法が挙げられる。ダングリングボンドの終端量を制御する方法について例示すると、水素イオンをダングリングボンドの終端部に吸着させる方法や、半導体層が形成される基板の温度を変化させる方法があり、より具体的には吸着するドーパントイオンのドーパントガスをドーパントイオン濃度が1%未満となるように水素ガス、或いは水素ガス及び不活性ガスの混合ガスでで希釈する方法を用いることができる。
【0019】
上述の本発明の半導体層のドーピング方法によれば、基板上に形成された半導体層の表面にドーパントイオンが吸着されることになるが、そのドーパントイオンの量が制御されるため、半導体層に導入されて活性化される量も精密に制御でき、特に低耐熱性基板上に低濃度不純物拡散領域が再現性良く形成される。
【0020】
また、本発明の薄膜半導体素子の製造方法、および半導体層の抵抗制御方法は、基板上に形成した半導体層の表面にドーパントイオンを吸着させる工程と、前記半導体層の表面に吸着したドーパントイオンを水素イオンに置換することで、前記半導体層の表面に吸着するドーパントイオンの量を制御する工程と、吸着したドーパントイオンを前記半導体層内に拡散させると共に前記半導体層内で活性化させる工程とを有することを特徴とする。また、本発明の薄膜半導体素子は上述の製造方法を用いて製造されることを特徴とする。
【0021】
【発明の実施の形態】
以下、本発明の半導体層のドーピング方法の一実施形態について、図1を用いて説明する。本実施形態の半導体層のドーピング方法は、その基本的な工程を示したものであり、プラスチックなどの低耐熱性絶縁基板上に形成されたシリコン層に対しても制御性良く低濃度不純物拡散領域を形成できる製法である。
【0022】
初めに、図1の(a)に示すように、絶縁基板上に半導体層であるシリコン層11が形成されており、この段階ではエキシマレーザーのレーザービームの照射によって結晶化がなされているものとする。このシリコン層11の表面では、例えば微結晶の形式でシリコン原子11aが存在する。各シリコン原子11aからは一部のシリコン原子11aからダングリングボンド11bが出ている構成とされる。
【0023】
次に図1の(b)に示すように、半導体成膜ガスを含まないドーパントガスからなるプラズマを使用してシリコン層11の表面のダングリングボンド11bを終端させるようにドーパントガスイオンを吸着させる。ここでドーパントガスは燐イオン12pを含むPHガスを水素Hで希釈したガスであり、プラズマガス中には燐イオン12pと水素イオン12hが混在して、これら燐イオン12pと水素イオン12hがそれぞれダングリングボンド11bを終端させるようにシリコン層11の表面に吸着される。仮に、燐イオン12pのみの存在下ではシリコン層11の表面の殆どのダングリングボンド11bに燐イオン12pが吸着してしまい、不活性ガスで燐系ガスの分圧を下げた場合でも低濃度の拡散領域の形成が困難であった(図13参照)が、本実施形態では水素イオン12hが燐イオン12pによるダングリングボンド11bの終端量を制御することになり、シリコン層11の表面での燐イオン12pの濃度を吸着段階で下げることができる。
【0024】
続いて、図1の(c)に示すように、絶縁基板10上のシリコン層11の表面にエキシマレーザーのビームを照射して、シリコン層11の表面に吸着している燐イオン12pをシリコン層11中に拡散させる。エキシマレーザーの照射によって、シリコン層11は瞬間的に溶融し、吸着されていた燐イオン12pを膜中に溶かし込む。この時、ダングリングボンド11bの一部を終端していた水素イオン12hはガス化してPHガスとして雰囲気ガス中に蒸発し、一方、燐イオン12pはシリコン層11に拡散して低濃度の不純物拡散領域を形成して行く。水素イオン12hがダングリングボンド11bを終端するように吸着していたことから、燐イオン12pは低濃度に拡散され、特にシリコン層にTFTのLDD構造を形成した場合の低濃度不純物領域を制御性良く形成することができる。
【0025】
本実施形態のドーピング方法では、不純物が吸着する濃度を精密に制御する手段として、半導体層の表面に吸着するドーパントイオンの量を制御することが行われており、その方法として、水素イオンを吸着させるガスを流してドーパントイオンのドーパントガスを希釈することが行われ、これに加えて基板温度を変化させたり、ガスの流量や分圧を制御したり、ドーパントイオンのドーパントガスと水素系のガスの混合ガスを更に不活性ガスで希釈したり、さらには吸着のためのプラズマ照射の条件を制御することも可能である。また、一旦半導体層の表面に吸着したドーパントイオンをエッチングなどの方法で取り除くことも可能であり、水素プラズマ処理工程を追加して半導体層の表面に吸着するドーパントイオンの量を制御することもできる。ドーパントイオンをエッチングなどの方法で取り除く方法とガスの流量や分圧を制御や基板温度の制御と組み合わせることも可能である。
【0026】
ドーパントガスに水素ガスを混ぜることにより、プラズマ処理中にシリコン層の表面にドーピングイオンの吸着と同時に水素のパッシベーションが生ずる。水素によってパッシベーションされたシリコンのボンドにドーピングイオンが吸着するためには、SiとHの結合を切断する必要があるため、ドーピングイオンの吸着速度を遅らせることにより、プロセスウインドを大きくしてプロセスの制御性を向上させることができる。一方、室温付近でシリコン表面に吸着した水素は比較的安定であり、特に水素が燐と同時に吸着している場合、P−Si−Hの複合体を形成し、水素の解離エネルギーが上昇し、Si−Hの結合は安定である。他方、この結合は基板温度が100℃程度になると壊れ易くなる。そこでLDD構造の低濃度不純物拡散領域を形成する場合では、燐の吸着量を少なくする必要があり、室温付近で水素を大量に含んだガスでドーピングガスを含んだプラズマを照射すれば良く、ソース・ドレイン領域のように高濃度不純物拡散領域を形成する場合では、燐の吸着量を多くする必要があり、水素濃度を減らし、基板温度を上昇させてプラズマを照射させることでエキシマレーザーアニール後の薄膜の抵抗を精度良く制御することができる。
【0027】
吸着されたドーパントイオンは、図1の(c)のようにエキシマレーザーの如きエネルギービームの照射によって活性化されるが、ドーパントイオンの活性化と基板上の半導体層の再結晶化を同時に行うようにすることも可能である。ドーパントイオンの活性化や基板上の半導体層の再結晶化にエネルギービームの一例として、エキシマレーザーを使用する場合、ArFエキシマレーザー、XeFエキシマレーザー、XeClエキシマレーザー、KrFエキシマレーザー等を用いることができる。ドーパントイオンの活性化の手段としては、エキシマレーザーなどのエネルギービームを使用することが挙げられるが、これらに限定されずにランプアニールやファーネスアニールなどの加熱手段を使用しても良い。
【0028】
ドーパントイオンの吸着時のプラズマ照射条件を制御する場合、ドーピングガスに水素ガスあるいは不活性ガスと水素ガスの混合ガスを混合したガスからプラズマを生成してプラズマの照射を行うことが可能であるが、これに限らずドーピングガスを含有するガスのプラズマ照射前或いは照射後で水素プラズマ照射を行うようにしても良い。一般に、ドーピングガスを希釈する水素ガスの濃度が高い程、不純物拡散濃度をさげることができ、また、半導体層表面の温度が低い場合ほど不純物拡散濃度をさげることができる。プラズマ照射条件は、ドーパントガスと水素ガスを含有する混合ガスの流量や圧力、基板温度や、照射時間、RFパワーなどの各条件であり、これらをそれぞれ制御或いはこれらの組み合わせを制御することで、再現性良く低濃度不純物拡散領域を形成することができる。
【0029】
本件発明者は、半導体層の表面に吸着するドーパントイオン量を制御するための手段として、希釈ガスによって制御する方法、プラズマ照射時間によって制御する方法、基板温度によって制御する方法、水素プラズマ処理によって制御する方法についての実験を行っており、ここではその実験結果から得られたデータについて図2乃至図6を参照しながら説明する。
【0030】
図2はドーパントガスとしてフォスフィン(PH)を使用し、そのフォスフィン(PH)の濃度が約1%となるように水素ガス(H)で希釈し、さらにそれを希釈するガスとして、不活性ガスとしてのアルゴンと水素の混合ガスを水素分圧0%(アルゴン分圧100%)から水素分圧100%(水素分圧0%)の範囲で変化させて混合し、その上で、厚み70nmの非単結晶シリコン膜に前記混合ガスを用いてプラズマ照射を行い、その場合のシート抵抗(sを測定したものである。測定結果として、横軸は水素含有ドーパントガスとアルゴンとの混合ガスの混合比を示し、縦軸は薄膜半導体層のシート抵抗(sを示す。なお、この測定において、フォスフィン(PH)に水素ガス(H)を約99%となるように含有させたガスは69mTorrであり、アルゴンと水素の混合ガス中のアルゴンガス分圧は406・XmTorr(Xは数値(%))であり、アルゴンと水素の混合ガス中の水素ガス分圧は406・(100−X)mTorr(Xは数値(%))である。
【0031】
この図2からも明かなように、特にアルゴンガスの分圧の低いすなわち水素ガスの分圧の高い領域で、5x10〜6x10Ω/cm程度の高抵抗化が可能とされ、水素ガスがドーパントガスに対して希釈する効果が現れている。すなわち、水素ガスが存在することで薄膜半導体膜上に水素ガスが高い割合で吸着され、その分だけ燐の濃度を低減して高抵抗化が実現されていることが分かる。
【0032】
図3はエキシマレーザーのエネルギー密度(mJ/cm)に対する燐イオンの濃度変化を測定した図であり、アルゴン分圧が100%の場合は黒四角で示す点で表され、水素分圧が100%の場合は黒丸で示す点で表されている。一般のエキシマレーザーのエネルギー密度が低い方が燐イオンの濃度が高くなっているが、アルゴン分圧が100%の場合の方が水素分圧が100%の場合に比べて燐イオンの濃度が高くなり、低濃度不純物拡散領域を形成する場合にはアルゴン分圧よりも水素分圧を高くした場合の方が望ましいことが分かる。
【0033】
本件発明者は、プラズマ照射時間とシート抵抗値の関係についても実験を行っている。実験は膜厚70nmの非単結晶シリコン層に対して、プラズマ照射時間による制御された燐の吸着と、エキシマレーザーアニールによる活性化を図ったものである。図4において、横軸はプラズマ照射時間(秒)であり、縦軸はシート抵抗値(s(Ω/cm)である。図4からも明かなように、プラズマ照射時間を長くする程、そのシート抵抗値(sが低下する傾向があり、プラズマ照射時間を短くすることで不純物拡散領域の高抵抗化を図ることができる。シート抵抗値(sの低下はほぼ指数関数的な変化を示しており、照射開始後の短い時間で、抵抗値が大きく低下していくことが分かる。なお、この実験において、照射時間以外のプラズマ照射条件は、フォスフィン(PH)と99%の水素(H)の混合ガスを流量10sccmとし、アルゴンガスを流量50sccmで導入し、圧力を475mTorr、基板温度を130℃、RFパワーを20Wに設定している。また、活性化のためのエキシマレーザーアニールの条件については、エキシマレーザーとしてXeClエキシマレーザー(波長308nm)が使用され、98%のオーバーラップ率で順じ照射したものである。
【0034】
半導体層の表面に吸着するドーパントイオン量を制御するための手段としては、さらにプラズマ照射時の基板温度の制御も有効であることが、実験から見出されている。図5は基板温度(K)を変化させて膜厚70nmの非単結晶シリコン層のシート抵抗値(sの変化を測定したものである。図5において、横軸が基板温度(K)であり、縦軸がシート抵抗値(s(Ω/cm)である。図5からも明かなように、プラズマ照射時の基板温度を高くする程、そのシート抵抗値(sが低下する傾向があり、プラズマ照射時の基板温度を高くすることで不純物拡散領域の高抵抗化を図ることができる。なお、この実験において、基板温度以外のプラズマ照射条件は、フォスフィン(PH)と99%の水素(H)の混合ガスを流量10sccmとし、アルゴンガスを流量50sccmで導入し、圧力を475mTorr、基板温度を130℃、RFパワーを20W、そしてプラズマ照射時間を1分に設定している。また、活性化のためのエキシマレーザーアニールの条件については、エキシマレーザーとしてXeClエキシマレーザー(波長308nm)が使用され、98%のオーバーラップ率で順じ照射したものである。
【0035】
更に、半導体層の表面に吸着するドーパントイオン量を制御するための手段としては、水素プラズマ処理工程を加えるようにすることでも可能であり、図6に示すように、ドーピングガスを用いたプラズマ照射を行った後、水素ガスを用いたプラズマ照射を行って、既に半導体薄膜の表面に吸着している燐イオンを水素イオンに置換して、吸着するドーパントイオン量を制御することができる。図6はシート抵抗値(s(Ω/cm)の水素プラズマ照射依存性を示す図であり、図6において、横軸は水素プラズマの照射時間(秒)であり、縦軸はシート抵抗値(Ω/cm)である。水素プラズマ処理の時間が長くなる程、シート抵抗値(sが増大する傾向にある。従って、水素プラズマ処理の時間を制御することで、所望のシート抵抗値(Ω/cm)を有する不純物拡散領域を形成ことができることになる。なお、この実験において、半導体膜として膜厚40nmの非単結晶シリコン膜が使用され、ドーピングガスのプラズマ照射条件は、フォスフィン(PH)と99%の水素(H)の混合ガスを流量10sccmとし、アルゴンガスを流量50sccmで導入し、圧力を475mTorr、基板温度を130℃、RFパワーを20W、そしてプラズマ照射時間を1分に設定している。また、水素プラズマ照射条件は、水素ガス(H)を流量50sccmとし、圧力を200mTorr、RFパワーを20Wに設定している。また、活性化のためのエキシマレーザーアニールの条件については、エキシマレーザーとしてXeClエキシマレーザー(波長308nm)が使用され、98%のオーバーラップ率で順じ照射したものである。
【0036】
以上の実験結果からも明かなように、本実施形態の半導体層のドーピング方法では、半導体層の表面に吸着するドーパントイオンの量を制御することが行われており、具体的には、水素イオンを吸着させるガスを流してドーパントイオンのドーパントガスを希釈することが行われ、これに加えて基板温度を変化させたり、ガスの流量や分圧を制御したり、ドーパントイオンのドーパントガスと水素系のガスの混合ガスを更に不活性ガスで希釈したり、さらには吸着のためのプラズマ照射の条件、例えば基板温度やプラズマ照射時間を制御することも可能である。また、一旦半導体層の表面に吸着したドーパントイオンをエッチングなどの方法で取り除くことも可能であり、水素プラズマ処理工程を追加して半導体層の表面に吸着するドーパントイオンの量を制御することもできる。
【0037】
ここでエキシマレーザーを用いたLIMPID法について説明すると、基本的にはドーパントガスをイオン化し、半導体薄膜表面にドーパントイオンを吸着させた後にエキシマレーザーなどのエネルギービームの照射によって膜中に不純物イオンを溶かし込む方法であり、特に低温でのプロセスが実現されるために注目されている技術である。本実施形態の半導体層のドーピング方法においては、そのドーパントの吸着工程で半導体層の表面に吸着するドーパントイオンの量を制御することが行われるが、該吸着工程後はエキシマレーザーを用いたLIMPID法と同じ工程でドーピングを行うものである。
【0038】
このLIMPID法は、特に面内のドーピングの均一性に優れており、特に低濃度の不純物を拡散させる場合に好適である。図7はCVD装置でシリコンなどの薄膜を形成した場合の膜厚分布であり、図中の番号1〜番号9で示した点がシート抵抗の測定ポイントである。この測定ポイント番号1〜番号9の各点でのシート抵抗の分布が図8に示されている。測定はフォスフィンと水素(PH/H)の混合ガスの分圧を39mTorrとし、水素ガスの分圧を218mTorrとし、アルゴンガスの分圧を218mTorrとした第1のガスと、フォスフィンと水素(PH/H)の混合ガスの分圧を71mTorrとし、アルゴンガスの分圧を404mTorrとした第2のガスについて、それぞれウエハ面内での分布を調べたものである。この図8からも明かなように、LIMPID法を用いた場合ではシート抵抗値は面内で略均一にされ、従って良好な再現性が得られることになる。
【0039】
さらに図9はLIMPID法での再現性を示した図であり、アモルファスシリコン膜を被覆させ、レーザーアニ−ルを施した状態においてのシート抵抗値の変動を測定した結果を示す図である。図9中、上側の分布はフォスフィンと水素(PH/H)の混合ガスの流量を9sccmとし、水素ガスの流量を92sccmとし、アルゴンガスの流量を50sccmとした第1の条件下のデータであり、下側の分布はフォスフィンと水素(PH/H)の混合ガスの流量を9sccmとし、アルゴンガスの流量を50sccmとした第2の条件下のデータである。図9中の四角の印部分は或日に処理したときのデータであり、三角の印部分はその約6日後に再度処理したときのデータである。これら四角の印部分と三角の印部分は良く重なっており、LIMPID法では再現性に優れた素子の形成が可能であることが分かる。
【0040】
本発明によるドーピングプロセスは、特に低温でのプロセスに最適であるため、例えば基板にプラスチックを用いることが出来る。ここで図10及び図11を参照して、本発明の実施形態として基板にプラスチック基板を用いたプロセスについて説明する。本実態形態はPチャネル型の薄膜トランジスタを絶縁基板上に形成して、アクティブマトリクス型表示装置の能動素子基板に用いる薄膜半導体装置を作製する例である。尚、Nチャネル型の薄膜トランジスタを形成する場合も全く同様である。
【0041】
まず図10の(a)において、絶縁基板15には有機高分子材料からなるいわゆるプラスチック材料を用いることができる。ここで、プラスチック材料とはポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネートなどのポリエステル類、ポリプロピレンなどのポリオレフィン類、ポリフェニリンスルフィドなどのポリフェニリンスルフィド類、ポリアミド類、芳香族ポリアミド類、ポリエーテルケトン類、ポリイミド類、アクリル系樹脂、PMMAなどである。特にポリエチレンテレフタレート、アセテート、ポリフェニレンスルフィド、ポリカーボネートや、ポリエーテルスルホン、ポリスチレン、ナイロン、ポリプロピレン、ポリ塩化ビニル、アクリル系樹脂、PMMAなどの汎用的なプラスチック材料は、好適に使用できる。また、絶縁基板15をフィルムの形態で用いる場合は、機械的安定性や強度の点から二軸延伸されていることが好ましい。さらに、プラスチック基板の吸湿性を抑えるための酸化シリコン膜などのバリア層16を基板裏面に成膜しておくことにより、真空装置内から大気圧に晒すとき及びその後のプロセスにおける基板15の変形を抑えることができる。図10の(a)に示すように、酸化シリコンのバリア層16はプラスチック製の絶縁基板15の表面にも成膜しておくとより効果的である。
【0042】
また、絶縁基板15には、あらかじめ熱的なバッファー層20を形成しておくことが望ましい。熱的なバッファー層20としては無機材料のSiO膜、SiNx膜等を約100〜200μmの厚みで成膜して措くと良いが、このときに基板15の有機高分子材料と有機材料の熱膨張の違いによりエネルギービーム照射時に膜が剥離することを防ぐ目的で、図10の(a)に示すように、基板より熱的軟化点の低い有機高分子材料のアクリル樹脂等を別のバッファー層17として多層構造に用いるとより効果的である。
【0043】
このようなプラスチック基板の耐熱用バッファー層17、20が形成された上面にトランジスタの活性層となるべき非単結晶性の半導体薄膜21を成膜する。本実施形態では、成膜装置にはスパッタ装置を用いて、プラスチック製絶縁基板15を痛めない200℃以下、望ましくは150℃以下に基板温度を設定して約20〜100μmの膜厚で堆積を行う。次に基板15にエネルギービーム、例えばエキシマレーザーを用いて非単結晶性の半導体薄膜21を結晶化(微結晶化)させ半導体多結晶膜22を形成する。エキシマレーザーの照射による結晶化に於いても、基板15のプラスチックの温度はプラスチック基板を痛めない200℃以下、望ましくは150℃以下になるように、レーザーの照射エネルギー、時間の最適化を行う必要がある。この時、レーザビームのエネルギー密度を約300mJ/cmに設定し、例えばライン状に整形したレーザビームを基板に対して走査しながら繰り返し部分的に重ねて照射することが望ましい。ライン状に整形されたレーザビームの形状は一例として長手方向の寸法が120mmであり、幅寸法が0.5mmである。このレーザビームを幅方向に沿って部分的に重ねながら照射するが、この際の重ね量(オーバラップ量)は98%に設定した。この半導体多結晶膜22の上面に、図10の(b)に示すように、反応性スパッタ法により、SiO膜のゲート絶縁膜23を成膜する。これにより半導体薄膜を被覆するゲート絶縁膜となるSiOが得られる。場合によってはこのSiOの上にSiNxさらにその上に再びSiO膜を連続成膜してゲート絶縁膜としても良い。
【0044】
続いて、ゲート絶縁膜23の上にゲート電極24をパターニングする。ゲート電極24の形成は、例えば、Al,Mo,Ta,Ti,Cr等の金属膜、高濃度で不純物がドーピングされた多結晶シリコン膜、高濃度ドープ多結晶シリコンと金属の積層膜、又は上述した材料の合金膜を成膜し、所定に形状にパタニングしてゲート電極に加工する。次にこのゲート電極24をマスクにしてSiO膜23をアイランド状にパタニングする。これにより、薄膜トランジスタのゲート絶縁膜23が形成できる。続いてLDD領域の作製に入る。ドーピングガスに水素ガス又は不活性ガスと水素ガスの混合ガス用いた混合気体を用いてプラズマを発生させ、図10の(c)に示すように、半導体薄膜表面にドーピングイオンと水素イオンを吸着させる。このとき半導体薄膜表面の温度が高温側から室温に近くなるほど、希釈ガス水素の濃度が長い程ドーズ量が増えるが、この増加は時間と共にある一定濃度に漸近する。これは燐が吸着した領域には燐が吸着しにくいことにより、燐による被覆率が上昇する程、吸着率が減少するためによる。本実施形態では基板温度を室温にし、PHガス(PH濃度1%となるようにHで希釈)9sccm、水素希釈ガス100sccmを混合したドーピング用原料気体を用い、500mTorrにてRF電源を用いて20Wで約1分間のプラズマ照射を行い表面に燐イオンを吸着させている。前述のように、当該吸着工程では、希釈ガスの流量を制御することで半導体多結晶膜22の表面に吸着するドーパントイオンの量を制御することが行われており、具体的には、基板温度を変化させたり、ドーパントイオンのドーパントガスと水素系のガスの混合ガスを更に不活性ガスで希釈したり、さらには吸着のためのプラズマ照射の条件、例えば基板温度やプラズマ照射時間を制御することも可能である。また、一旦半導体多結晶膜22の表面に吸着したドーパントイオンをエッチングなどの方法で取り除くことも可能であり、水素プラズマ処理工程を追加して半導体多結晶膜22の表面に吸着するドーパントイオンの量を制御することもできる。
【0045】
その後、図11の(d)に示すように、再びエネルギービームを照射して半導体多結晶膜22の表面に吸着しているドーパントを膜中に溶かし込むと共に活性化する。このときのエネルギービームは前述と同様に例えばXeClエキシマレーザー(波長308nm)を使用し、望ましくは半導体薄膜を結晶化(微結晶化)させたとき以上の高エネルギーであることが望ましい。なお、本実施形態ではレーザービームのエネルギー密度を約300mJ/cmに設定している。これによりゲート電極24でマスクされた以外の半導体膜が低ドーズ量で活性化され、低濃度不純物領域22Lが形成される。
【0046】
次にゲート電極24にサイドウォール25を形成する。例えばPE−CVD法によりゲート電極24を含む全面にSiO膜を堆積させる。しかる後、異方性選択エッチング(例えば反応性イオンエッチング(RIE))等により、ゲート電極24をストッパーとして図11の(e)に示すように、ゲート電極24及びゲート絶縁膜層23の側面にのみSiO膜をサイドウォール25として残存させる。そしてドーピングガスに水素ガス又は不活性ガスと水素ガスの混合ガス用いた混合気体を用いてプラズマを発生させ、ゲート電極とサイドウォールをマスクとして、半導体薄膜表面に再度吸着させる。次いで再びXeClエキシマレーザー(波長308nm)などのエネルギービームを照射して半導体薄膜表面(低濃度不純物領域22L)に吸着しているドーパントを膜中に溶かし込むと共に活性化し、高濃度不純物領域22Hを形成するヘビードープを行う。本実施形態では、基板温度を120℃にし、PHガス(PH濃度1%となるようにHで希釈)9sccm、Ar希釈ガス50sccmを混合したドーピング用原料気体を用い、500mTorrにてRF電源を用いて20Wで約1分間のプラズマ照射を行い表面に燐イオンを吸着させた。このとき、希釈ガスはHeガスでもNeガス等の他の不活性ガスでも構わない。このときのエネルギービームは前述と同様に行い、本例ではレーザビームのエネルギー密度を約310mJ/cmに設定した。これによりゲート電極24とサイドウォールでマスク25された以外の半導体膜が高ドーズ量で活性化される。高濃度不純物領域22Hと低濃度不純物領域22Lの形成のためのドーパントは燐などの同じドーパントであっても良く、また異なるドーパントであっても良い。
【0047】
高濃度不純物領域22Hの活性化の後、層間絶縁膜28を形成し、所要のコンタクトホールを形成してアルミニューム膜を約1000μmの厚みで成膜し、図11の(f)に示すように、所定の形状にパタニングして配線電極27とする。、この配線電極27はコンタクトホールを介して薄膜トランジスタのソース・ドレイン領域に接続している。次いでSiO膜を約400nmの厚みで成膜し、パシベーション膜とする。このパシベーション膜は薄膜トランジスタ及び配線電極27を被覆している。この後、必要ならば基板の耐熱温度の範囲で基板加熱を行い、パッシベーション膜をキャップ膜として層間絶縁膜28に含まれる水素原子を半導体薄膜中に拡散させて、所謂水素化処理を実施する。
【0048】
図12は、アクティブマトリクス型の表示装置を構成する場合の素子断面図である。プラスチック製の絶縁基板40の両面に酸化シリコンのバリア層41が形成され、プラスチック製基板40の耐熱用バッファー層42、43が積層されて、その上に高濃度不純物領域44Hと低濃度不純物領域44Lの半導体薄膜が形成されている。特に低濃度不純物領域44Lは、例えば希釈ガスの流量を制御することで半導体薄膜の表面に吸着するドーパントイオンの量を制御することが行われており、基板温度を変化させたり、ドーパントイオンのドーパントガスと水素系のガスの混合ガスを更に不活性ガスで希釈したり、さらには吸着のためのプラズマ照射の条件、例えば基板温度やプラズマ照射時間を制御することなどによって、精密その不純物濃度が所要の低濃度となるように制御されている。
【0049】
一対の低濃度不純物領域44Lの間のチャネル領域上には、シリコン酸化膜46を介してゲート電極47が形成されており、層間絶縁膜45に設けられたコンタクトホールには配線電極層48が高濃度不純物領域44Hからなる薄膜トランジスタのソース・ドレイン領域に接続する。パッシベーション膜49の表面にITO等からなる透明導電膜を成膜し、所定の形状にパタニングして画素電極50に加工する。この画素電極50は配線電極層48に接続され、予めパシベーション膜49及び層間絶縁膜45に開口したコンタクトホールを介して薄膜トランジスタのソース・ドレイン領域に接続する。なお、この薄膜半導体装置を能動素子基板としてアクティブマトリクス型の液晶表示装置を組み立てる場合には、予め対向電極が形成せれた別の絶縁基板を所定の間隙を介して絶縁基板40に接合し、且つこの間隙に液晶等の電気光学物質を配置すれば良い。
【0050】
なお、上述の実施形態は、半導体層のドーピング法と、それを用いた薄膜半導体素子の製造方法について説明しているが、さらに本発明の半導体層のドーピング法は、制御性良く半導体層の高抵抗化を図る方法であるため、半導体薄膜の表面に吸着するドーパントイオンの量を制御する工程を利用して抵抗層の抵抗値を制御する方法としても利用できる。
【0051】
【発明の効果】
上述のように、本発明の半導体層のドーピング法によれば、低耐熱性基板を使用した場合においても、低濃度の不純物拡散領域を制御性良く形成することが可能であり、特に薄膜トランジスタにおけるLDD構造の低濃度不純物領域を制御性良く形成することが可能である。
【図面の簡単な説明】
【図1】本発明の半導体層のドーピング方法の実施形態の一例を示す工程断面図であり、(a)はイオン吸着前のシリコン層表面の状態を示し、(b)は燐イオンと共に水素イオンも吸着された状態を示し、(c)はエキシマレーザーの照射による活性化工程を示す。
【図2】本発明に基づく実験結果に従った希釈ガスの混合比とシート抵抗の関係を示す特性図である。
【図3】本発明に基づく実験結果に従った希釈ガスの混合比と燐濃度の関係を示す特性図である。
【図4】本発明に基づく実験結果に従ったシート抵抗とプラズマ照射時間の関係を示す特性図である。
【図5】本発明に基づく実験結果に従った基板温度とシート抵抗の関係を示す特性図である。
【図6】本発明に基づく実験結果に従った水素プラズマ処理時間とシート抵抗の関係を示す特性図である。
【図7】 CVD成膜後の従ったウエハ内膜厚分布とシート抵抗評価点を示す模式図である。
【図8】 LIMPID法によるシート抵抗の面内分布を示す図である。
【図9】 LIMPID法によって反復して形成した場合のシート抵抗値を示す図である。
【図10】本発明の半導体層のドーピング方法の実施形態の一例として、薄膜トランジスタの形成方法の例を説明する工程断面図であり、(a)は半導体多結晶膜の形成工程までの工程断面図であり、(b)は半導体薄膜を結晶化する工程までの工程断面図であり、(c)はドーパントイオンと水素イオンの吸着工程までの工程断面図である。
【図11】本発明の半導体層のドーピング方法の実施形態の一例として、図10に続いて前記薄膜トランジスタの形成方法の例を説明する工程断面図であり、(d)は半導体多結晶膜の活性化工程までの工程断面図であり、(e)は半導体薄膜への高濃度のドーピング工程までの工程断面図であり、(f)は薄膜トランジスタにおける配線工程までの工程断面図である。
【図12】本発明の薄膜半導体素子の製造方法の実施形態の一例によって形成された液晶表示装置における薄膜トランジスタの素子構造を示す断面図である。
【図13】従来のプロセスを用いた場合におけるPH分圧とシート抵抗の関係を示す特性図である。
【符号の説明】
10 絶縁基板
11 シリコン層
11a シリコン原子
11b ダングリングボンド
12p 燐イオン
12h 水素イオン
15、40 絶縁基板
16、41 バリア層
17、20、42、43 バッファー層
22、44 半導体多結晶膜
22L、44L 低濃度不純物拡散領域
22H、44H 高濃度不純物拡散領域
23、46 ゲート絶縁膜
24、47 ゲート電極
25 サイドウオール
27 配線電極
50 画素電極

Claims (13)

  1. 基板上に形成した半導体層の表面にドーパントイオンを吸着させる工程と、
    前記半導体層の表面に吸着したドーパントイオンを水素イオンに置換することで、前記半導体層の表面に吸着するドーパントイオンの量を制御する工程と、
    吸着したドーパントイオンを前記半導体層内に拡散させると共に当該半導体層内で活性化させる工程とを行う
    半導体層のドーピング方法。
  2. 前記ドーパントイオンの量を制御する工程は、水素プラズマ照射によって行う
    請求項1記載の半導体層のドーピング方法。
  3. 前記ドーパントイオンは燐イオンである
    請求項1または2記載の半導体層のドーピング方法。
  4. 前記半導体層はシリコンを主材料とする
    請求項1〜3の何れかに記載の半導体層のドーピング方法。
  5. 前記ドーパントイオンの吸着工程の前に、前記半導体層の結晶化が行われる
    請求項1〜4の何れかに記載の半導体層のドーピング方法。
  6. 前記基板は耐熱温度が200℃以下の低耐熱性基板である
    請求項1〜5の何れかに記載の半導体層のドーピング方法。
  7. 前記低耐熱性基板は有機高分子材料基板である
    請求項6記載の半導体層のドーピング方法。
  8. 前記ドーパントイオンはレーザーアニール、ファーネスアニ−ル、およびランプアニ−ルのいずれか又はそれらの組み合わせによって活性化される
    請求項1〜7の何れかに記載の半導体層のドーピング方法。
  9. 基板上に形成した半導体層の表面にドーパントイオンを吸着させる工程と、
    前記半導体層の表面に吸着したドーパントイオンを水素イオンに置換することで、前記半導体層の表面に吸着するドーパントイオンの量を制御する工程と、
    吸着したドーパントイオンを前記半導体層内に拡散させると共に当該半導体層内で活性化させる工程とを行う
    薄膜半導体素子の製造方法。
  10. 前記半導体層はSOI構造の薄膜トランジスタの素子領域に用いられ、
    前記ドーパントイオンの量が制御された領域は前記薄膜トランジスタの低濃度の不純物拡散領域を構成する
    請求項9記載の薄膜半導体素子の製造方法。
  11. 前記基板は耐熱温度が200℃以下の低耐熱性基板である
    請求項9または10記載の薄膜半導体素子の製造方法。
  12. 前記低耐熱性基板は有機高分子材料基板である
    請求項11記載の薄膜半導体素子の製造方法。
  13. 基板上に形成した半導体層の表面にドーパントイオンを吸着させる工程と、
    前記半導体層の表面に吸着したドーパントイオンを水素イオンに置換することで、前記半導体層の表面に 吸着するドーパントイオンの量を制御する工程と、
    吸着したドーパントイオンを前記半導体層内に拡散させると共に当該半導体層内で活性化させる工程とを行う
    半導体層の抵抗制御方法。
JP2000373052A 2000-12-07 2000-12-07 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法 Expired - Fee Related JP4802364B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000373052A JP4802364B2 (ja) 2000-12-07 2000-12-07 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法
CNB018202942A CN1251307C (zh) 2000-12-07 2001-12-07 半导体掺杂及电阻控制法、半导体器件及其制造方法
PCT/JP2001/010726 WO2002047138A1 (fr) 2000-12-07 2001-12-07 Procede de dopage d'une couche a semi-conducteur, procede de production d'un element a semi-conducteur en couche mince et element a semi-conducteur en couche mince
KR1020037007594A KR100863446B1 (ko) 2000-12-07 2001-12-07 반도체층의 도핑방법, 박막 반도체 소자의 제조방법, 및박막 반도체 소자
US10/433,849 US6984552B2 (en) 2000-12-07 2001-12-07 Method for doping semiconductor layer, method for producing thin film semiconductor element and thin film semiconductor element
US11/225,326 US20060027810A1 (en) 2000-12-07 2005-09-13 Method for doping semiconductor layer, method for manufacturing thin film semiconductor device, and thin film semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000373052A JP4802364B2 (ja) 2000-12-07 2000-12-07 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法

Publications (2)

Publication Number Publication Date
JP2002176003A JP2002176003A (ja) 2002-06-21
JP4802364B2 true JP4802364B2 (ja) 2011-10-26

Family

ID=18842498

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000373052A Expired - Fee Related JP4802364B2 (ja) 2000-12-07 2000-12-07 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法

Country Status (5)

Country Link
US (2) US6984552B2 (ja)
JP (1) JP4802364B2 (ja)
KR (1) KR100863446B1 (ja)
CN (1) CN1251307C (ja)
WO (1) WO2002047138A1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW577176B (en) * 2003-03-31 2004-02-21 Ind Tech Res Inst Structure of thin-film transistor, and the manufacturing method thereof
US20050118770A1 (en) * 2003-10-01 2005-06-02 Texas Instruments, Inc. Method for introducing hydrogen into a channel region of a metal oxide semiconductor (MOS) device
KR20060000478A (ko) * 2004-06-29 2006-01-06 네오폴리((주)) 역 순위 공정에 의한 박막 트랜지스터의 제조방법
KR100617065B1 (ko) * 2004-07-15 2006-08-30 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100554290B1 (ko) 2004-11-12 2006-02-24 홍진수 단일 타겟을 이용한 도핑박막 제조방법
JP5116463B2 (ja) * 2005-02-23 2013-01-09 パナソニック株式会社 プラズマドーピング方法及び装置
JP4579054B2 (ja) * 2005-05-31 2010-11-10 大日本印刷株式会社 薄膜トランジスタ搭載パネル及びその製造方法
KR101172853B1 (ko) 2005-07-22 2012-08-10 삼성전자주식회사 반도체 소자의 형성 방법
KR101171192B1 (ko) * 2005-10-21 2012-08-06 삼성전자주식회사 박막트랜지스터 기판와 그 제조방법
US7952099B2 (en) 2006-04-21 2011-05-31 Beijing Boe Optoelectronics Technology Co., Ltd. Thin film transistor liquid crystal display array substrate
US8124529B2 (en) 2006-06-01 2012-02-28 Texas Instruments Incorporated Semiconductor device fabricated using a metal microstructure control process
KR20080017965A (ko) * 2006-08-23 2008-02-27 삼성전자주식회사 가요성 표시 장치용 표시판의 제조 방법
US7588990B2 (en) * 2006-08-31 2009-09-15 Applied Materials, Inc. Dynamic surface annealing of implanted dopants with low temperature HDPCVD process for depositing a high extinction coefficient optical absorber layer
US8116807B2 (en) * 2007-01-07 2012-02-14 Apple Inc. Airplane mode indicator on a portable multifunction device
JP5237833B2 (ja) * 2007-01-22 2013-07-17 パナソニック株式会社 半導体装置の製造方法及び半導体製造装置
US7989329B2 (en) * 2007-12-21 2011-08-02 Applied Materials, Inc. Removal of surface dopants from a substrate
US7820527B2 (en) * 2008-02-20 2010-10-26 Varian Semiconductor Equipment Associates, Inc. Cleave initiation using varying ion implant dose
CN101957526B (zh) * 2009-07-13 2013-04-17 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
US8071451B2 (en) * 2009-07-29 2011-12-06 Axcelis Technologies, Inc. Method of doping semiconductors
CN102023431B (zh) * 2009-09-18 2013-06-12 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
JP5826524B2 (ja) * 2010-07-16 2015-12-02 住友重機械工業株式会社 プラズマドーピング装置及びプラズマドーピング方法
US20120302048A1 (en) * 2011-05-27 2012-11-29 Applied Materials, Inc. Pre or post-implant plasma treatment for plasma immersed ion implantation process
JP6587818B2 (ja) * 2015-03-26 2019-10-09 株式会社Screenホールディングス 熱処理方法
KR101969679B1 (ko) 2018-07-27 2019-04-16 한양대학교 산학협력단 Soi 웨이퍼와 열처리 공정을 이용한 박막 형성 및 전사 방법
KR20210102557A (ko) 2020-02-11 2021-08-20 삼성디스플레이 주식회사 디스플레이 장치
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57202729A (en) * 1981-06-05 1982-12-11 Mitsubishi Electric Corp Manufacture of semiconductor device
JP2611236B2 (ja) * 1987-07-03 1997-05-21 ソニー株式会社 半導体製造装置
US5180690A (en) * 1988-12-14 1993-01-19 Energy Conversion Devices, Inc. Method of forming a layer of doped crystalline semiconductor alloy material
JP3180122B2 (ja) * 1989-07-27 2001-06-25 潤一 西澤 不純物ドーピングの方法
JPH0448723A (ja) * 1990-06-15 1992-02-18 Fuji Xerox Co Ltd 半導体装置の製造方法
JPH0487340A (ja) * 1990-07-31 1992-03-19 Tdk Corp 薄膜トランジスタの製造方法
JP3431647B2 (ja) * 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
JPH06204154A (ja) * 1993-01-07 1994-07-22 Toshiba Corp 半導体装置の製造方法
JPH07183237A (ja) * 1993-11-10 1995-07-21 Hitachi Ltd 半導体への不純物導入方法及び装置
JPH07135170A (ja) * 1994-04-20 1995-05-23 Hitachi Ltd 半導体装置の製造方法
JPH0845867A (ja) * 1994-05-27 1996-02-16 Sanyo Electric Co Ltd 半導体装置の製造方法および表示装置
EP0714140B1 (en) * 1994-06-15 2003-09-03 Seiko Epson Corporation Method of manufacturing a semiconductor thin film transistor
US6444507B1 (en) * 1996-10-22 2002-09-03 Seiko Epson Corporation Fabrication process for thin film transistors in a display or electronic device
US6010923A (en) * 1997-03-31 2000-01-04 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device utilizing annealed semiconductor layer as channel region
JP4174862B2 (ja) * 1998-08-04 2008-11-05 ソニー株式会社 薄膜トランジスタの製造方法および半導体装置の製造方法
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP2000068518A (ja) * 1998-08-26 2000-03-03 Sony Corp 薄膜トランジスタの製造方法
US6426245B1 (en) * 1999-07-09 2002-07-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3773717B2 (ja) * 1999-09-16 2006-05-10 尚弘 佐藤 歯科用ペースト状陶材
US6524877B1 (en) * 1999-10-26 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method of fabricating the same
JP4849292B2 (ja) * 1999-11-22 2012-01-11 ソニー株式会社 機能性デバイスおよびその製造方法
EP1293536A4 (en) * 2000-06-21 2005-03-23 Mitsui Chemicals Inc SEALING MATERIAL FOR PLASTIC FLUID CRYSTAL DISPLAY DEVICES
US6762124B2 (en) * 2001-02-14 2004-07-13 Avery Dennison Corporation Method for patterning a multilayered conductor/substrate structure
US20030108749A1 (en) * 2001-12-06 2003-06-12 Sunder Ram Plastic substrates with polysiloxane coating for TFT fabrication

Also Published As

Publication number Publication date
KR100863446B1 (ko) 2008-10-16
KR20030061423A (ko) 2003-07-18
JP2002176003A (ja) 2002-06-21
WO2002047138A1 (fr) 2002-06-13
US20040110343A1 (en) 2004-06-10
US6984552B2 (en) 2006-01-10
US20060027810A1 (en) 2006-02-09
CN1251307C (zh) 2006-04-12
CN1479941A (zh) 2004-03-03

Similar Documents

Publication Publication Date Title
JP4802364B2 (ja) 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法
US6818485B2 (en) Thin film transistor, thin film transistor array substrate, liquid crystal display device, and electroluminescent display device
US7265393B2 (en) Thin-film transistor with vertical channel region
US5977559A (en) Thin-film transistor having a catalyst element in its active regions
JP3344072B2 (ja) 薄膜トランジスタの製造方法
US5834071A (en) Method for forming a thin film transistor
TWI492315B (zh) 低溫多晶矽薄膜晶體管製造方法
KR20020089355A (ko) 반도체층의 도핑 방법, 박막 반도체 소자의 제조 방법, 및박막 반도체 소자
WO2015123903A1 (zh) 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
US6300659B1 (en) Thin-film transistor and fabrication method for same
JP2004253596A (ja) 薄膜トランジスタ基板およびその製造方法
JP3840697B2 (ja) 半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法
US8034671B2 (en) Polysilicon film, thin film transistor using the same, and method for forming the same
KR100525436B1 (ko) 다결정화 방법과 이를 이용한 액정표시장치 제조방법
CN105742370A (zh) 低温多晶硅薄膜晶体管及其制备方法
JP3765936B2 (ja) 半導体装置の作製方法
JP2001156295A (ja) 半導体装置の作製方法
US7060544B2 (en) Fabricating method of thin film transistor
JP4387477B2 (ja) 半導体素子の製造方法
JP3181901B2 (ja) 薄膜トランジスタ
JP3286404B2 (ja) 薄膜トランジスタの製造方法
CN117476651A (zh) 阵列基板、显示面板及阵列基板的制备方法
JP3181817B2 (ja) 薄膜トランジスタ
JP3765975B2 (ja) 半導体装置
KR100683664B1 (ko) 박막 트랜지스터, 박막 트랜지스터를 제조하는 방법 및이를 구비한 평판 디스플레이 소자

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050510

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050527

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100831

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110301

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110331

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110712

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110725

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140819

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees