KR20210102557A - 디스플레이 장치 - Google Patents

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KR20210102557A
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film transistor
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layer
drain region
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이재섭
강미재
강윤호
김근우
김한빛
엔귀엔탄티엔
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삼성디스플레이 주식회사
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Abstract

본 발명은 저주파수로 이미지를 디스플레이할 시 깜박임 현상 발생이 방지되거나 최소화된 디스플레이 장치를 위하여, (i) 제1소스영역 및 제1드레인영역을 포함하는 제1반도체층과 제1게이트전극을 갖는, 제1박막트랜지스터와, (ii) 제3소스영역 및 제3드레인영역을 포함하는 제3반도체층과 제3게이트전극을 가지며, 상기 제3소스영역과 상기 제3드레인영역 중 어느 하나는 상기 제1게이트전극에 전기적으로 연결되고 다른 하나는 상기 제1소스영역과 상기 제1드레인영역 중 어느 하나에 전기적으로 연결되며, 오프 상태에서의 누설전류량이 제1박막트랜지스터의 오프 상태에서의 누설전류량보다 적은, 제3박막트랜지스터와, (iii) 상기 제1박막트랜지스터의 상기 제1소스영역과 상기 제1드레인영역 중 상기 제3박막트랜지스터에 전기적으로 연결된 것에 전기적으로 연결된 화소전극을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 저주파수로 이미지를 디스플레이할 시 깜박임 현상 발생이 방지되거나 최소화된 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 다양한 이미지를 디스플레이하는 용도로 사용된다. 아울러 디스플레이 장치는 광고 이미지를 디스플레이하는 용도로 사용되기도 한다. 디스플레이 장치가 디스플레이하는 광고 이미지의 경우, 동영상이 아닌 스틸이미지일 수 있다.
그러나 이러한 종래의 디스플레이 장치에는 저주파수로 이미지를 디스플레이할 시 깜박임이 발생한다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 저주파수로 이미지를 디스플레이할 시 깜박임 현상 발생이 방지되거나 최소화된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, (i) 제1채널영역, 제1소스영역 및 제1드레인영역을 포함하는 제1반도체층과 제1게이트전극을 갖는, 제1박막트랜지스터와, (ii) 제3채널영역, 제3소스영역 및 제3드레인영역을 포함하는 제3반도체층과 제3게이트전극을 가지며, 상기 제3소스영역과 상기 제3드레인영역 중 어느 하나는 상기 제1게이트전극에 전기적으로 연결되고 다른 하나는 상기 제1소스영역과 상기 제1드레인영역 중 어느 하나에 전기적으로 연결되며, 오프 상태에서의 누설전류량이 제1박막트랜지스터의 오프 상태에서의 누설전류량보다 적은, 제3박막트랜지스터와, (iii) 상기 제1박막트랜지스터의 상기 제1소스영역과 상기 제1드레인영역 중 상기 제3박막트랜지스터에 전기적으로 연결된 것에 전기적으로 연결된 화소전극을 구비하는, 디스플레이 장치가 제공된다.
상기 제3반도체층의 적어도 일부에서의 결정립계(grain boundary) 트랩밀도가 상기 제1반도체층에서의 결정립계 트랩밀도보다 작을 수 있다.
상기 제3반도체층의 적어도 일부에서의 결정립계 트랩밀도는 상기 제1반도체층에서의 결정립계 트랩밀도의 0.2배 내지 0.5배일 수 있다.
상기 제3채널영역의 상기 제3드레인영역에 인접한 부분에서의 결정립계 트랩밀도가 상기 제1반도체층에서의 결정립계 트랩밀도보다 작을 수 있다.
상기 제3드레인영역에서의 결정립계 트랩밀도가 상기 제1반도체층에서의 결정립계 트랩밀도보다 작을 수 있다.
한편, 상기 제3반도체층의 적어도 일부에서의 수소 농도가 상기 제1반도체층에서의 수소 농도보다 높을 수 있다.
상기 제3반도체층의 적어도 일부에서의 수소 농도는 상기 제1반도체층에서의 수소 농도의 1.5배 내지 5배일 수 있다.
상기 제3채널영역의 상기 제3드레인영역에 인접한 부분에서의 수소 농도가 상기 제1반도체층에서의 수소 농도보다 낮을 수 있다.
상기 제3드레인영역에서의 수소 농도가 상기 제1반도체층에서의 수소 농도보다 낮을 수 있다.
상기 제3반도체층의 적어도 일부는 수소 플라즈마 처리될 수 있다.
상기 제3채널영역의 상기 제3드레인영역에 인접한 부분이 수소 플라즈마 처리될 수 있다.
상기 제3드레인영역이 수소 플라즈마 처리될 수 있다.
상기 제3반도체층의 적어도 일부는 복수회에 걸친 엑시머레이저 어닐링으로 결정화될 수 있다.
상기 제3채널영역의 상기 제3드레인영역에 인접한 부분이 복수회에 걸친 엑시머레이저 어닐링으로 결정화될 수 있다.
상기 제3드레인영역이 복수회에 걸친 엑시머레이저 어닐링으로 결정화될 수 있다.
한편, 상기 제1반도체층은 제1층 상에 위치하고, 상기 제3반도체층은 제3층 상에 위치할 수 있다.
상기 제3층은 상기 제1층 상부에 위치할 수 있다.
상기 제3게이트전극은 상기 제3반도체층 상부에 위치할 수 있다.
상기 제3게이트전극에 대응하도록 상기 제3층 하부에 위치하는 하부금속층을 더 구비할 수 있다.
상기 하부금속층은 상기 제3게이트전극에 전기적으로 연결될 수 있다.
상기 하부금속층의 전위는 상기 제3게이트전극의 전위와 같을 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 저주파수로 이미지를 디스플레이할 시 깜박임 현상 발생이 방지되거나 최소화된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 사시도이다.
도 2는 도 1의 디스플레이 장치가 포함하는 일 (부)화소의 등가 회로도이다.
도 3은 도 2의 (부)화소에 있어서의 복수개의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 4는 도 3의 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 5는 비교예에 따른 디스플레이 장치의 시간에 따른 휘도 변화를 개략적으로 도시하는 그래프이다.
도 6은 본 실시예에 따른 디스플레이 장치의 시간에 따른 휘도 변화를 개략적으로 도시하는 그래프이다.
도 7은 누설전류와 구동범위의 관계를 개략적으로 도시하는 그래프이다.
도 8은 도 3의 복수개의 박막트랜지스터들 및 커패시터 등의 구성요소들을 형성하는 일 층을 개략적으로 도시하는 배치도이다.
도 9와 도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성요소들에 있어서의 수소농도를 개략적으로 도시하는 그래프들이다.
도 11은 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)의 일부분을 개략적으로 도시하는 사시도이다. 도 1에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치(1)는 디스플레이영역(DA)과 주변영역(PA)을 가질 수 있다. 이러한 디스플레이 장치(1)는 기판(101, 도 4 참조)을 구비할 수 있는데, 기판(101)의 형상은 도 1에 도시된 것과 같은 (xy평면 상에서의) 직사각형 형상에 국한되지 않고, 원형 등의 다양한 형상을 가질 수 있다. 또한 기판(101)은 벤딩영역을 가져 해당 벤딩영역에서 벤딩될 수도 있다.
이러한 기판(101)은 글라스나 메탈을 포함할 수 있다. 또한, 기판(101)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
물론 기판(101)은 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다. 이 경우 배리어층은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다.
디스플레이영역(DA)에는 복수개의 표시소자들이 위치할 수 있다. 일 예로 표시소자는 유기발광소자(OLED)일 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 도 1의 디스플레이 장치(1)의 디스플레이영역(DA)에 위치하는 일 (부)화소는 그러한 유기발광소자를 포함하며, 또한 유기발광소자의 발광 정도 등을 제어하는 박막트랜지스터 및 커패시터 등을 포함한다.
주변영역(PA)에는 구동부, 전원공급배선 등이 배치될 수 있다. 또한, 주변영역(PA)은 구동 집적 회로와 같은 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역을 포함할 수 있다.
도 2는 도 1의 디스플레이 장치(1)의 디스플레이영역(DA)에 위치하는 일 (부)화소의 등가 회로도이다. 하나의 (부)화소에 위치하는 화소회로부는, 복수개의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL, SL-1, SL+1, EL, DL), 제1초기화전압선(VL1), 제2초기화전압선(VL2) 및 구동전압선(PL)에 연결될 수 있다.
신호선들(SL, SL-1, SL+1, EL, DL)은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 제2초기화 박막트랜지스터(T7)에 스캔신호(Sn)를 전달하는 이후 스캔선(SL+1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다. 구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1초기화전압선(VL1)은 제1초기화 박막트랜지스터(T4)에 초기화전압(Vint)을 전달하고, 제2초기화전압선(VL2)은 제2초기화 박막트랜지스터(T7)에 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역(D2)은 구동 박막트랜지스터(T1)의 구동 소스영역(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스영역(S3)은 구동 박막트랜지스터(T1)의 구동 드레인영역(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인영역(D3)은 스토리지 커패시터(Cst)의 하부전극(CE1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인영역(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스영역(S4)은 제1초기화전압선(VL1)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역(D4)은 스토리지 커패시터(Cst)의 하부전극(CE1), 보상 박막트랜지스터(T3)의 보상 드레인영역(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역(S5)은 하부 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역(D5)은 구동 박막트랜지스터(T1)의 구동 소스영역(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역(S6)은 구동 박막트랜지스터(T1)의 구동 드레인영역(D1) 및 보상 박막트랜지스터(T3)의 보상 소스영역(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이후 스캔선(SL+1)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6) 및 메인 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역(D7)은 제2초기화전압선(VL2)에 연결되어 있다.
한편, 스캔선(SL)과 이후 스캔선(SL+1)은 서로 전기적으로 연결됨으로써, 스캔선(SL)과 이후 스캔선(SL+1)에는 동일한 스캔신호(Sn)가 인가될 수 있다. 따라서, 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시키는 동작을 수행할 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)에 연결되어 있으며, 유기발광소자(OLED)의 공통전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2에서는 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 3은 도 2의 (부)화소에 있어서의 복수개의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이고, 도 4는 도 3의 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)는 반도체층(1130)을 따라 배치된다. 반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층들을 이룰 수 있다. 즉 반도체층(1130)의 일부 영역들은, 박막트랜지스터의 채널영역, 소스영역 또는 드레인영역을 이룰 수 있다.
반도체층(1130)은 기판(101) 상에 형성될 수 있다. 물론 기판(101) 상에는 버퍼층(111)이 형성되고, 반도체층(1130)은 버퍼층(111) 상에 형성될 수 있다.
버퍼층(111)은 기판(101)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(101) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조를 가질 수 있다. 일 예로, 버퍼층(111)은 제1버퍼층(111a)과 제2버퍼층(111b)이 적층된 구조를 가질 수 있으며, 이때 제1버퍼층(111a)과 제2버퍼층(111b)은 서로 다른 물질을 포함할 수 있다. 예컨대, 제1버퍼층(111a)은 실리콘나이트라이드를 포함하고, 제2버퍼층(111b)은 실리콘옥사이드를 포함할 수 있다.
이처럼, 제1버퍼층(111a)이 실리콘 질화물을 포함할 경우, 실리콘 질화물 형성 시 수소를 포함하도록 할 수 있다. 이를 통하여 버퍼층(111) 상에 형성되는 반도체층(1130)의 캐리어 모빌리티가 향상되어 박막 트랜지스터(TFT)의 전기적 특성이 향상될 수 있다. 또한, 반도체층(1130)은 실리콘 물질을 포함할 수 있는데, 이 경우 실리콘을 포함하는 반도체층(1130)과 실리콘 산화물을 함유하는 제2버퍼층(122)간의 계면 접합 특성이 향상되어, 박막 트랜지스터(TFT)의 전기적 특성이 향상될 수 있다.
반도체층(1130)은 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다. 다른 예로, 반도체층(1130)은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체를 포함할 수도 있다. 또는, 복수개의 박막트랜지스터들 중 일부 반도체층은 저온 폴리실리콘(LTPS)을 포함하고, 다른 일부 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체를 포함할 수도 있다.
반도체층(1130) 상에는 제1게이트절연층(112)이 위치하며, 제1게이트절연층(112) 상에는 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)이 위치할 수 있다.
제1게이트절연층(112)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다.
한편, 스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역은 각각 스위칭 및 보상 게이트전극(G2, G3)이고, 이전 스캔선(SL-1) 중 제1초기화 박막트랜지스터(T4)의 채널영역과 중첩하는 영역이 제1초기화 게이트전극(G4)이며, 이후 스캔선(SL+1) 중 제2초기화 박막트랜지스터(T7)의 채널영역과 중첩하는 영역이 제2초기화 게이트전극(G7)이고, 발광 제어라인(EL) 중 동작제어 및 발광제어 박막트랜지스터(T5, T6)의 채널영역들과 중첩하는 영역이 각각 동작제어 게이트전극(G5) 및 발광제어 게이트전극(G6)일 수 있다.
스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1), 및 발광 제어라인(EL) 상에는 제2게이트절연층(113)이 구비될 수 있다. 제2게이트절연층(113)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다.
제2게이트절연층(113) 상에는 전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)이 배치될 수 있다. 전극전압라인(HL)은 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예컨대, 구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)으로의 기능을 수행할 수 있다. 전극전압라인(HL) 중 구동 게이트전극(G1)과 중첩하는 영역은 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다. 따라서, 제2게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2) 상에는 층간절연층(115)이 위치한다. 층간절연층(115)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다.
층간절연층(115) 상에는 데이터라인(DL), 구동전압선(PL), 제1,2초기화연결선들(1173a, 1173b), 노드연결선(1174) 및 접속메탈(1175)이 배치될 수 있다. 데이터라인(DL), 구동전압선(PL), 노드연결선(1174) 및 접속메탈(1175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층구조 또는 단층구조를 가질 수 있다. 일 예로, 데이터라인(DL), 구동전압선(PL), 노드연결선(1174) 및 접속메탈(1175)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
데이터라인(DL)은 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스영역으로 이해될 수 있다.
구동전압선(PL)은 층간절연층(115)에 형성된 콘택홀(1158)을 통해 커패시터(Cst)의 상부전극(CE2)과 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 또한, 구동전압선(PL)은 콘택홀(1155)을 통해 동작제어 드레인영역(D5)에 접속될 수 있다.
제1초기화전압선(VL1)은 제1초기화연결선(1173a)을 통해 제1초기화 박막트랜지스터(T4)에 연결되고, 제2초기화전압선(VL2)은 제2초기화연결선(1173b)을 통해 제2초기화 박막트랜지스터(T7)에 연결될 수 있다. 한편, 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 동일한 정전압(예컨대, -2V 등)을 가질 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인영역(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
접속메탈(1175)은 층간절연층(115), 제2게이트절연층(113) 및 제1게이트절연층(112)을 관통하는 콘택홀(1153)을 통해서 발광제어 박막트랜지스터(T6)의 반도체층(A6)과 접속된다. 접속메탈(1175)을 통해서 발광제어 박막트랜지스터(T6)는 유기발광다이오드(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.
데이터라인(DL), 구동전압선(PL), 제1,2초기화연결선들(1173a 1173b), 노드연결선(1174) 및 접속메탈(1175) 상에는 평탄화층(117)이 위치하며, 평탄화층(117) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
한편, 도 2 및 도 3에서는 하나의 화소회로(PC)에 대한 구조를 설명하고 있지만, 동일한 화소회로(PC)를 가지는 복수개의 부화소(SPX)들이 제1방향(x축 방향) 및 제2방향(y축 방향)을 따라 배열되며, 이때 제1초기화전압선(VL1), 이전 스캔선(SL-1), 제2초기화전압선(VL2) 및 이후 스캔선(SL+1)은 제2방향(y축 방향)을 따라 인접하게 배치된 두 개의 화소회로(PC)들에서 공유될 수 있다.
즉, 제1초기화전압선(VL1)과 이전 스캔선(SL-1)은, 도면을 기준으로 제2방향(y축 방향)을 따라 도 3에 도시된 화소회로(PC)의 상부에 배치된 다른 화소회로(PC)의 제2초기화 박막 트랜지스터에 전기적으로 연결될 수 있다. 따라서, 이전 스캔선(SL-1)에 인가되는 이전 스캔신호는 상기 다른 화소회로(PC)의 제2초기화 박막 트랜지스터에 이후 스캔신호로서 전달될 수 있다. 이와 마찬가지로, 제2초기화전압선(VL2)과 이후 스캔선(SL+1)은, 도면을 기준으로 제2방향(y축 방향)을 따라 도 3에 도시된 화소회로(PC)의 하부에 인접하여 배치된 또 다른 화소회로(PC)의 제1초기화 박막 트랜지스터에 전기적으로 연결되어 이전 스캔신호와 초기화전압을 전달할 수 있다.
다시 도 4를 참조하면, 평탄화층(117)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(117)은 유기 물질을 포함할 수 있으며, 단층구조 또는 다층구조를 가질 수 있다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PXMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다. 평탄화층(117)은 무기 물질을 포함할 수 있다. 이러한, 평탄화층(117)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다. 평탄화층(117)이 무기 물질을 포함하는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
유기발광소자(OLED)는 화소전극(210), 공통전극(230) 및 이들 사이에 위치하고 발광층을 포함하는 중간층(220)을 구비할 수 있다.
화소전극(210)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 콘택홀(1153)을 통해 발광제어 드레인영역에 접속할 수 있다. 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
평탄화층(117) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 화소전극(210)의 중앙부가 노출되도록 하는 개구부를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 공통전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)은 폴리이미드, 폴리아미드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수개의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않으며, 중간층(220)에 포함된 층들 중 홀 수송층, 홀 주입층, 전자 수송층 또는 전자 주입층 등과 같은 층은 복수개의 화소전극(210)에 걸쳐서 일체로 형성될 수 있다.
공통전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 공통전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 금속 박막 외에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수 있다. 이러한 공통전극(230)은 복수개의 화소전극(210)에 대응하도록 일체(一體)로 형성될 수 있다.
공통전극(230) 상에는 제1무기봉지층(310), 제2무기봉지층(320) 및 이들 사이에 개재된 유기봉지층(330)을 포함하는 봉지층(300)이 위치할 수 있다.
제1무기봉지층(310)과 제2무기봉지층(320)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2)를 포함할 수 있다. 유기봉지층(330)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
이러한 본 실시예에 따른 디스플레이 장치에 있어서, 전술한 것과 같이 제3박막트랜지스터라고 할 수 있는 보상 박막트랜지스터(T3)의 보상 소스영역(S3, 제3소스영역)과 보상 드레인영역(D3, 제3드레인영역) 중 어느 하나는 제1박막트랜지스터라고 할 수 있는 구동 박막트랜지스터(T1)의 구동 게이트전극(G1, 제1게이트전극)에 전기적으로 연결되고, 다른 하나는 구동 소스영역(S1, 제1소스영역)과 구동 드레인영역(D1, 제1드레인영역) 중 어느 하나에 전기적으로 연결된다. 화소전극(210)은 구동 박막트랜지스터(T1)의 제1소스영역(S1)과 제1드레인영역(D1) 중 보상 박막트랜지스터(T3)에 전기적으로 연결된 것에 전기적으로 연결된다. 그리고 보상 박막트랜지스터(T3)의 오프 상태에서의 누설전류량은 구동 박막트랜지스터(T1)의 오프 상태에서의 누설전류량보다 적다. 예컨대 보상 박막트랜지스터(T3)의 누설전류량은 대략 1.1 X 10-15A이고, 구동 박막트랜지스터(T1)의 누설전류량은 대략 1.4 X 10-15A일 수 있다.
도 5는 비교예에 따른 디스플레이 장치의 시간에 따른 휘도 변화를 개략적으로 도시하는 그래프이다. 통상적으로 동영상을 디스플레이하는 디스플레이 장치의 경우, 초당 60Hz로 이미지를 디스플레이한다. 하지만 광고 등을 위해 동영상이 아닌 스틸이미지를 디스플레이하는 경우, 초당 60Hz로 스틸이미지를 디스플레이할 필요가 없고 그보다 낮은 주파수로 디스플레이할 수 있다. 하지만 비교예에 따른 디스플레이 장치의 경우, 낮은 주파수로 스틸이미지를 디스플레이할 시 화면에 깜박임이 발생한다는 문제점이 있다.
도 5의 경우 초당 30Hz로 스틸이미지를 디스플레이할 시의 휘도 변화를 나타낸다. 각 프레임 내에서 프레임 시작 시의 휘도를 100으로 나타낸 것으로, 프레임 종료시까지 휘도가 낮아지다가 다음 프레임 시작 시 다시 휘도가 높아져, 화면에 깜박임이 나타난다는 것을 알 수 있다. 이는 보상 박막트랜지스터(T3)에서 누설전류가 발생하고, 이에 따라 보상 박막트랜지스터(T3)의 소스영역(S3) 또는 드레인영역(D3)에 연결된 구동 박막트랜지스터(T1)의 게이트전극(G1)의 전압이 달라져서, 결국 구동 박막트랜지스터(T1)를 통해 유기발광소자에 인가되는 전류량이 줄어들어 휘도가 낮아지기 때문이다.
도 6은 본 실시예에 따른 디스플레이 장치의 시간에 따른 휘도 변화를 개략적으로 도시하는 그래프이다. 도 5와 비교할 시 도 6의 경우 휘도변화량이 상대적으로 매우 작은 것을 알 수 있다. 따라서 스틸이미지를 저주파수로 디스플레이하더라도, 본 실시예에 따른 디스플레이 장치에서는 깜박임 현상이 나타나지 않거나 최소화될 수 있다. 이는 보상 박막트랜지스터(T3)의 오프 상태에서의 누설전류량이 구동 박막트랜지스터(T1)의 오프 상태에서의 누설전류량보다 적기 때문이다.
도 7은 누설전류와 구동범위의 관계를 개략적으로 도시하는 그래프이다. 가로축은 박막트랜지스터의 누설전류이고 단위는 fA이며, 세로축은 박막트랜지스터의 구동범위이고 단위는 V이다. 구동범위라 함은, 박막트랜지스터의 소스전극과 드레인전극 중 어느 하나와 게이트전극 사이의 전압(이하 게이트전압이라 함)을 조절함으로써 소스전극과 드레인전극 사이에 흐르는 전류량을 조절하는바, 소스전극과 드레인전극 사이에 흐르는 전류량이 조절되는 게이트전압의 폭(range)을 의미한다.
도 7에서 확인할 수 있는 것과 같이, 누설전류와 구동범위는 비례하는 경향이 있다. 즉, 누설전류량이 작아지면 구동범위도 좁아진다. 구동 박막트랜지스터(T1)는 유기발광소자에 흐르는 전류량을 제어하여 유기발광소자에서 방출되는 광의 휘도를 조절하는바, 따라서 그 구동범위가 넓어야 한다. 반면 보상 박막트랜지스터(T3)는 구동 박막트랜지스터(T1)의 문턱전압 보상을 위한 것으로 온-오프만 가능하면 되기에, 구동범위가 넓을 필요가 없다.
따라서 본 실시예에 따른 디스플레이 장치의 경우 보상 박막트랜지스터(T3)의 오프 상태에서의 누설전류량을 (구동 박막트랜지스터(T1)의 오프 상태에서의 누설전류량보다) 줄임으로써 구동 박막트랜지스터(T1)의 게이트전극(G1)의 전압에 미치는 영향을 최소화고, 이에 따라 화면의 깜박임을 최소화할 수 있다. 아울러 구동 박막트랜지스터(T1)의 경우에는 구동범위를 넓게 하여, 디스플레이되는 이미지에서 넓은 범위에서의 정밀한 휘도 변화를 나타낼 수 있다.
보상 박막트랜지스터(T3)의 오프 상태에서의 누설전류량이 구동 박막트랜지스터(T1)의 오프 상태에서의 누설전류량보다 적도록 하기 위해, 보상 박막트랜지스터(T3)의 보상 소스영역(S3), 보상 드레인영역(D3), 그리고 이들 사이의 보상 채널영역을 포함하는 보상 반도체층(제3반도체층)의 적어도 일부에서의 결정립계(grain boundary) 트랩밀도가, 구동 박막트랜지스터(T1)의 구동 소스영역(S1), 구동 드레인영역(D1), 그리고 이들 사이의 구동 채널영역을 포함하는 구동 반도체층(제1반도체층)에서의 결정립계 트랩밀도보다 작도록 할 수 있다. 결정립계 트랩밀도(Ntrap)는 전기적 디펙트의 밀도라고 할 수도 있고, 반도체층의 결합되지 않은 본드(bond) 밀도라고도 할 수 있으며, 단글링 본드(dangling bond)의 밀도라고 할 수 있다. 이러한 결정립계 트랩밀도가 작아질수록 누설전류량이 줄어들게 된다. 보상 박막트랜지스터(T3)의 보상 반도체층의 적어도 일부에서의 결정립계 트랩밀도는, 구동 박막트랜지스터(T1)의 구동 반도체층에서의 결정립계 트랩밀도의 0.2배 내지 0.5배가 되도록 할 수 있다.
한편, 누설전류는 반도체층의 채널영역 중 드레인영역에 인접한 부분에서 발생되는 전하에 의해 생성될 수 있다. 따라서 보상 채널영역(제3채널영역)의 보상 드레인영역(제3드레인영역)에 인접한 부분에서의 결정립계 트랩밀도가, 구동 반도체층(제1반도체층)에서의 결정립계 트랩밀도보다 작아지도록 할 수 있다. 이를 통해 보상 박막트랜지스터에서 발생하는 누설전류의 양을 줄일 수 있기 때문이다. 또는, 보상 드레인영역(제3드레인영역)에서의 결정립계 트랩밀도가, 구동 반도체층(제1반도체층)에서의 결정립계 트랩밀도보다 작아지도록 할 수도 있다. 이를 통해 보상 박막트랜지스터에서 발생하는 누설전류의 양을 줄일 수 있기 때문이다.
본 발명의 일 실시예에 따른 디스플레이 장치에 있어서, 보상 반도체층의 적어도 일부에서의 수소 농도가, 구동 반도체층에서의 수소 농도보다 높도록 할 수도 있다. 구체적으로, 보상 반도체층의 적어도 일부에서의 수소 농도가 구동 반도체층에서의 수소 농도의 1.5배 내지 5배일 수 있다.
전술한 것과 같이 결정립계 트랩밀도(Ntrap)는 반도체층의 결합되지 않은 본드(bond) 밀도라고도 할 수 있다. 반도체층에서 수소농도가 높다는 것은, 결합되지 않은 본드의 밀도가 낮다는 것을 의미한다. 결합되지 않았던 본드가 수소와 결합되어 결합되지 않은 본드의 밀도가 낮아지는 것이기 때문이다. 결국, 반도체층에서 수소농도가 높다는 것은 결정립계 트랩밀도가 작다는 것을 의미하고, 이에 따라 도 5에서와 같은 휘도 저하가 나타나지 않게 된다는 것을 의미한다.
한편, 누설전류는 반도체층의 채널영역 중 드레인영역에 인접한 부분에서 발생되는 전하에 의해 생성될 수 있다. 따라서 보상 채널영역(제3채널영역)의 보상 드레인영역(제3드레인영역)에 인접한 부분에서의 수소농도가, 구동 반도체층(제1반도체층)에서의 수소농도보다 높아지도록 할 수 있다. 이를 통해 보상 박막트랜지스터에서 발생하는 누설전류의 양을 줄일 수 있기 때문이다. 또는, 보상 드레인영역(제3드레인영역)에서의 수소농도가, 구동 반도체층(제1반도체층)에서의 수소농도보다 작아지도록 할 수도 있다. 이를 통해 보상 박막트랜지스터에서 발생하는 누설전류의 양을 줄일 수 있기 때문이다.
이와 같이 보상 반도체층의 적어도 일부에서의 수소 농도가 구동 반도체층에서의 수소 농도의 1.5배 내지 5배가 되도록 하기 위해, 보상 반도체층의 적어도 일부에 수소 플라즈마 처리를 실시할 수 있다. 수소 플라즈마 처리에 의해 보상 반도체층의 단글링본드에 수소가 결합되도록 하여, 보상 반도체층의 소정 영역에서의 수소 농도를 높이고 결정립계 트랩밀도를 낮추어, 누설전류의 크기를 줄일 수 있기 때문이다.
이러한 수소 플라즈마 처리는 도 8에 TA1으로 표시된 것과 같이 보상 반도체층의 전 영역에 걸쳐 이루어질 수도 있고, TA2로 표시된 것과 같이 보상 채널영역의 일부분으로서 보상 드레인영역에 인접한 부분에서 이루어질 수도 있다. 물론 이와 달리 보상 반도체층의 보상 드레인영역에 대해 수소 플라즈마 처리가 진행될 수도 있다. 물론 구동 반도체층에 대해서는 수소 플라즈마 처리가 진행되지 않도록 할 수 있고, 진행되더라도 최소한으로 진행되도록 하는 것이 바람직하다. 이는 전술한 것과 같이 구동 박막트랜지스터(T1)의 구동범위를 넓히기 위함이다.
한편, 보상 박막트랜지스터(T3)가 구비하는 보상 반도체층의 적어도 일부는 복수회에 걸쳐 엑시머레이저 어닐링에 의해 결정화될 수 있다. 엑시머레이저 어닐링을 복수회 진행할 시, 박막트랜지스터의 누설전류가 줄어들기 때문이다. 특히 보상 채널영역의 일부분으로서 보상 드레인영역에 인접한 부분이 복수회에 걸친 엑시머레이저 어닐링으로 결정화되도록 할 수 있다. 물론 이와 달리 보상 반도체층의 보상 드레인영역에 대해 복수회에 걸친 엑시머레이저 어닐링이 진행될 수도 있다.
나아가, 보상 박막트랜지스터(T3)가 구비하는 보상 반도체층의 적어도 일부가 복수회에 걸쳐 엑시머레이저 어닐링에 의해 결정화되도록 하고, 아울러 수소 플라즈마 처리도 되도록 할 수도 있다. 특히 보상 채널영역의 일부분으로서 보상 드레인영역에 인접한 부분이 복수회에 걸친 엑시머레이저 어닐링으로 결정화된 후 수소 플라즈마 처리도 되도록 할 수 있다. 물론 이와 달리 보상 반도체층의 보상 드레인영역에 대해 복수회에 걸친 엑시머레이저 어닐링과 수소 플라즈마 처리가 진행될 수도 있다.
도 9와 도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성요소들에 있어서의 수소농도를 개략적으로 도시하는 그래프들이다. 도 9에서 확인할 수 있는 것과 같이, 수소 플라즈마 처리를 하지 않은 경우에 비해 중간 강도의 수소 플라즈마 처리를 실시한 경우 수소농도가 대략 3배가 되고, 강한 수소 플라즈마 처리를 실시한 경우에는 수소농도가 대략 5배가 된다. 도 10의 경우 수소 플라즈마 처리를 한 후 섭씨 400도에서 30분간 열처리를 진행한 것으로, 2회 엑시머레이저 어닐링을 실시한 후 중간 강도의 수소 플라즈마 처리를 실시하였을 시, 수소 플라즈마 처리를 하지 않은 경우에 비해 수소 농도가 대략 1.63배로 증가한 것을 확인할 수 있다.
도 11은 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다. 본 실시예에 따른 디스플레이 장치의 경우, 도 11에 도시된 것과 같이, 보상 반도체층(제3반도체층)이 위치하는 층이 발광제어 박막트랜지스터(T6)의 발광제어 반도체층이 위치하는 층과 상이하다. 발광제어 박막트랜지스터(T6)의 발광제어 반도체층이 위치하는 층은 구동 박막트랜지스터(T1)의 구동 반도체층이 위치하는 층과 동일하다. 따라서 결과적으로, 보상 반도체층(제3반도체층)이 위치하는 층이 구동 박막트랜지스터(T1)의 구동 반도체층이 위치하는 층과 상이하다.
전술한 것과 같이 보상 박막트랜지스터(T3)의 오프상태에서의 누설전류량이 구동 박막트랜지스터(T1)의 오프상태에서의 누설전류량보다 작아지도록 할 필요가 있다. 이를 위해 보상 박막트랜지스터(T3)의 반도체층에 수소 플라즈마 처리 등의 처리를 하는바, 이 과정에서 구동 박막트랜지스터(T1)의 반도체층에는 그 영향이 미치지 않도록 하는 것이 바람직하다. 보상 반도체층(제3반도체층)이 위치하는 층이 구동 박막트랜지스터(T1)의 구동 반도체층이 위치하는 층과 상이하도록 함으로써, 보상 반도체층에 대해서만 선택적으로 수소 플라즈마 처리 등을 실시할 수 있다.
도 11에 도시된 것과 같이, 구동 박막트랜지스터(T1)의 구동 반도체층은 발광제어 박막트랜지스터(T6)의 발광제어 반도체층과 마찬가지로 제1층이라 할 수 있는 버퍼층(111) 상에 위치한다. 한편, 본 실시예에 따른 디스플레이 장치에 있어서, 제2게이트절연층(113) 상에 제3게이트절연층(114-1)과 제4게이트절연층(114-2)이 순차로 적층되어 있다. 제3게이트절연층(114-1)과 제4게이트절연층(114-2) 각각은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등과 같은 무기물을 포함할 수 있다.
보상 반도체층은 제3게이트절연층(114-1)과 제4게이트절연층(114-2) 사이에 위치한다. 즉, 보상 반도체층은 제2층이라 할 수 있는 제3게이트절연층(114-1) 상에 위치한다. 물론 제3게이트절연층(114-1)은 버퍼층(111)의 상부에 위치한다. 제4게이트절연층(114-2) 상에는 보상 게이트전극이 위치한다. 층간절연층(115)은 보상 게이트전극을 덮도록 제4게이트절연층(114-2) 상에 위치한다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 보상 박막트랜지스터(T3)의 보상 반도체층을 형성한 후 그 적어도 일부에 수소 플라즈마 처리 등을 실시할 시, 발광제어 박막트랜지스터(T6)나 구동 박막트랜지스터(T1)의 반도체층에 미치는 영향을 최소화할 수 있다. 또한 보상 박막트랜지스터(T3)의 보상 반도체층에 선택적으로 엑시머레이저 어닐링을 복수회하는 것이 용이하다. 물론 보상 박막트랜지스터(T3)의 보상 반도체층에 선택적으로 엑시머레이저 어닐링을 복수회하는 것과 수소 플라즈마 처리를 모두 적용하는 것 또한 가능하다.
나아가, 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도인 도 12에 도시된 것과 같이, 디스플레이 장치는 제3게이트전극에 대응하도록 제3게이트절연층(114-1) 하부에 위치하는 하부금속층(BML)을 더 구비할 수 있다. 이 하부금속층(BML)은 보상 박막트랜지스터(T3)의 보상 게이트전극에 전기적으로 연결되어, 하부금속층(BML)의 전위가 보상 게이트전극의 전위와 같아지도록 할 수 있다. 이처럼 보상 반도체층의 상하에서 게이트전극 전압이 인가되도록 함으로써, 보상 박막트랜지스터(T3)에서의 누설전류량을 더욱 줄일 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
101:기판 111: 버퍼층
112: 제1게이트절연층 113: 제2게이트절연층
114-1: 제3게이트절연층 114-2: 제4게이트절연층
115: 층간절연막 117: 평탄화층
119: 화소정의막 210: 화소전극
220: 중간층 230: 공통전극
300: 봉지층

Claims (21)

  1. 제1채널영역, 제1소스영역 및 제1드레인영역을 포함하는 제1반도체층과 제1게이트전극을 갖는, 제1박막트랜지스터;
    제3채널영역, 제3소스영역 및 제3드레인영역을 포함하는 제3반도체층과 제3게이트전극을 가지며, 상기 제3소스영역과 상기 제3드레인영역 중 어느 하나는 상기 제1게이트전극에 전기적으로 연결되고 다른 하나는 상기 제1소스영역과 상기 제1드레인영역 중 어느 하나에 전기적으로 연결되며, 오프 상태에서의 누설전류량이 제1박막트랜지스터의 오프 상태에서의 누설전류량보다 적은, 제3박막트랜지스터; 및
    상기 제1박막트랜지스터의 상기 제1소스영역과 상기 제1드레인영역 중 상기 제3박막트랜지스터에 전기적으로 연결된 것에 전기적으로 연결된 화소전극;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제3반도체층의 적어도 일부에서의 결정립계(grain boundary) 트랩밀도가 상기 제1반도체층에서의 결정립계 트랩밀도보다 작은, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제3반도체층의 적어도 일부에서의 결정립계 트랩밀도는 상기 제1반도체층에서의 결정립계 트랩밀도의 0.2배 내지 0.5배인, 디스플레이 장치.
  4. 제2항에 있어서,
    상기 제3채널영역의 상기 제3드레인영역에 인접한 부분에서의 결정립계 트랩밀도가 상기 제1반도체층에서의 결정립계 트랩밀도보다 작은, 디스플레이 장치.
  5. 제2항에 있어서,
    상기 제3드레인영역에서의 결정립계 트랩밀도가 상기 제1반도체층에서의 결정립계 트랩밀도보다 작은, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제3반도체층의 적어도 일부에서의 수소 농도가 상기 제1반도체층에서의 수소 농도보다 높은, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제3반도체층의 적어도 일부에서의 수소 농도는 상기 제1반도체층에서의 수소 농도의 1.5배 내지 5배인, 디스플레이 장치.
  8. 제6항에 있어서,
    상기 제3채널영역의 상기 제3드레인영역에 인접한 부분에서의 수소 농도가 상기 제1반도체층에서의 수소 농도보다 낮은, 디스플레이 장치.
  9. 제6항에 있어서,
    상기 제3드레인영역에서의 수소 농도가 상기 제1반도체층에서의 수소 농도보다 낮은, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제3반도체층의 적어도 일부는 수소 플라즈마 처리된, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제3채널영역의 상기 제3드레인영역에 인접한 부분이 수소 플라즈마 처리된, 디스플레이 장치.
  12. 제10항에 있어서,
    상기 제3드레인영역이 수소 플라즈마 처리된, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제3반도체층의 적어도 일부는 복수회에 걸친 엑시머레이저 어닐링으로 결정화된, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제3채널영역의 상기 제3드레인영역에 인접한 부분이 복수회에 걸친 엑시머레이저 어닐링으로 결정화된, 디스플레이 장치.
  15. 제13항에 있어서,
    상기 제3드레인영역이 복수회에 걸친 엑시머레이저 어닐링으로 결정화된, 디스플레이 장치.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1반도체층은 제1층 상에 위치하고, 상기 제3반도체층은 제3층 상에 위치하는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제3층은 상기 제1층 상부에 위치하는, 디스플레이 장치.
  18. 제16항에 있어서,
    상기 제3게이트전극은 상기 제3반도체층 상부에 위치하는, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제3게이트전극에 대응하도록 상기 제3층 하부에 위치하는 하부금속층을 더 구비하는, 디스플레이 장치.
  20. 제19항에 있어서,
    상기 하부금속층은 상기 제3게이트전극에 전기적으로 연결된, 디스플레이 장치.
  21. 제19항에 있어서,
    상기 하부금속층의 전위는 상기 제3게이트전극의 전위와 같은, 디스플레이 장치.
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