KR20210086792A - 디스플레이 장치 - Google Patents

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KR20210086792A
KR20210086792A KR1020190178148A KR20190178148A KR20210086792A KR 20210086792 A KR20210086792 A KR 20210086792A KR 1020190178148 A KR1020190178148 A KR 1020190178148A KR 20190178148 A KR20190178148 A KR 20190178148A KR 20210086792 A KR20210086792 A KR 20210086792A
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김동조
최단비
황석준
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삼성디스플레이 주식회사
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Abstract

본 발명은 신뢰성이 향상된 디스플레이 장치를 위하여, 표시영역 및 상기 표시영역의 일측의 비표시영역을 갖는, 제1 기판; 상기 제1 기판과 대향하여 배치되는, 제2 기판; 상기 표시영역 상에 배치되되, 화소전극, 상기 화소전극 상에 배치된 중간층 및 상기 중간층 상에 배치된 대향전극을 포함하는, 표시요소; 상기 비표시영역 상에 배치되는, 전원공급라인; 및 상기 전원공급라인 상에 배치되고, 상기 화소전극과 동일 물질을 포함하는, 도전층;을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 제품의 신뢰성이 향상된 디스플레이 장치에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있으며, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
일반적으로 디스플레이 장치는 제1 기판 상에 박막트랜지스터 및 표시요소들(예컨대, 유기발광다이오드)을 형성하고, 표시요소들이 빛을 발광하여 작동한다. 이러한 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
디스플레이 장치는 박막트랜지스터 및 표시요소들이 배치된 제1 기판과 제2 기판을 합착한 후, 레이저를 조사하여 밀봉함으로써, 유기발광다이오드(OLED)와 같은 표시요소가 외기 및 수분에 노출되는 것을 방지한다.
그러나 종래의 디스플레이 장치에서는 레이저를 조사하여 유기발광다이오드(OLED)와 같은 표시요소를 밀봉할 때, 열에 의하여 하부 금속 배선이 손상됨으로써, 쇼트가 발생한다는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 인접 배선들 간에 쇼트를 방지하여 신뢰성이 향상된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시영역 및 상기 표시영역의 일측의 비표시영역을 갖는, 제1 기판; 상기 제1 기판과 대향하여 배치되는, 제2 기판; 상기 표시영역 상에 배치되되, 화소전극, 상기 화소전극 상에 배치된 중간층 및 상기 중간층 상에 배치된 대향전극을 포함하는, 표시요소; 상기 비표시영역 상에 배치되는, 전원공급라인; 및 상기 전원공급라인 상에 배치되고, 상기 화소전극과 동일 물질을 포함하는, 도전층;을 구비하는 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 전원공급라인은 제1 전원공급라인 및 상기 제1 전원공급라인과 이격하며 배치된, 제2 전원공급라인을 포함하고, 상기 도전층은 상기 제2 전원공급라인 상에 배치될 수 있다.
본 실시예에 따르면, 상기 도전층은 상기 제2 전원공급라인 상에 직접 배치될 수 있다.
본 실시예에 따르면, 상기 도전층은 상기 제2 전원공급라인의 상면과 양 측면을 클래딩(Cladding)할 수 있다.
본 실시예에 따르면, 상기 표시영역의 외곽을 일주(一周)하도록 상기 비표시영역에 배치되어 상기 제1 기판과 상기 제2 기판을 접합하는, 실링부를 더 포함할 수 있다.
본 실시예에 따르면, 상기 실링부는 상기 제2 전원공급라인과 적어도 일부 중첩할 수 있다.
본 실시예에 따르면, 상기 실링부는 상기 도전층과 직접 접촉할 수 있다.
본 실시예에 따르면, 상기 전원공급라인은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
본 실시예에 따르면, 상기 도전층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir) 및 크로뮴(Cr) 중 적어도 하나의 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 도전층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 하나의 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 도전층은 인듐틴산화물(ITO)/은(Ag)/인듐틴산화물(ITO) 적층 구조를 가질 수 있다.
본 실시예에 따르면, 상기 도전층은 상기 제2 전원공급라인의 상면의 적어도 일부와 양 측면을 클래딩(Cladding)할 수 있다.
본 실시예에 따르면, 상기 도전층은 상기 제2 전원공급라인의 상면의 적어도 일부를 노출시키는 개구를 포함할 수 있다.
본 실시예에 따르면, 상기 도전층은 상기 제2 전원공급라인의 상면의 적어도 일부와 상기 제1 전원공급라인과 인접한 측면을 클래딩(Cladding)할 수 있다.
본 발명의 다른 관점에 따르면, 표시영역 및 상기 표시영역의 일측의 비표시영역을 갖는, 제1 기판; 상기 제1 기판과 대향하여 배치되는, 제2 기판; 상기 표시영역 상에 배치되되, 화소전극, 상기 화소전극 상에 배치된 중간층 및 상기 중간층 상에 배치된 대향전극을 포함하는, 표시요소; 상기 비표시영역 상에 배치되되, 제1 전원공급라인 및 상기 제1 전원공급라인과 이격하며 배치된 제2 전원공급라인을 포함하는, 전원공급라인; 상기 제2 전원공급라인 상에 배치되고, 상기 화소전극과 동일 물질을 포함하는, 도전층; 및 상기 표시영역의 외곽을 일주(一周)하도록 상기 비표시영역에 배치되어 상기 제1 기판과 상기 제2 기판을 접합하는, 실링부;를 구비하는 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 도전층은 상기 제2 전원공급라인의 상면과 양 측면을 클래딩(Cladding)할 수 있다.
본 실시예에 따르면, 상기 실링부는 상기 제2 전원공급라인과 적어도 일부 중첩할 수 있다.
본 실시예에 따르면, 상기 실링부는 상기 도전층과 직접 접촉할 수 있다.
본 실시예에 따르면, 상기 전원공급라인은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
본 실시예에 따르면, 상기 도전층은 인듐틴산화물(ITO)/은(Ag)/인듐틴산화물(ITO) 적층 구조를 가질 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 도전층으로 전원공급라인을 클래딩(Cladding)함으로써, 인접한 배선들 간에 쇼트를 방지하여 신뢰성이 향상된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 나타낸 평면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 평면도이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 평면도이다.
도 12는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 구현하는 표시영역(DA)과 이미지를 구현하지 않는 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 표시영역(DA)의 일측에 구비될 수 있다. 디스플레이 장치(1)는 표시영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
도 1에서는 표시영역(DA)이 사각형인 디스플레이 장치(1)를 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다. 또한, 도 1의 디스플레이 장치(1)는 플랫한 형태의 평판 디스플레이 장치를 도시하나, 디스플레이 장치(1)는 플렉서블, 폴더블, 롤러블 디스플레이 장치 등 다양한 형태로 구현될 수 있음은 물론이다.
도시되지는 않았으나, 디스플레이 장치(1)는 디스플레이 패널(10, 도 2)의 일측에 위치한 컴포넌트(미도시)를 포함할 수 있다. 컴포넌트는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum Dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 나타낸 평면도이다.
도 2를 참조하면, 디스플레이 장치(1)는 디스플레이 패널(10)을 포함한다. 제1 기판(100)의 표시영역(DA)에 배치된 복수의 화소(P)들이 배치된다. 복수의 화소(P)들은 각각 유기발광다이오드(OLED)와 같은 표시요소(display element)를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
제1 기판(100) 상부에는 제2 기판(300)이 구비될 수 있다. 제2 기판(300)은 제1 기판(100) 상에 형성된 구성요소들을 사이에 두고 제1 기판(100)과 대향하여 배치될 수 있다.
제2 기판(300)은 표시영역(DA)의 외곽을 일주(一周)하도록 비표시영역(NDA)에 위치한 실링부(400)를 통해 제1 기판(100)과 합착될 수 있으며, 표시영역(DA)을 외부로부터 밀봉하여 유기발광다이오드(OLED)와 같은 표시요소가 외기 및 수분에 노출되는 것을 방지할 수 있다. 실링부(400)는 예컨대, 프릿으로 구비될 수 있다.
선택적 실시예로, 표시영역(DA)은 제2 기판(300)이 아닌 박막봉지층(미도시)을 통해 커버되어 외기 또는 수분 등으로부터 보호될 수 있다. 박막봉지층은 표시영역(DA)의 전면(全面)에 대응되도록 일체(一體)로 구비되며, 비표시영역(NDA) 상에도 일부 배치될 수 있다. 박막봉지층은 후술할 제1 스캔 구동회로(110), 제1 발광 구동회로(115), 제2 스캔 구동회로(120), 제1 전원공급라인(160)및 제2 전원공급라인(170)의 일부 또는 전부를 덮도록 구비될 수 있다.
유기발광다이오드(OLED)는 수분 및 산소 등 외부요인에 취약한 특성을 갖는바, 유기발광다이오드(OLED)를 밀봉함으로써 디스플레이 패널(10)의 신뢰성을 향상시킬 수 있다. 제2 기판(300) 대신 박막봉지층을 구비하는 경우, 디스플레이 패널(10)의 두께를 감소시킴과 동시에 가요성(flexibility)을 향상시킬 수 있다.
각 화소(P)는 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 비표시영역(NDA)에는 제1 스캔 구동회로(110), 제1 발광 구동회로(115), 제2 스캔 구동회로(120), 데이터 구동회로(150), 제1 전원공급라인(160) 및 제2 전원공급라인(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔라인(SL)을 통해 각 화소(P)에 스캔신호를 제공할 수 있다. 제1 발광 구동회로(115)는 발광제어라인(EL)을 통해 각 화소에 발광제어신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P)들 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)에 연결될 수 있다. 일 실시예로, 제2 발광 구동회로(미도시)는 표시영역(DA)을 사이에 두고 제1 발광 구동회로(115)와 나란하게 배치될 수 있다.
제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 x방향으로 이격되어 비표시영역(NDA) 상에 배치될 수 있다. 일 실시예로, 제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 y방향으로 교번하여 배치될 수 있다.
단자(140)는 제1 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 패널(10)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다.
제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 스캔 구동회로(130)에 각각 전달될 수 있다. 제어부는 연결배선(미도시)을 통해 제1 전원공급라인(160)및 제2 전원공급라인(170)에 각각 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급라인(160)과 연결된 구동전압라인(PL)을 통해 각 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급라인(170)과 연결된 각 화소(P)의 대향전극에 제공될 수 있다.
제1 전원공급라인(160, first power supply line)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 서브배선(미도시)들을 포함할 수 있다. 제2 전원공급라인(170, second power supply line)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
데이터 구동회로(150)는 데이터라인(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터라인(DL)을 통해 각 화소(P)에 제공될 수 있다. 도 2는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 일 실시예로, 데이터 구동회로(150)는 제1 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급라인(160) 사이에 배치될 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 3을 참조하면, 각 화소(P)는 스캔라인(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터라인(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압라인(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 제1 전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 도 4에 도시된 바와 같이, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있다.
도 4를 참조하면, 각 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터는 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)에 연결될 수 있다.
도 4에서는 각 화소(P)가 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예로서, 신호라인(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압라인(VL)과 구동전압라인(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호라인은 스캔신호(Sn)를 전달하는 스캔라인(SL), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어라인(EL), 스캔라인(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함한다. 구동전압라인(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압라인(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔라인(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압라인(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압라인(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔라인(SL-1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압라인(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
도 4에서는 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔라인(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 일 실시예로서, 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호라인(예컨대, 이후 스캔라인)에 연결되어 상기 신호라인에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2 스토리지 축전판(Cst2)은 구동전압라인(PL)에 연결되어 있으며, 유기발광다이오드(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 4에서는 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 5은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 도 5는 도 1의 I-I'에 대응될 수 있다.
도 5를 참조하면, 디스플레이 장치는 표시영역(DA)과 표시영역(DA) 일측의 비표시영역(NDA)을 구비한다. 제1 기판(100)과 제2 기판(300)은 표시영역(DA)을 둘러싸며 비표시영역(NDA)에 위치한 실링부(400)에 의해 합착될 수 있다.
제1 기판(100)은 글라스재, 금속재, 또는 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 제2 기판(300)은 투명한 소재를 포함할 수 있다. 예컨대 제2 기판(300)은 글라스재, 또는 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다. 제1 기판(100)과 제2 기판(300)은 동일한 재료를 포함하거나, 서로 상이한 재료를 포함할 수 있다.
도 5의 표시영역(DA)을 참조하면, 제1 기판(100) 상에 버퍼층(101)이 형성될 수 있다. 버퍼층(101)은 제1 기판(100)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(101)은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx) 또는/및 실리콘옥시나이트라이드(SiON)와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
제1 기판(100) 상에는 표시영역(DA)과 대응되는 위치에 구비된 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst) 및 이들과 전기적으로 연결된 표시요소(200) 예컨대, 유기발광다이오드(OLED)가 위치할 수 있다. 도 5의 박막트랜지스터(TFT)는 예컨대, 도 4를 참조하여 설명한 화소회로(PC)에 구비된 박막트랜지스터들 중 어느 하나, 예컨대 구동 박막트랜지스터(T1)에 해당할 수 있으며, 도 5의 스토리지 커패시터(Cst)는 도 4를 참조하여 설명한 스토리지 커패시터(Cst)에 해당할 수 있다.
박막트랜지스터(TFT)는 반도체층(134), 게이트전극(136), 소스전극(137) 및 드레인전극(138)을 포함할 수 있다. 반도체층(134)은 예컨대 폴리실리콘을 포함할 수 있다. 반도체층(134)은 게이트전극(136)과 중첩하는 채널영역(131) 및 채널영역(131)의 양측에 배치되되 채널영역(131)보다 고농도의 불순물을 포함하는 소스영역(132) 및 드레인영역(133)을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역(132)과 드레인영역(133)은 박막트랜지스터(TFT)의 소스전극(137) 및 드레인전극(138)과 전기적으로 연결될 수 있다.
반도체층(134)은 산화물반도체 및/또는 실리콘반도체를 포함할 수 있다. 반도체층(134)이 산화물반도체로 형성되는 경우, 예컨대 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의　산화물을 포함할 수 있다. 예를 들어, 반도체층(134)은 ITZO(InSnZnO), IGZO(InGaZnO) 등일 수 있다. 반도체층(134)이 실리콘반도체로 형성되는 경우, 예컨대 아모퍼스 실리콘(a-Si) 또는 아모퍼스 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
게이트전극(136)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 게이트전극(136)은 게이트전극(136)에 전기적 신호를 인가하는 게이트 라인과 연결될 수 있다.
반도체층(134)과 게이트전극(136) 사이에는 제1 절연층(103)이 배치될 수 있다. 제1 절연층(103)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제1 절연층(103)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
스토리지 커패시터(Cst)는 서로 중첩하는 하부전극(144) 및 상부전극(146)을 포함한다. 하부전극(144)과 상부전극(146) 사이에는 제2 절연층(105)이 배치될 수 있다.
제2 절연층(105)은 소정의 유전율을 갖는 층으로서, 실리콘나이트라이드(SiON), 실리콘옥사이드(SiOx) 및/또는 실리콘나이트라이드(SiNx)와 같은 무기 절연층일 수 있으며, 단층 또는 다층일 수 있다. 도 5에서는 스토리지 커패시터(Cst)가 박막트랜지스터(TFT)와 중첩하며, 하부전극(144)이 박막트랜지스터(TFT)의 게이트전극(136)인 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩하지 않을 수 있으며, 하부전극(144)은 박막트랜지스터(TFT)의 게이트전극(136)과 별개의 독립된 구성요소일 수 있다.
스토리지 커패시터(Cst)는 제3 절연층(107)으로 커버될 수 있다. 제3 절연층(107)은 실리콘옥시나이트라이드(SiON), 실리콘옥사이드(SiOx) 및/또는 실리콘나이트라이드(SiNx)와 같은 무기 절연층일 수 있으며, 단층 또는 다층일 수 있다.
제3 절연층(107) 상에는 소스전극(137)과 드레인전극(138)이 배치될 수 있다. 소스전극(137)과 드레인전극(138)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 소스전극(137)과 드레인전극(138)은 알루미늄(Al)으로 형성될 수 있다. 예컨대, 소스전극(137)과 드레인전극(138)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
소스전극(137)과 드레인전극(138) 상에는 평탄화층(113)이 배치될 수 있다. 평탄화층(113)은 컨택홀을 가질 수 있어, 컨택홀을 통해 후술할 화소전극과 화소회로(PC)가 전기적으로 연결될 수 있다.
평탄화층(113)은 유기절연물을 포함한다. 유기절연물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 평탄화층(113)은 폴리이미드를 포함할 수 있다.
평탄화층(113) 상에는 화소전극(210), 중간층(220) 및 대향전극(230)을 포함하는 표시요소(200)가 배치될 수 있다. 평탄화층(113) 상에는 화소전극(210)이 배치될 수 있다. 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir) 및 크로뮴(Cr) 중 적어도 하나의 물질 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 하나의 물질을 포함할 수 있다. 보다 바람직하게, 화소전극(210)은 인듐틴산화물(ITO)/은(Ag)/인듐틴산화물(ITO) 적층 구조를 가질 수 있다.
화소전극(210) 상에는 화소정의막(180)이 배치되며, 화소정의막(180)은 각 화소에 대응하는 개구, 즉 화소전극(210)의 적어도 일부가 노출되도록 하는 개구를 가짐으로써 화소의 발광영역을 정의할 수 있다. 또한, 화소정의막(180)은 화소전극(210)의 가장자리와 대향전극(230) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(180)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상에는 중간층(220)이 배치될 수 있다. 중간층(220)은 발광층을 포함할 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다
발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있다. 발광층이 저분자 물질을 포함할 경우, 중간층(220)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 저분자 유기물로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
발광층이 고분자 물질을 포함할 경우에는, 중간층(220)은 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylene vinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 발광층은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다. 중간층(220)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(220)을 이루는 층들 중 적어도 어느 하나는 복수개의 화소전극(210)들에 걸쳐서 일체(一體)로 형성될 수 있다. 또는, 중간층(220)은 복수개의 화소전극(210)들 각각에 대응하도록 패터닝된 층을 포함할 수 있다.
대향전극(230)은 표시영역(DA) 상부에 배치되며, 표시영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(230)은 복수개의 화소들을 커버하도록 일체(一體)로 형성될 수 있다. 대향전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
대향전극(230)과 제2 기판(300) 사이에는 충전재(미도시)가 배치될 수 있다. 충전재(미도시)는 예컨대, 광경화성 에폭시계 물질 또는 아크릴레이트계 물질 중 하나 이상을 포함할 수 있으나 본 발명은 이에 한정되지 않는다.
도 5의 비표시영역(NDA)을 참조하면, 제1 기판(100) 상에 구동회로(20)가 배치될 수 있다. 예컨대, 구동회로(20)는 도 2의 제1 스캔 구동회로(110) 또는 제1 발광 구동회로(115)일 수 있다.
구동회로(20)는 박막트랜지스터(TFT)들을 포함하며, 박막트랜지스터(TFT)들과 연결된 배선(미도시)을 포함할 수 있다. 박막트랜지스터(TFT)는 화소회로(PC)의 박막트랜지스터(TFT)와 동일한 공정에서 형성될 수 있다.
구동회로(20)는 박막트랜지스터(TFT)를 이루는 요소(예컨대, 반도체층, 게이트전극 등)들 사이에 개재되는 절연층을 포함한다. 예컨대, 버퍼층(101), 제1 절연층(103), 제2 절연층(105) 및 제3 절연층(107) 중 적어도 어느 하나가 비표시영역(NDA)으로 연장될 수 있다.
구동회로(20)는 제1 스캔 구동회로(110)보다 상대적으로 표시영역(DA)에 인접하게 배치될 수 있다. 따라서, 도 5에 도시된 바와 같이, 구동회로(20) 상부에 평탄화층(113)의 일부가 비표시영역(NDA) 측으로 연장되어 구동회로(20)를 커버할 수 있다. 다른 실시예로, 평탄화층(113)은 구동회로(20)를 커버하지 않을 수 있으며, 구동회로(20) 상에는 무기절연층(미도시)만이 위치할 수도 있다.
선택적 실시예로, 구동회로(20)는 무기절연층으로 커버될 수 있다. 무기절연층은 디스플레이 장치의 제조 공정에서 알루미늄과 같이 에천트에 의해 손상될 수 있는 금속을 포함하는 도전층이 에칭 환경에 노출되는 것을 방지할 수 있다. 무기절연층은 경우에 따라 표시영역(DA) 상에도 배치될 수 있다. 무기절연층은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx) 또는/및 산실리콘나이트라이드(SiON)와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 무기절연층은 약 500 옹스트롬 이상의 두께를 가질 수 있다. 또 다른 실시예로, 무기절연층은 1,000 옹스트롬 이상이거나, 1,500 옹스트롬 이상이거나, 2,000 옹스트롬 이상이거나, 2,500 옹스트롬 이상이거나, 3,000 옹스트롬 이상이거나, 3,500 옹스트롬 이상이거나, 4,000 옹스트롬 이상이거나, 4,500 옹스트롬 이상이거나, 5,000 옹스트롬 이상이거나, 5,500 옹스트롬 이상이거나, 6,000 옹스트롬 이상이거나, 6,500 옹스트롬 이상일 수 있다. 또는, 무기절연층은 7,000 옹스트롬 내지 10,000 옹스트롬의 두께를 가질 수 있다.
도 5에는 도시되지 않았으나, 비표시영역(NDA)에 제2 전원공급라인(170, 도 2)이 배치될 수 있다. 일 실시예로, 제2 전원공급라인(170)은 도 2와 같이 실링부(400)와 중첩하여 배치될 수 있고, 또는 제2 전원공급라인(170)은 실링부(400)와 이격되어 배치될 수도 있다. 또한, 일 실시예로, 제2 전원공급라인(170)은 구동회로(20)의 일부와 중첩하도록 배치될 수 있다. 제2 전원공급라인(170)은 소스전극(137) 및 드레인전극(138)과 동일한 물질을 포함할 수 있다.
실링부(400)는 비표시영역(NDA)에 배치되어 제1 기판(100)과 제2 기판(300)을 접합시킨다. 실링부(400)는 제1 기판(100) 상에 배치된 버퍼층(101), 제1 절연층(103), 제2 절연층(105) 및 제3 절연층(107) 상에 위치할 수 있다. 이 경우, 실링부(400)와 제1 기판(100)의 접착력을 위해, 실링부(400)와 제1 기판(100) 사이에 개재된 버퍼층(101), 제1 절연층(103), 제2 절연층(105) 및 제3 절연층(107)은 모두 무기 절연층으로 구비될 수 있다. 도 5에서는 실링부(400)가 제1 기판(100) 상에 배치된 버퍼층(101), 제1 절연층(103), 제2 절연층(105) 및 제3 절연층(107) 상에 위치하는 것으로 도시되나, 실링부(400)와 제1 기판(100) 사이에 개재된 버퍼층(101), 제1 절연층(103), 제2 절연층(105) 및 제3 절연층(107) 중 일부는 제거될 수 있으며, 다른 층이 추가될 수도 있다.
일 실시예로, 디스플레이 장치는 실링부(400)의 외측벽(400OE)은 제2 기판(300)의 에지(300E)는 서로 일치할 수 있다. 다시 말해, 실링부(400)의 외측벽(400OE)과 제2 기판(300)의 에지(300E)는 서로 동일 평면에 위치할 수 있다. 일 실시예로, 디스플레이 장치 제조 시, 실링부(400)를 포함하여 패널을 커팅하는 방식으로 제조되는 경우, 제조과정에서 제1 기판(100), 실링부(400), 제2 기판(300)이 함께 커팅라인(CL)을 따라 커팅되기 때문이다. 다만, 본 발명은 상기 제조방법에 한정되지 않으며, 실링부(400)의 외측벽(400OE)은 제2 기판(300)의 에지(300E)는 서로 일치하지 않을 수도 있다.
실링부(400)의 내측벽(400IE)이 향하는 측으로, 제2 기판(300)과 제1 기판(100) 상에 형성된 구조물들 사이는 진공 분위기로 형성될 수 있다. 선택적 실시예로, 도 5의 대향전극(230) 상에는 추가적으로 유,무기 기능층들이 더 배치될 수도 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 평면도이고, 도 7은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이며, 도 8은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 보다 구체적으로, 도 6은 도 2의 A 부분의 확대도이고, 도 7은 도 6의 II-II' 선을 따라 취한 단면에 대응하며, 도 8은 일 실시예에 따른 도전층(215)의 적층 구조를 설명하기 위해 도시한 도면이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치는 비표시영역(NDA)의 일부에서 제2 전원공급라인(170)과 실링부(400)가 중첩하는 중첩영역을 갖는다. 도 6에서는 제2 전원공급라인(170)과 실링부(400)가 중첩하는 경우를 도시하나, 다른 실시예로, 제1 전원공급라인(160)과 실링부(400)가 중첩할 수도 있다.
제2 전원공급라인(170) 상에는 도전층(215)이 배치될 수 있다. 도전층(215)은 제2 전원공급라인(170) 상에 직접 배치될 수 있고, 실링부(400)와도 직접 접촉할 수 있다.
기존의 디스플레이 장치의 경우, 레이저 실링(Sealing) 시, 열에 의해 제2 전원공급라인이 손상되어, 제2 전원공급라인 표면에 힐록(Hillock) 현상이 발생하거나 제2 전원공급라인과 제1 전원공급라인 간에 쇼트가 발생하는 등의 문제점이 존재하였다.
본 실시예에서는, 상기와 같은 문제점을 방지하기 위해, 제2 전원공급라인(170) 상에 도전층(215)을 배치함으로써, 레이저 실링(Sealing) 시 열에 의해 제2 전원공급라인(170)이 손상되어 제2 전원공급라인(170) 표면에 힐록(Hillock) 현상이 발생하거나 제2 전원공급라인(170)과 제1 전원공급라인(160) 간에 쇼트가 발생하는 것을 방지할 수 있다.
도 7을 참조하면, 제1 기판(100) 상에는 버퍼층(101), 제1 절연층(103), 제2 절연층(105) 및 제3 절연층(107)이 배치될 수 있다. 제3 절연층(107) 상에는 제1 전원공급라인(160) 및 제2 전원공급라인(170)을 포함하는 전원공급라인이 배치될 수 있다. 제1 전원공급라인(160) 및 제2 전원공급라인(170)은 동일층에 배치되되, 서로 이격되어 제3 절연층(107) 상에 배치될 수 있다.
제1 전원공급라인(160) 및 제2 전원공급라인(170)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 바람직하게는, 제1 전원공급라인(160) 및 제2 전원공급라인(170)은 알루미늄(Al)으로 형성될 수 있다. 일 실시예로, 제1 전원공급라인(160) 및 제2 전원공급라인(170)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 예컨대, 제1 전원공급라인(160) 및 제2 전원공급라인(170)은 소스전극(137) 및 드레인전극(138)과 동일 물질을 포함할 수 있다.
전원공급라인 상에는 도전층(215)이 배치될 수 있다. 도전층(215)은 제2 전원공급라인(170) 상에 직접 배치되되, 제2 전원공급라인(170)의 상면(170a)과 양 측면(170b, 170c)을 클래딩(Cladding)할 수 있다. 도전층(215)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir) 및 크로뮴(Cr) 중 적어도 하나의 물질을 포함할 수 있고, 또한, 도전층(215)은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 하나의 물질을 포함할 수 있다.
도 8을 참조하면, 도전층(215)은 인듐틴산화물(ITO)을 포함하는 제1 층(215a), 제1 층(215a) 상에 배치되되, 은(Ag)을 포함하는 제2 층(215b) 및 제2 층(215b) 상에 배치되되, 인듐틴산화물(ITO)을 포함하는 제3 층(215c)을 포함할 수 있다. 따라서, 도전층(215)은 인듐틴산화물(ITO)/ 은(Ag) / 인듐틴산화물(ITO) 적층 구조를 가질 수 있다.
일 실시예로, 도전층(215)은 표시영역(DA)에 배치되는 화소전극(210)과 동일 물질을 포함할 수 있고, 화소정의막(180) 상에 화소전극(210)을 형성하는 공정 시, 동시에 제2 전원공급라인(170) 상에 형성될 수 있다. 예컨대, 도전층(215)은 추가적인 공정 및 마스크 없이 화소정의막(180) 상에 화소전극(210)이 패터닝되는 공정 시, 동시에 제2 전원공급라인(170) 상에 패터닝될 수 있다.
도전층(215)이 제2 전원공급라인(170) 상에 배치되고, 제2 전원공급라인(170)의 상면(170a)과 양 측면(170b, 170c)을 클래딩(Cladding)함으로써, 레이저 실링(Sealing) 시, 열에 의해 제2 전원공급라인(170)이 손상되어 제2 전원공급라인(170) 표면에 힐록(Hillock) 현상이 발생하거나 제2 전원공급라인(170)과 제1 전원공급라인(160) 간에 쇼트가 발생하는 것을 방지할 수 있다.
도전층(215) 상에는 실링부(400) 및 제2 기판(300)이 배치될 수 있다. 일 실시예로, 실링부(400)는 접합력 등을 위해 도전층(215) 상에 직접 배치될 수 있다. 실링부(400)는 도전층(215) 상에 배치되되, 제2 전원공급라인(170)과 적어도 일부 중첩하는 중첩영역을 가질 수 있다. 실링부(400)를 통해 제1 기판(100)과 제2 기판(300)은 합착될 수 있다. 이 과정에서, 제2 전원공급라인(170)과 중첩하는 실링부(400)가 표시영역(DA) 측으로 눌려, 제1 전원공급라인(160)과 실링부(400)가 적어도 일부 중첩할 수 있다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 평면도이고, 도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 단면도이다. 도 9 및 도 10의 실시예는 제2 전원공급라인(170) 상에 배치된 도전층(215)의 구조에서 전술한 실시예와 차이가 있다. 이하에서는 제2 전원공급라인(170) 상에 배치된 도전층(215)의 차이를 중심으로 설명하고, 중복되는 내용은 생략한다.
도 9 및 도 10을 참조하면, 일 실시예에 따른 디스플레이 장치의 전원공급라인은 제1 전원공급라인(160) 및 제2 전원공급라인(170)을 포함할 수 있다. 제1 전원공급라인(160) 및 제2 전원공급라인(170)은 상호 이격하며, 동일층에 배치될 수 있다.
제2 전원공급라인(170) 상에는 도전층(215)이 배치될 수 있다. 도전층(215)은 제2 전원공급라인(170) 상에 배치되되, 제2 전원공급라인(170)의 상면(170a)의 적어도 일부와 양 측면(170b, 170c)을 클래딩(Cladding)할 수 있다. 예컨대, 도전층(215)은 제2 전원공급라인(170)의 상면(170a)의 적어도 일부를 노출시키는 개구(OP)를 포함할 수 있다.
도전층(215)이 제2 전원공급라인(170) 상에 배치되고, 제2 전원공급라인(170)의 상면(170a)의 적어도 일부와 양 측면(170b, 170c)을 클래딩(Cladding)함으로써, 레이저 실링(Sealing) 시, 열에 의해 제2 전원공급라인(170)이 손상되어 제2 전원공급라인(170) 표면에 힐록(Hillock) 현상이 발생하거나 제2 전원공급라인(170)과 제1 전원공급라인(160) 간에 쇼트가 발생하는 것을 방지할 수 있다.
도전층(215) 상에는 실링부(400) 및 제2 기판(300)이 배치될 수 있다. 일 실시예로, 실링부(400)는 접합력 등을 위해 도전층(215) 상에 직접 배치될 수 있다. 실링부(400)는 도전층(215) 상에 배치되되, 제2 전원공급라인(170)과 적어도 일부 중첩하는 중첩영역을 가질 수 있다. 예컨대, 실링부(400)는 도전층(215)에 정의된 개구(OP)를 통해 제2 전원공급라인(170)과 직접 접촉할 수 있다. 실링부(400)를 통해 제1 기판(100)과 제2 기판(300)은 합착될 수 있다. 이 과정에서, 제2 전원공급라인(170)과 중첩하는 실링부(400)가 표시영역(DA) 측으로 눌려, 제1 전원공급라인(160)과 실링부(400)가 적어도 일부 중첩할 수 있다.
도 11은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 평면도이고, 도 12는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대하여 개략적으로 도시하는 단면도이다. 도 11 및 도 12의 실시예는 제2 전원공급라인(170) 상에 배치된 도전층(215)의 구조에서 전술한 실시예와 차이가 있다. 이하에서는 제2 전원공급라인(170) 상에 배치된 도전층(215)의 차이를 중심으로 설명하고, 중복되는 내용은 생략한다.
도 11 및 도 12를 참조하면, 일 실시예에 따른 디스플레이 장치의 전원공급라인은 제1 전원공급라인(160) 및 제2 전원공급라인(170)을 포함할 수 있다. 제1 전원공급라인(160) 및 제2 전원공급라인(170)은 상호 이격하며, 동일층에 배치될 수 있다.
제2 전원공급라인(170) 상에는 도전층(215)이 배치될 수 있다. 도전층(215)은 제2 전원공급라인(170) 상에 배치되되, 제2 전원공급라인(170)의 상면(170a)의 적어도 일부와 제1 전원공급라인(160)과 인접한 측면(170b)을 클래딩(Cladding)할 수 있다.
도전층(215)이 제2 전원공급라인(170) 상에 배치되고, 제2 전원공급라인(170)의 상면(170a)의 적어도 일부와 제1 전원공급라인(160)과 인접한 측면(170b)을 클래딩(Cladding)함으로써, 레이저 실링(Sealing)시, 열에 의해 제2 전원공급라인(170)이 손상되어 제2 전원공급라인(170) 표면에 힐록(Hillock) 현상이 발생하거나 제2 전원공급라인(170)과 제1 전원공급라인(160) 간에 쇼트가 발생하는 것을 방지할 수 있다.
도전층(215) 상에는 실링부(400) 및 제2 기판(300)이 배치될 수 있다. 일 실시예로, 실링부(400)는 접합력 등을 위해 도전층(215) 상에 직접 배치될 수 있다. 실링부(400)는 도전층(215) 상에 배치되되, 제2 전원공급라인(170)과 적어도 일부 중첩하는 중첩영역을 가질 수 있다. 예컨대, 실링부(400)는 적어도 일부가 노출된 제2 전원공급라인(170)과 직접 접촉할 수 있다. 실링부(400)를 통해 제1 기판(100)과 제2 기판(300)은 합착될 수 있다. 이 과정에서, 제2 전원공급라인(170)과 중첩하는 실링부(400)가 표시영역(DA) 측으로 눌려, 제1 전원공급라인(160)과 실링부(400)가 적어도 일부 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 종래의 디스플레이 장치에서, 제1 기판(100)과 제2 기판(300)을 합착한 후 레이저 실링(Sealing) 시, 열에 의해 전원공급라인 중 적어도 하나가 손상되어 힐록(Hillock) 현상이 발생하거나 인접한 배선들 간에 쇼트가 발생하는 등의 문제점을 해결하기 위하여, 화소전극(210)을 형성하는 물질과 동일 물질 및 동일 공정으로 전원공급라인 상에 도전층을 형성하여 전원공급라인을 클래딩(Cladding)함으로써, 힐록(Hillock) 현상이 발생하거나 인접한 배선들 간에 쇼트가 발생하는 것을 방지하고 동시에 제품의 신뢰성이 향상된 디스플레이 장치를 제공할 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 디스플레이 장치
100: 제1 기판
101: 버퍼층
103: 제1 절연층
105: 제2 절연층
107: 제3 절연층
113: 평탄화층
160: 제1 전원공급라인
170: 제2 전원공급라인
210: 화소전극
215: 도전층
300: 제2 기판
400: 실링부

Claims (20)

  1. 표시영역 및 상기 표시영역의 일측의 비표시영역을 갖는, 제1 기판;
    상기 제1 기판과 대향하여 배치되는, 제2 기판;
    상기 표시영역 상에 배치되되, 화소전극, 상기 화소전극 상에 배치된 중간층 및 상기 중간층 상에 배치된 대향전극을 포함하는, 표시요소;
    상기 비표시영역 상에 배치되는, 전원공급라인; 및
    상기 전원공급라인 상에 배치되고, 상기 화소전극과 동일 물질을 포함하는, 도전층;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 전원공급라인은 제1 전원공급라인 및 상기 제1 전원공급라인과 이격하며 배치된, 제2 전원공급라인을 포함하고,
    상기 도전층은 상기 제2 전원공급라인 상에 배치되는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 도전층은 상기 제2 전원공급라인 상에 직접 배치되는, 디스플레이 장치.
  4. 제2항에 있어서,
    상기 도전층은 상기 제2 전원공급라인의 상면과 양 측면을 클래딩(Cladding)하는, 디스플레이 장치.
  5. 제2항에 있어서,
    상기 표시영역의 외곽을 일주(一周)하도록 상기 비표시영역에 배치되어 상기 제1 기판과 상기 제2 기판을 접합하는, 실링부를 더 포함하는, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 실링부는 상기 제2 전원공급라인과 적어도 일부 중첩하는, 디스플레이 장치.
  7. 제5항에 있어서,
    상기 실링부는 상기 도전층과 직접 접촉하는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 전원공급라인은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 도전층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir) 및 크로뮴(Cr) 중 적어도 하나의 물질을 포함하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 도전층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide) 중 적어도 하나의 물질을 포함하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 도전층은 인듐틴산화물(ITO)/은(Ag)/인듐틴산화물(ITO) 적층 구조를 갖는, 디스플레이 장치.
  12. 제2항에 있어서,
    상기 도전층은 상기 제2 전원공급라인의 상면의 적어도 일부와 양 측면을 클래딩(Cladding)하는, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 도전층은 상기 제2 전원공급라인의 상면의 적어도 일부를 노출시키는 개구를 포함하는, 디스플레이 장치.
  14. 제2항에 있어서,
    상기 도전층은 상기 제2 전원공급라인의 상면의 적어도 일부와 상기 제1 전원공급라인과 인접한 측면을 클래딩(Cladding)하는, 디스플레이 장치.
  15. 표시영역 및 상기 표시영역의 일측의 비표시영역을 갖는, 제1 기판;
    상기 제1 기판과 대향하여 배치되는, 제2 기판;
    상기 표시영역 상에 배치되되, 화소전극, 상기 화소전극 상에 배치된 중간층 및 상기 중간층 상에 배치된 대향전극을 포함하는, 표시요소;
    상기 비표시영역 상에 배치되되, 제1 전원공급라인 및 상기 제1 전원공급라인과 이격하며 배치된 제2 전원공급라인을 포함하는, 전원공급라인;
    상기 제2 전원공급라인 상에 배치되고, 상기 화소전극과 동일 물질을 포함하는, 도전층; 및
    상기 표시영역의 외곽을 일주(一周)하도록 상기 비표시영역에 배치되어 상기 제1 기판과 상기 제2 기판을 접합하는, 실링부;
    를 구비하는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 도전층은 상기 제2 전원공급라인의 상면과 양 측면을 클래딩(Cladding)하는, 디스플레이 장치.
  17. 제15항에 있어서,
    상기 실링부는 상기 제2 전원공급라인과 적어도 일부 중첩하는, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 실링부는 상기 도전층과 직접 접촉하는, 디스플레이 장치.
  19. 제15항에 있어서,
    상기 전원공급라인은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함하는, 디스플레이 장치.
  20. 제15항에 있어서,
    상기 도전층은 인듐틴산화물(ITO)/은(Ag)/인듐틴산화물(ITO) 적층 구조를 갖는, 디스플레이 장치.
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