KR20210090779A - 표시 장치 및 그 제조 방법 - Google Patents

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KR20210090779A
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최낙초
유춘기
이재훈
김지희
정양호
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삼성디스플레이 주식회사
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Abstract

본 발명은 신뢰성이 향상된 표시 장치를 위하여, 기판; 상기 기판 상에 배치되는, 박막트랜지스터; 상기 박막트랜지스터와 전기적으로 연결되는, 화소전극; 상기 박막트랜지스터 및 상기 화소전극 사이에 개재되되, 상기 박막트랜지스터와 상기 화소전극의 전기적 연결을 위한 제1 컨택홀을 구비하고, 투명한 재료를 포함하는, 제1 투명 평탄화층; 및 상기 제1 투명 평탄화층 상에 배치되되, 상기 박막트랜지스터와 상기 화소전극의 전기적 연결을 위한 제2 컨택홀을 구비하고, 유색의 안료 또는 카본 블랙을 포함하는, 블랙 평탄화층;을 구비하는, 표시 장치가 제공된다.

Description

표시 장치 및 그 제조 방법{ Display apparatus and manufacturing the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로서, 더 상세하게는 제품의 신뢰성이 향상된 표시 장치 및 그 제조 방법에 관한 것이다.
이미지를 표시하는 표시 장치로서, 유기 발광다이오드 표시 장치(organic light emitting diode display apparatus)는 액정 표시 장치와 달리 자체 발광 특성을 갖는다. 따라서, 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광다이오드 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낼 수 있다.
전술한 유기 발광다이오드 표시 장치는 콘트라스트(contrast) 및 휘도가 좋아야 하는데, 외광이 밝을 경우 콘트라스트가 좋지 않을 수 있다. 이를 방지하기 위하여 소정의 색상(예, 블랙 등)을 갖는 화소정의막을 형성할 수 있는데, 유색의 화소정의막을 형성하는 공정에서 발생하는 잔여물에 의해 암점이 발생하는 문제가 있다. 본 발명은 전술한 문제를 포함하여 여러 가지 문제를 해결하기 위한 것으로, 외광에 대한 특성 감소를 방지함과 동시에 암점 발생에 따른 불량을 방지할 수 있는 표시 장치와 그 제조 방법을 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되는, 박막트랜지스터; 상기 박막트랜지스터와 전기적으로 연결되는, 화소전극; 상기 박막트랜지스터 및 상기 화소전극 사이에 개재되되, 상기 박막트랜지스터와 상기 화소전극의 전기적 연결을 위한 제1 컨택홀을 구비하고, 투명한 재료를 포함하는, 제1 투명 평탄화층; 및 상기 제1 투명 평탄화층 상에 배치되되, 상기 박막트랜지스터와 상기 화소전극의 전기적 연결을 위한 제2 컨택홀을 구비하고, 유색의 안료 또는 카본 블랙을 포함하는, 블랙 평탄화층;을 구비하는 표시 장치가 제공된다.
본 실시예에 있어서, 상기 블랙 평탄화층은 상기 제1 투명 평탄화층 상에 직접 배치되고, 상기 제1 투명 평탄화층은 포지티브 감광성 물질을 포함하고, 상기 블랙 평탄화층은 네거티브 감광성 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 박막트랜지스터는, 반도체층, 상기 반도체층 상에 배치되는, 게이트전극, 및 상기 게이트전극 상에 배치되는, 연결전극을 포함하고, 상기 반도체층과 상기 게이트전극은 제1 절연층에 의해 절연되고, 상기 게이트전극과 상기 연결전극은 제2 절연층 및 제3 절연층에 의해 절연될 수 있다.
본 실시예에 있어서, 상기 제1 투명 평탄화층은 상기 제3 절연층의 상면으로부터 제1 두께를 가지고, 상기 제1 두께는 0.5㎛ 내지 2㎛일 수 있다.
본 실시예에 있어서, 상기 블랙 평탄화층은 상기 제1 투명 평탄화층의 상면으로부터 제2 두께를 가지고, 상기 제2 두께는 0.5㎛ 내지 2㎛일 수 있다.
본 실시예에 있어서, 상기 제1 투명 평탄화층에 구비되는 상기 제1 컨택홀과 상기 블랙 평탄화층에 구비되는 상기 제2 컨택홀은 중첩하게 배치될 수 있다.
본 실시예에 있어서, 상기 제1 컨택홀은 제1 폭을 가지고, 상기 제2 컨택홀을 상기 제1 폭과 상이한 제2 폭을 가질 수 있다.
본 실시예에 있어서, 상기 제1 폭은 3㎛ 내지 5㎛일 수 있다.
본 실시예에 있어서, 상기 제2 폭은 5㎛ 내지 7㎛일 수 있다.
본 실시예에 있어서, 상기 화소전극의 적어도 일부를 노출시키는 제1 개구를 포함하는, 화소정의막; 상기 제1 개구에 중첩하는 발광층, 및 적어도 하나의 기능층을 포함하는 중간층; 및 상기 중간층 상에 배치되는, 대향전극;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 화소정의막 상에 배치되는, 스페이서를 더 포함하고, 상기 스페이서는 상기 화소정의막과 동일한 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 기판과 상기 제1 투명 평탄화층 사이에 개재되는, 제2 투명 평탄화층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 투명 평탄화층은 상기 제3 절연층의 상면으로부터 제3 두께를 가지고, 상기 제3 두께는 0.5㎛ 내지 2㎛일 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 박막트랜지스터를 형성하는 단계; 상기 박막트랜지스터 상에 제1 컨택홀을 구비하고, 투명한 재료를 포함하는 제1 투명 평탄화층을 형성하는 단계; 상기 제1 투명 평탄화층 상에 제2 컨택홀을 구비하고, 유색의 안료 또는 카본 블랙을 포함하는 블랙 평탄화층을 형성하는 단계; 및 상기 블랙 평탄화층 상에 상기 제1 컨택홀, 및 상기 제2 컨택홀을 통해 상기 박막트랜지스터와 전기적으로 연결되는 화소전극을 형성하는 단계;를 포함하는 표시 장치의 제조 방법이 제공된다.
본 실시예에 있어서, 상기 블랙 평탄화층을 형성하는 단계는, 상기 제1 투명 평탄화층 상에 유색물질층을 형성하는 단계; 상기 유색물질층의 일 부분을 노광하는 단계; 및 상기 노광된 유색물질층을 현상하여 상기 제2 컨택홀을 형성하는 단계;를 포함할 수 있다.
본 실시예에 있어서, 상기 제2 컨택홀을 형성하는 단계 이후에, 상기 블랙 평탄화층을 큐어링하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 블랙 평탄화층은 상기 제1 투명 평탄화층 상에 직접 배치되고, 상기 제1 투명 평탄화층은 포지티브 감광성 물질을 포함하고, 상기 블랙 평탄화층은 네거티브 감광성 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 박막트랜지스터는, 반도체층, 상기 반도체층 상에 배치되는, 게이트전극, 및 상기 게이트전극 상에 배치되는, 연결전극을 포함하고, 상기 반도체층과 상기 게이트전극은 제1 절연층에 의해 절연되고, 상기 게이트전극과 상기 연결전극은 제2 절연층 및 제3 절연층에 의해 절연될 수 있다.
본 실시예에 있어서, 상기 제1 투명 평탄화층은 상기 제3 절연층의 상면으로부터 제1 두께를 가지고, 상기 블랙 평탄화층은 상기 제1 투명 평탄화층의 상면으로부터 제2 두께를 가질 수 있다.
본 실시예에 있어서, 상기 제1 투명 평탄화층에 형성되는 상기 제1 컨택홀과 상기 블랙 평탄화층에 형성되는 상기 제2 컨택홀은 중첩하게 배치되고, 상기 제1 컨택홀은 제1 폭을 가지며, 상기 제2 컨택홀은 상기 제1 폭과 상이한 제2 폭을 가질 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 표시 장치는 암점의 발생을 방지하고, 콘트라스트 저하를 방지한 표시 장치를 제공할 수 있다. 이러한 효과는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도들이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 표시 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도들이다.
도 15a 내지 도 15h는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정을 나타낸 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1 방향 또는 제2 방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1 방향 또는 제2 방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도들이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA) 및 표시영역(DA) 주변에 배치되는 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 표시영역(DA)을 둘러쌀 수 있다. 표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있으며, 비표시영역(NDA)은 이미지가 표시되지 않는 영역일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않는다. 일 실시예로서, 본 발명의 표시 장치(1)는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL Display)이거나, 양자점 발광 표시 장치(Quantum dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 표시 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 1에서는 플랫한 표시면을 구비한 표시 장치(1)를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예로, 표시 장치(1)는 입체형 표시면 또는 커브드 표시면을 포함할 수도 있다.
표시 장치(1)가 입체형 표시면을 포함하는 경우, 표시 장치(1)는 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다. 일 실시예로, 표시 장치(1)가 커브드 표시면을 포함하는 경우, 표시 장치(1)는 플렉서블, 폴더블, 롤러블 표시 장치 등 다양한 형태로 구현될 수 있다.
도 1에서는 핸드폰 단말기에 적용될 수 있는 표시 장치(1)를 도시하였다. 도시하지는 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시 장치(1)와 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 표시 장치(1)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에서는 표시 장치(1)의 표시영역(DA)이 사각형인 경우를 도시하였으나, 표시영역(DA)의 형상은 원형, 타원 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다.
도 2를 참조하면, 비표시영역(NDA)은 표시영역(DA)을 둘러싸는 비표시영역(NDA) 이외에도 제1 비표시영역(NDA1), 제2 비표시영역(NDA2) 및 벤딩영역(BA)을 포함할 수 있다. 벤딩영역(BA)은 도 2에 도시된 바와 같이 x방향으로 연장된 벤딩축(BAX)을 기준으로 벤딩될 수 있다.
벤딩영역(BA)을 중심으로 제1 비표시영역(NDA1)과 제2 비표시영역(NDA2)으로 정의될 수 있다. 제1 비표시영역(NDA1)은 표시영역(DA)과 인접하여 위치할 수 있다. 제2 비표시영역(NDA2)은 벤딩영역(BA)이 벤딩될 시 정면에서 시인되지 않는 영역으로 후술할 데이터 구동회로(150, 도 5)를 포함하는 영역이다.
제1 비표시영역(NDA1)은 비표시영역(NDA)과 같이, 최종적인 표시 장치나 표시 장치를 포함하는 스마트폰 등의 전자장치에 있어서 이미지가 표시되지 않는 영역일 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도들이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(1)는 기판(100), 기판(100) 상에 배치되는 절연층(IL), 절연층(IL) 상에 배치되는 유기발광다이오드(OLED), 및 유기발광다이오드(OLED)를 덮는 박막봉지층(300a)을 포함할 수 있다.
기판(100)은 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyether imide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
일 실시예로, 기판(100)은 제1 기판(100a), 제1 기판(100a) 상에 배치된 제1 배리어층(100b), 제1 배리어층(100b) 상에 배치된 제2 기판(100c) 및 제2 기판(100c) 상에 배치된 제2 배리어층(100d)을 포함할 수 있다. 예컨대, 제1 기판(100a) 및 제2 기판(100c)은 폴리이미드(polyimide)를 포함할 수 있다.
기판(100) 상에는 표시요소층이 배치될 수 있다. 표시요소층은 박막트랜지스터(TFT)를 포함하는 화소회로, 표시요소로서 유기발광다이오드(OLED) 및 이들 사이의 절연층(IL)을 포함할 수 있다. 표시영역(DA)에는 박막트랜지스터(TFT) 및 이와 연결되는 유기발광다이오드(OLED)를 포함하는 화소(P)가 배치될 수 있다.
유기발광다이오드(OLED)는 박막봉지층(300a)으로 커버될 수 있다. 박막봉지층(300a)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 이와 관련하여, 도 3에서는 제1 무기봉지층(310), 제2 무기봉지층(330), 및 이들 사이에 개재되는 유기봉지층(320)을 나타낸다.
제1 무기봉지층(310) 및 제2 무기봉지층(330)은 알루미늄옥사이드, 티타늄옥사이드, 타탈륨옥사이드, 하프늄옥사이드, 아연옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
도 4를 참조하면, 기판(100)은 SiO2를 주성분으로 하는 글래스재를 포함하고, 기판(100) 상에는 기판(100)과 대향하여 봉지기판(300b)이 배치될 수 있다. 봉지기판(300b)은 SiO2를 주성분으로 하는 글래스재를 포함할 수 있다.
봉지기판(300b)은 기판(100)과 마주보도록 배치되며, 기판(100)과 봉지기판(300b) 사이에는 실링재(ST, sealant)가 배치될 수 있다. 실링재(ST)는 기판(100)의 가장자리에 위치하며, 기판(100)과 봉지기판(300b) 사이에서 표시요소층을 전체적으로 둘러쌀 수 있다. 기판(100)의 상면에 수직한 방향에서 보았을 때(또는 평면도 상에서), 표시영역(DA)은 실링재(ST)에 의해 전체적으로 둘러싸일 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 5를 참조하면, 표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들을 포함한다. 복수의 화소(P)들 각각은 각각 유기발광다이오드(Organic Light-Emitting Diode, OLED)와 같은 표시요소를 포함할 수 있다. 복수의 화소(P)들 각각은 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다.
각 화소(P)는 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 비표시영역(NDA)에는 제1 스캔 구동회로(110), 제1 발광 구동회로(115), 제2 스캔 구동회로(120), 단자(140), 데이터 구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔라인(SL)을 통해 각 화소(P)에 스캔신호를 제공할 수 있다. 제1 발광 구동회로(115)는 발광제어라인(EL)을 통해 각 화소(P)에 발광제어신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P)들 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)와 전기적으로 연결될 수 있다. 일 실시예로, 제2 발광 구동회로(미도시)는 표시영역(DA)을 사이에 두고 제1 발광 구동회로(115)와 나란하게 배치될 수 있다.
제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 x방향으로 이격되어 비표시영역(NDA) 상에 배치될 수 있다. 일 실시예로, 제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 y방향으로 교번하여 배치될 수 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 표시 장치(1)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 표시 장치(1)로 전달한다. 제어부에서 생성된 제어신호는 인쇄회로기판(PCB)을 통해 제1 스캔 구동회로(110), 제1 발광 구동회로(115) 및 제2 스캔 구동회로(120)에 각각 전달될 수 있다. 제어부는 제1 연결배선(161) 및 제2 연결배선(171)을 통해 제1 전원공급배선(160) 및 제2 전원공급배선(170)에 각각 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압라인(PL)을 통해 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 화소(P)의 대향전극에 제공될 수 있다.
데이터 구동회로(150)는 데이터라인(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터라인(DL)을 통해 각 화소(P)에 제공될 수 있다.
도 5는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 일 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다. 또한, 데이터 구동회로(150)는 전술한 벤딩축(BAX, 도 2)을 중심으로 벤딩되어, 벤딩 시 정면에서 시인되지 않도록 표시 장치(1)의 후면에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 표시 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 6을 참조하면, 화소(P)는 스캔라인(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터라인(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압라인(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 제1 전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 6에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 도 7에 도시된 바와 같이, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있다.
도 7을 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 전기적으로 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호라인들(SL, SL-1, SL+1, EL, DL), 제1 초기화전압라인(VL1), 제2 초기화전압라인(VL2) 및 구동전압라인(PL)에 연결될 수 있다.
신호라인들(SL, SL-1, SL+1, EL, DL)은 스캔신호(Sn)를 전달하는 스캔라인(SL), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SL-1), 제2 초기화 박막트랜지스터(T7)에 스캔신호(Sn)를 전달하는 이후 스캔라인(SL+1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어라인(EL), 스캔라인(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함할 수 있다. 구동전압라인(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1 초기화전압라인(VL1)은 제1 초기화 박막트랜지스터(T4)에 초기화전압(Vint)을 전달하고, 제2 초기화전압라인(VL2)은 제2 초기화 박막트랜지스터(T7)에 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 하부전극(CE1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔라인(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제1 초기화전압라인(VL1)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 하부전극(CE1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압라인(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이후 스캔라인(SL+1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제2 초기화전압라인(VL2)에 연결되어 있다.
한편, 스캔라인(SL)과 이후 스캔라인(SL+1)은 서로 전기적으로 연결됨으로써, 스캔라인(SL)과 이후 스캔라인(SL+1)에는 동일한 스캔신호(Sn)가 인가될 수 있다. 따라서, 제2 초기화 박막트랜지스터(T7)는 이후 스캔라인(SL+1)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시키는 동작을 수행할 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압라인(PL)에 연결되어 있으며, 유기발광다이오드(OLED)의 공통전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 7에서는 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이고, 도 9는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 8은 도 3의 III-III' 선을 따라 취한 단면에 해당하고, 도 9는 도 8의 A 부분을 확대한 도면에 해당한다.
도 8을 참조하면, 기판(100)은 고분자 수지를 포함할 수 있다. 기판(100)이 고분자 수지를 포함함으로써, 표시 장치(1)가 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 일 실시예로, 기판(100)은 제1 기판(100a), 제1 기판(100a) 상에 배치된 제1 배리어층(100b), 제1 배리어층(100b) 상에 배치된 제2 기판(100c) 및 제2 기판(100c) 상에 배치된 제2 배리어층(100d)을 포함할 수 있다. 예컨대, 제1 기판(100a) 및 제2 기판(100c)은 폴리이미드(polyimide)를 포함할 수 있다.
표시영역(DA)의 기판(100) 상에는 버퍼층(101)이 배치될 수 있다. 버퍼층(101)은 기판(100) 상에 위치하여 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(101)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(101) 상부에는 박막트랜지스터(TFT)가 배치될 수 있다. 박막트랜지스터(TFT)는 반도체층(134), 반도체층(134)과 중첩하는 게이트전극(136), 및 반도체층(134)과 전기적으로 연결되는 연결전극을 포함할 수 있다. 박막트랜지스터(TFT)는 유기발광다이오드(OLED)와 연결되어 유기발광다이오드(OLED)를 구동할 수 있다.
반도체층(134)은 버퍼층(101) 상에 배치되며, 게이트전극(136)과 중첩하는 채널영역(131), 및 채널영역(131)의 양측에 배치되되 채널영역(131)보다 고농도의 불순물을 포함하는 소스영역(132), 및 드레인영역(133)을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역(132)과 드레인영역(133)은 연결전극과 전기적으로 연결될 수 있다.
반도체층(134)은 산화물반도체 및/또는 실리콘반도체를 포함할 수 있다. 반도체층(134)이 산화물반도체로 형성되는 경우, 예컨대 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의　산화물을 포함할 수 있다. 예를 들어, 반도체층(134)은 ITZO(InSnZnO), IGZO(InGaZnO) 등일 수 있다. 반도체층(134)이 실리콘반도체로 형성되는 경우, 예컨대 아모퍼스 실리콘(a-Si) 또는 아모퍼스 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
반도체층(134) 상에는 제1 절연층(103)이 배치될 수 있다. 제1 절연층(103)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제1 절연층(103)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1 절연층(103) 상에는 게이트전극(136)이 배치될 수 있다. 게이트전극(136)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 게이트전극(136)은 게이트전극(136)에 전기적 신호를 인가하는 게이트라인과 연결될 수 있다. 반도체층(134)과 게이트전극(136)은 제1 절연층(103)에 의해 절연될 수 있다.
게이트전극(136) 상에는 제2 절연층(105)이 배치될 수 있다. 제2 절연층(105)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제2 절연층(105)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1 절연층(103) 상에는 스토리지 커패시터(Cst)가 배치될 수 있다. 스토리지 커패시터(Cst)는 하부전극(144), 및 하부전극(144)과 중첩하는 상부전극(146)을 포함할 수 있다. 스토리지 커패시터(Cst)의 하부전극(144)은 박막트랜지스터(TFT)의 게이트전극(136)과 중첩하며, 스토리지 커패시터(Cst)의 하부전극(144)이 박막트랜지스터(TFT)의 게이트전극(136)과 일체(一體)로서 배치될 수 있다. 일 실시예로, 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩하지 않을 수 있으며, 스토리지 커패시터(Cst)의 하부전극(144)은 박막트랜지스터(TFT)의 게이트전극(136)과 별개의 독립된 구성요소일 수 있다.
스토리지 커패시터(Cst)의 상부전극(146)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
상부전극(146) 상에는 제3 절연층(107)이 배치될 수 있다. 제3 절연층(107)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제3 절연층(107)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제3 절연층(107) 상에는 데이터라인(DL), 구동전압라인(PL), 연결전극인 소스전극(137), 및 드레인전극(138)이 배치될 수 있다.
데이터라인(DL), 구동전압라인(PL), 소스전극(137), 및 드레인전극(138)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 데이터라인(DL), 구동전압라인(PL), 소스전극(137), 및 드레인전극(138)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 일 실시예로, 데이터라인(DL), 구동전압라인(PL), 소스전극(137), 및 드레인전극(138)은 동일 물질을 포함할 수 있다.
게이트전극(136)과 연결전극인 소스전극(137), 및 드레인전극(138)은 제2 절연층(105), 및 제3 절연층(107)에 의해 절연될 수 있다.
데이터라인(DL), 구동전압라인(PL), 소스전극(137), 및 드레인전극(138)은 제1 투명 평탄화층(111)에 의해 덮일 수 있다. 제1 투명 평탄화층(111)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 제1 투명 평탄화층(111)은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide, PI), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸 메타크릴레이트(Poly(methy lmethacrylate), PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제1 투명 평탄화층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1 투명 평탄화층(111)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다. 일 실시예로, 제1 투명 평탄화층(111)은 투명하게 구비되도록 투명한 재료를 포함할 수 있다. 예컨대, 제1 투명 평탄화층(111)은 투명한 폴리이미드로 구비될 수 있다. 또한, 제1 투명 평탄화층(111)은 포지티브 감광성 물질을 포함할 수 있다.
제1 투명 평탄화층(111)은 제3 절연층(107)의 상면으로부터 제1 두께(t1)를 가지며 제3 절연층(107) 상에 배치될 수 있다. 일 실시예로, 제1 두께(t1)는 0.5㎛ 내지 2㎛일 수 있고, 0.6㎛ 내지 1.8㎛일 수 있으며, 0.8㎛ 내지 1.5㎛일 수 있는 등 다양한 변형이 가능하다.
도 9를 참조하면, 제1 투명 평탄화층(111)에는 박막트랜지스터(TFT)와 화소전극(210)의 전기적 연결을 위한 제1 컨택홀(CNT1)이 구비될 수 있다. 표시 장치의 박막트랜지스터(TFT)와 유기발광다이오드(OLED)는 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1)을 통해 전기적으로 연결될 수 있다. 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1)은 제1 폭(w1)을 가질 수 있다. 일 실시예로, 제1 폭(w1)은 3㎛ 내지 5㎛일 수 있고, 2.7㎛ 내지 5.3㎛일 수 있으며, 2.5㎛ 내지 5.5㎛일 수 있는 등 다양한 변형이 가능하다.
다시 도 8을 참조하면, 제1 투명 평탄화층(111) 상에는 블랙 평탄화층(113)이 배치될 수 있다. 블랙 평탄화층(113)은 제1 투명 평탄화층(111) 상에 직접 배치될 수 있다. 블랙 평탄화층(113)은 유색의 물질을 포함할 수 있다. 예컨대, 블랙 평탄화층(113)은 유색 안료(pigment), 예컨대 백색 또는 검은색과 같은 소정의 색상의 안료를 가질 수 있다. 일 실시예로, 블랙 평탄화층(113)은 검은색을 가질 수 있다. 예컨대, 블랙 평탄화층(113)은 폴리이미드(PI)계 바인더, 및 적색, 녹색과 청색이 혼합된 피그먼트를 포함할 수 있다. 또는, 블랙 평탄화층(113)은 cardo계 바인더 수지 및 락탐계 블랙 피그먼트(lactam black pigment)와 블루 피그먼트의 혼합물을 포함할 수 있다. 또는, 블랙 평탄화층(113)은 카본블랙을 포함할 수 있다.
블랙 평탄화층(113)은 후술할 유색물질층(113M, 도 15e)로부터 형성되기에 네거티브 감광성을 가질 수 있으며, 유색 안료를 포함하기에 외부광 반사를 방지할 수 있다. 유색 안료를 포함하는 블랙 평탄화층(113)은 외부에서 표시 장치를 향해 진행하는 외부광의 반사를 방지할 수 있고, 표시 장치의 콘트라스트를 향상시킬 수 있으며, 외부광으로 인해 제1 투명 평탄화층(111)을 구성하는 물질들이 광분해되어 발생하는 가스들로 인해 대향전극(230)이 산화되는 것을 방지할 수 있다.
블랙 평탄화층(113)은 제1 투명 평탄화층(111)의 상면으로부터 제2 두께(t2)를 가지며 제1 투명 평탄화층(111) 상에 배치될 수 있다. 일 실시예로, 제2 두께(t2)는 0.5㎛ 내지 2㎛일 수 있고, 0.6㎛ 내지 1.8㎛일 수 있으며, 0.8㎛ 내지 1.5㎛일 수 있는 등 다양한 변형이 가능하다.
제1 투명 평탄화층(111)의 제1 두께(t1)와 블랙 평탄화층(113)의 제2 두께(t2)는 동일할 수 있다. 예컨대, 제1 투명 평탄화층(111)의 제1 두께(t1)와 블랙 평탄화층(113)의 제2 두께(t2)는 상이할 수도 있다.
도 9를 참조하면, 블랙 평탄화층(113)에는 박막트랜지스터(TFT)와 화소전극(210)의 전기적 연결을 위한 제2 컨택홀(CNT2)이 구비될 수 있다. 표시 장치(1)의 박막트랜지스터(TFT)와 유기발광다이오드(OLED)는 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)을 통해 전기적으로 연결될 수 있다. 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1)과 상이한 제2 폭(w2)을 가질 수 있다. 일 실시예로, 제2 폭(w2)은 5㎛ 내지 7㎛일 수 있고, 6㎛ 내지 10㎛일 수 있으며, 4.5㎛ 내지 7.5㎛일 수 있는 등 다양한 변형이 가능하다. 예컨대, 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 보다 큰 폭으로 구비될 수 있다. 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 보다 큰 폭으로 구비됨으로써, 화소전극(210)이 연결전극인 소스전극(137) 또는 드레인전극(138)과 안정적으로 연결될 수 있다.
제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)과 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)은 기판(100)에 수직한 방향, 즉 z방향에서 중첩하며 배치될 수 있다. 일 실시예로, 제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)과 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)은 z방향에서 완전히 중첩하며 배치될 수 있다. 예컨대, 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)의 가장 작은 폭은 제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)의 가장 큰 폭보다 클 수 있어, 평면상에서 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)을 둘러싸는 형태로 배치될 수 있다.
다시 도 8을 참조하면, 블랙 평탄화층(113) 상에는 화소전극(210), 중간층(220), 및 대향전극(230)을 포함하는 유기발광다이오드(OLED)가 배치될 수 있다. 화소전극(210)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 및 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)을 통해 소스전극(137) 또는 드레인전극(138)과 전기적으로 연결될 수 있다. 즉, 유기발광다이오드(OLED)는 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 및 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)을 통해 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.
블랙 평탄화층(113) 상에는 화소전극(210)이 배치될 수 있다. 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 화소전극(210)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
블랙 평탄화층(113) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 화소전극(210)의 적어도 일부를 노출하는 제1 개구(OP1)를 가질 수 있다. 화소정의막(180)의 제1 개구(OP1)에 의해 노출된 영역을 발광영역(EA)으로 정의할 수 있다. 발광영역(EA)들의 주변은 비발광영역(NEA)으로서, 비발광영역(NEA)은 발광영역(EA)들을 둘러쌀 수 있다. 즉, 표시영역(DA)은 복수의 발광영역(EA)들 및 이들을 둘러싸는 비발광영역(NEA)을 포함할 수 있다. 화소정의막(180)은 화소전극(210) 상부의 대향전극(230) 사이의 거리를 증가시킴으로써, 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(180)은 예컨대, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(180) 상에는 스페이서(190)가 배치될 수 있다. 스페이서(190)는 후술할 중간층(220)을 형성하는 공정에서 사용되는 마스크에 의해 기판(100)과 스페이서(190) 사이에 개재되는 층들이 손상되는 것을 방지할 수 있다. 스페이서(190)는 화소정의막(180)과 동일한 물질을 포함할 수 있고, 하프 톤 마스크를 이용하여 화소정의막(180)과 동시에 형성될 수 있다.
화소정의막(180)의 제1 개구(OP1)의 내부에는 화소전극(210)에 대응되도록 중간층(220)이 배치될 수 있다. 중간층(220)은 발광층(220b)을 포함할 수 있으며, 발광층(220b)의 아래 및 위에는, 제1 기능층(220a) 및 제2 기능층(220c)이 선택적으로 배치될 수 있다.
제1 기능층(220a)은 정공 주입층(HIL: hole injection layer) 및/또는 정공 수송층(HTL: hole transport layer)을 포함할 수 있고, 제2 기능층(220c)은 전자 수송층(ETL: electron transport layer) 및/또는 전자 주입층(EIL: electron injection layer)을 포함할 수 있다.
발광층(220b)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층(220b)은 저분자 유기물 또는 고분자 유기물일 수 있다.
발광층(220b)이 저분자 유기물을 포함할 경우, 중간층(220)은 홀 주입층, 홀 수송층, 발광층(220b), 전자 수송층, 전자 주입층 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 저분자 유기물로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(napthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄((tris-8-hydroxyquinoline aluminum)(Alq3)) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
발광층(220b)이 고분자 유기물을 포함할 경우에는 중간층(220)은 대개 홀 수송층 및 발광층(220b)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylene vinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 발광층은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
발광층(220b)의 아래 및 위에 배치된, 제1 기능층(220a) 및 제2 기능층(220c)은 오픈 마스크를 이용하여 표시영역(DA)에 배치된 복수의 화소(P)들을 커버하도록 기판(100) 전체에 걸쳐 일체(一體)로 형성될 수 있다.
중간층(220) 상에는 대향전극(230)이 배치될 수 있다. 대향전극(230)은 중간층(220) 상에 배치되되, 중간층(220)의 전부를 덮는 형태로 배치될 수 있다. 대향전극(230)은 표시영역(DA) 상부에 배치되되, 표시영역(DA)의 전부를 덮는 형태로 배치될 수 있다. 즉, 대향전극(230)은 오픈 마스크를 이용하여 표시영역(DA)에 배치된 복수의 화소(P)들을 커버하도록 기판(100) 전체에 걸쳐 일체(一體)로 형성될 수 있다.
대향전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이고, 도 11은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 11은 도 10의 B 부분을 확대한 도면에 해당한다.
도 10의 실시예는 기판(100)과 제1 투명 평탄화층(111) 사이에 제2 투명 평탄화층(109)이 더 배치되고, 제2 투명 평탄화층(109) 상에 상부 구동전압라인(PL2)이 배치된다는 점에서 도 8의 실시예와 차이가 있다. 도 10의 구성 중 도 8과 동일한 구성에 대해서는 설명을 생략하고, 이하에서는 차이점을 위주로 설명한다.
도 10을 참조하면, 제3 절연층(107) 상에는 데이터라인(DL), 하부 구동전압라인(PL1), 및 연결전극인 소스전극(137)과 드레인전극(138)이 배치될 수 있다.
데이터라인(DL), 하부 구동전압라인(PL1), 및 연결전극인 소스전극(137)과 드레인전극(138)은 제2 투명 평탄화층(109)에 의해 덮일 수 있다. 제2 투명 평탄화층(109)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 제2 투명 평탄화층(109)은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide, PI), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸 메타크릴레이트(Poly(methy lmethacrylate), PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제2 투명 평탄화층(109)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제2 투명 평탄화층(109)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다. 제2 투명 평탄화층(109)은 투명한 재료를 포함할 수 있다. 예컨대, 제2 투명 평탄화층(109)은 투명한 폴리이미드로 구비될 수 있다. 또한, 제2 투명 평탄화층(109)은 포지티브 감광성 물질을 포함할 수 있다.
제2 투명 평탄화층(109)은 제3 절연층(107)의 상면으로부터 제3 두께(t3)를 가지며 제3 절연층(107) 상에 배치될 수 있다. 일 실시예로, 제3 두께(t3)는 0.5㎛ 내지 2㎛일 수 있고, 0.6㎛ 내지 1.8㎛일 수 있으며, 0.8㎛ 내지 1.5㎛일 수 있는 등 다양한 변형이 가능하다.
제2 투명 평탄화층(109) 상에는 상부 구동전압라인(PL2), 및 컨택메탈층(CM)이 배치될 수 있다. 상부 구동전압라인(PL2), 및 컨택메탈층(CM)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 상부 구동전압라인(PL2), 및 컨택메탈층(CM)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 일 실시예로, 상부 구동전압라인(PL2), 및 컨택메탈층(CM)은 동일 물질을 포함할 수 있다.
상부 구동전압라인(PL2)은 제2 투명 평탄화층(109)을 관통하는 컨택홀을 통해 하부 구동전압라인(PL1)과 전기적으로 연결되어, 구동전압라인(PL)을 통해 제공되는 구동전압(ELVDD)의 전압 강하를 방지할 수 있다. 컨택메탈층(CM)은 제2 투명 평탄화층(109)을 관통하는 컨택홀을 통해 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.
상부 구동전압라인(PL2), 및 컨택메탈층(CM) 상에는 제1 투명 평탄화층(111)이 배치될 수 있다. 제1 투명 평탄화층(111)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 제1 투명 평탄화층(111)은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide, PI), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸 메타크릴레이트(Poly(methy lmethacrylate), PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제1 투명 평탄화층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1 투명 평탄화층(111)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다. 일 실시예로, 제1 투명 평탄화층(111)은 투명하게 구비되도록 투명 폴리이미드를 포함할 수 있고, 포지티브 감광성 물질을 포함할 수 있다. 예컨대, 제1 투명 평탄화층(111)은 제2 투명 평탄화층(109)과 동일한 물질을 포함할 수 있다.
제1 투명 평탄화층(111)은 제2 투명 평탄화층(109)의 상면으로부터 제1 두께(t1)를 가지며 제2 투명 평탄화층(109) 상에 배치될 수 있다. 일 실시예로, 제1 두께(t1)는 0.5㎛ 내지 2㎛일 수 있고, 0.6㎛ 내지 1.8㎛일 수 있으며, 0.8㎛ 내지 1.5㎛일 수 있는 등 다양한 변형이 가능하다.
도 11을 참조하면, 제1 투명 평탄화층(111)에는 박막트랜지스터(TFT)와 화소전극(210)의 전기적 연결을 위한 제1 컨택홀(CNT1)이 구비될 수 있다. 표시 장치의 박막트랜지스터(TFT)와 유기발광다이오드(OLED)는 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1)을 통해 전기적으로 연결될 수 있다. 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1)은 제1 폭(w1)을 가질 수 있다. 일 실시예로, 제1 폭(w1)은 3㎛ 내지 5㎛일 수 있고, 2.7㎛ 내지 5.3㎛일 수 있으며, 2.5㎛ 내지 5.5㎛일 수 있는 등 다양한 변형이 가능하다.
다시 도 10을 참조하면, 제1 투명 평탄화층(111) 상에는 블랙 평탄화층(113)이 배치될 수 있다. 블랙 평탄화층(113)은 제1 투명 평탄화층(11) 상에 직접 배치될 수 있다. 블랙 평탄화층(113)은 유색의 물질을 포함할 수 있다. 예컨대, 블랙 평탄화층(113)은 유색 안료(pigment), 예컨대 백색 또는 검은색과 같은 소정의 색상의 안료를 포함할 수 있다. 일 실시예로, 블랙 평탄화층(113)은 검은색을 가질 수 있다. 예컨대, 블랙 평탄화층(113)은 폴리이미드(PI)계 바인더, 및 적색, 녹색과 청색이 혼합된 피그먼트를 포함할 수 있다. 또는, 블랙 평탄화층(113)은 cardo계 바인더 수지 및 락탐계 블랙 피그먼트(lactam black pigment)와 블루 피그먼트의 혼합물을 포함할 수 있다. 또는, 블랙 평탄화층(113)은 카본블랙을 포함할 수 있다.
블랙 평탄화층(113)은 후술할 유색물질층(113M, 도 15e)로부터 형성되기에 네거티브 감광성을 가질 수 있으며, 유색 안료를 포함하기에 외부광 반사를 방지할 수 있다. 유색 안료를 포함하는 블랙 평탄화층(113)은 외부에서 표시 장치를 향해 진행하는 외부광의 반사를 방지할 수 있고, 표시 장치의 콘트라스트를 향상시킬 수 있으며, 외부광으로 인해 제1 투명 평탄화층(111)을 구성하는 물질들이 광분해되어 발생하는 가스들로 인해 대향전극(230)이 산화되는 것을 방지할 수 있다.
블랙 평탄화층(113)은 제1 투명 평탄화층(111)의 상면으로부터 제2 두께(t2)를 가지며 제1 투명 평탄화층(111) 상에 배치될 수 있다. 일 실시예로, 제2 두께(t2)는 0.5㎛ 내지 2㎛일 수 있고, 0.6㎛ 내지 1.8㎛일 수 있으며, 0.8㎛ 내지 1.5㎛일 수 있는 등 다양한 변형이 가능하다.
제1 투명 평탄화층(111)의 제1 두께(t1), 블랙 평탄화층(113)의 제2 두께(t2), 및 제2 투명 평탄화층(109)의 제3 두께(t3)는 동일할 수 있다. 예컨대, 제1 투명 평탄화층(111)의 제1 두께(t1), 블랙 평탄화층(113)의 제2 두께(t2), 및 제2 투명 평탄화층(109)의 제3 두께(t3)는 상이할 수도 있다.
도 11을 참조하면, 블랙 평탄화층(113)에는 박막트랜지스터(TFT)와 화소전극(210)의 전기적 연결을 위한 제2 컨택홀(CNT2)이 구비될 수 있다. 표시 장치의 박막트랜지스터(TFT)와 유기발광다이오드(OLED)는 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)을 통해 전기적으로 연결될 수 있다. 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1)과 상이한 제2 폭(w2)을 가질 수 있다. 일 실시예로, 제2 폭(w2)은 5㎛ 내지 7㎛일 수 있고, 6㎛ 내지 10㎛일 수 있으며, 4.5㎛ 내지 7.5㎛일 수 있는 등 다양한 변형이 가능하다. 예컨대, 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 보다 큰 폭으로 구비될 수 있다. 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 보다 큰 폭으로 구비됨으로써, 화소전극(210)이 컨택메탈층(CM)과 안정적으로 연결됨으로써, 박막트랜지스터(TFT)와 화소전극(210)이 전기적으로 연결될 수 있다.
제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)과 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)은 기판(100)에 수직한 방향, 즉 z방향에서 중첩하며 배치될 수 있다. 일 실시예로, 제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)과 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2) z방향에서 완전히 중첩하며 배치될 수 있다. 예컨대, 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)의 가장 작은 폭은 제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)의 가장 큰 폭보다 클 수 있어, 평면상에서 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)을 둘러싸는 형태로 배치될 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 12는 도 2의 II-II' 선을 따라 취한 단면에 해당한다.
도 12를 참조하면, 벤딩영역(BA)을 중심으로 제1 비표시영역(NDA1)과 제2 비표시영역(NDA2)으로 정의될 수 있다. 기판(100)은 제1 기판(100a), 제1 기판(100a) 상에 배치된 제1 배리어층(100b), 제1 배리어층(100b) 상에 배치된 제2 기판(100c) 및 제2 기판(100c) 상에 배치된 제2 배리어층(100d)을 포함할 수 있다. 예컨대, 제1 기판(100a) 및 제2 기판(100c)은 폴리이미드(polyimide)를 포함할 수 있다. 제1 비표시영역(NDA1)과 제2 비표시영역(NDA2)의 기판(100) 상에는 버퍼층(101)이 배치될 수 있다. 버퍼층(101)은 기판(100) 상에 위치하여 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(101)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
제1 비표시영역(NDA1)과 제2 비표시영역(NDA2)의 버퍼층(101) 상에는 제1 절연층(103)이 배치될 수 있다. 제1 절연층(103)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제1 절연층(103)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다. 도시되지는 않았으나, 제1 비표시영역(NDA1)과 제2 비표시영역(NDA2) 상에 배치된 제1 절연층(103)의 적어도 일부는 벤딩영역(BA) 상으로 연장되어, 벤딩영역(BA)의 일부에도 제1 절연층(103)이 배치될 수 있다.
제1 비표시영역(NDA1)과 제2 비표시영역(NDA2)의 제1 절연층(103) 상에는 제2 절연층(105)이 배치될 수 있다. 제2 절연층(105)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제2 절연층(105)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다. 도시되지는 않았으나, 제1 비표시영역(NDA1)과 제2 비표시영역(NDA2) 상에 배치된 제2 절연층(105)의 적어도 일부는 벤딩영역(BA) 상으로 연장되어, 벤딩영역(BA)의 일부에도 제2 절연층(105)이 배치될 수 있다.
제1 비표시영역(NDA1)과 제2 비표시영역(NDA2)의 제2 절연층(105) 상에는 제3 절연층(107)이 배치될 수 있다. 제3 절연층(107)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제3 절연층(107)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다. 도시되지는 않았으나, 제1 비표시영역(NDA1)과 제2 비표시영역(NDA2) 상에 배치된 제3 절연층(107)의 적어도 일부는 벤딩영역(BA) 상으로 연장되어, 벤딩영역(BA)의 일부에도 제3 절연층(107)이 배치될 수 있다.
벤딩영역(BA)의 기판(100) 상에는 유기물층(108)이 배치될 수 있다. 유기물층(108)은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide, PI), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸 메타크릴레이트(Poly(methy lmethacrylate), PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 유기물층(108)은 전술한 제1 투명 평탄화층(111, 도 8) 또는 제2 투명 평탄화층(109, 도 10)과 동일한 물질을 포함할 수 있다.
벤딩영역(BA)의 유기물층(108) 상에는 제1 도전층(139)이 배치될 수 있다. 제1 도전층(139)은 전술한 소스전극(137, 도 8) 또는 드레인전극(138, 도 1)과 동일한 물질을 포함할 수 있다.
일 실시예로, 벤딩영역(BA), 제1 비표시영역(NDA1), 및 제2 비표시영역(NDA2) 상에 버퍼층(101), 제1 절연층(103), 제2 절연층(105), 및 제3 절연층(107)이 각각 일체로 형성된 후, 벤딩영역(BA) 상에 배치된, 버퍼층(101), 제1 절연층(103), 제2 절연층(105), 및 제3 절연층(107)이 제거될 수 있다. 예컨대, 벤딩영역(BA) 상에 배치된, 버퍼층(101), 제1 절연층(103), 제2 절연층(105), 및 제3 절연층(107)을 제거하는 공정 시, 제2 배리어층(100d)이 함께 제거될 수 있다.
벤딩영역(BA) 상에 배치된 유기물층(108)의 적어도 일부는 제1 비표시영역(NDA1), 및 제2 비표시영역(NDA2) 측으로 연장될 수 있다. 따라서, 제1 비표시영역(NDA1), 및 제2 비표시영역(NDA2) 상에도 유기물층(108)이 적어도 일부 배치될 수 있다.
벤딩영역(BA) 상에 무기 절연물을 포함하는 절연층들이 제거되고 유기 절연물을 포함하는 유기물층(108)이 배치됨으로써, 표시영역(DA)으로 크랙이 전파되는 것을 방지하고, 벤딩영역(BA) 상에 변형률을 향상시켜 신뢰성이 향상된 표시 장치를 구현할 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도들이다.
도 13을 참조하면, 기판(100) 상에 박막트랜지스터(TFT), 및 유기발광다이오드(OLED)가 배치되고, 박막트랜지스터(TFT)와 유기발광다이오드(OLED)는 전기적으로 연결되며, 유기발광다이오드(OLED) 상에는 박막봉지층(300a)이 배치될 수 있다. 박막봉지층(300a)은 기판(100) 상에, 기판(100)과 대향하며 배치될 수 있다.
기판(100)은 고분자 수지를 포함할 수 있다. 기판(100)은 제1 기판(100a), 제1 기판(100a) 상에 배치된 제1 배리어층(100b), 제1 배리어층(100b) 상에 배치된 제2 기판(100c) 및 제2 기판(100c) 상에 배치된 제2 배리어층(100d)을 포함할 수 있다. 예컨대, 제1 기판(100a) 및 제2 기판(100c)은 폴리이미드(polyimide)를 포함할 수 있다.
기판(100) 상에는 반도체층(134), 게이트전극(136), 및 연결전극인 소스전극(137)과 드레인전극(138)을 포함하는 박막트랜지스터(TFT)가 배치될 수 있다. 박막트랜지스터(TFT) 상에는 화소전극(210), 중간층(220), 및 대향전극(230)을 포함하는 유기발광다이오드(OLED)가 배치될 수 있다. 박막트랜지스터(TFT)와 유기발광다이오드(OLED)는 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1), 및 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)을 통해 전기적으로 연결될 수 있다.
유기발광다이오드(OLED)는 박막봉지층(300a)으로 커버될 수 있다. 박막봉지층(300a)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예로, 박막봉지층(300a)은 제1 무기봉지층(310) 및 제2 무기봉지층(330) 및 이들 사이의 유기봉지층(320)을 포함할 수 있다.
제1 무기봉지층(310) 및 제2 무기봉지층(330)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 또는/및 실리콘옥시나이트라이드를 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 유기봉지층(320)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다.
도 14를 참조하면, 기판(100) 상에 박막트랜지스터(TFT), 및 유기발광다이오드(OLED)가 배치되고, 박막트랜지스터(TFT)와 유기발광다이오드(OLED)는 전기적으로 연결되며, 유기발광다이오드(OLED) 상에는 봉지기판(300b)이 배치될 수 있다. 봉지기판(300b)은 기판(100) 상에, 기판(100)과 대향하며 배치될 수 있다.
기판(100)은 글래스재를 포함할 수 있다. 예컨대, 기판(100)은 SiO2를 주성분으로 하는 글래스재를 포함할 수 있다.
유기발광다이오드(OLED)는 봉지기판(300b)으로 커버될 수 있다. 봉지기판(300b)은 글래스재를 포함할 수 있다. 예컨대, 봉지기판(300b)은 SiO2를 주성분으로 하는 글래스재를 포함할 수 있다. 봉지기판(300b)은 기판(100)과 마주보도록 배치되며, 기판(100)과 봉지기판(300b) 사이에는 실링재(ST, 도 4)가 배치될 수 있다. 실링재(ST, 도 4)는 기판(100)의 가장자리에 위치하며, 기판(100)과 봉지기판(300b) 사이에서 표시영역(DA) 상에 배치된 유기발광다이오드(OLED)를 전체적으로 둘러쌀 수 있다.
도 15a 내지 도 15h는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정을 나타낸 단면도들이다.
이하 도 15a 내지 도 15h를 참조하여 표시 장치의 제조 방법을 순차적으로 설명한다.
일 실시예에 따른 표시 장치의 제조 방법은 기판(100) 상에 박막트랜지스터(TFT)를 형성하는 단계, 박막트랜지스터(TFT) 상에 제1 컨택홀(CNT1)을 구비하는 제1 투명 평탄화층(111)을 형성하는 단계, 제1 투명 평탄화층(111) 상에 제2 컨택홀(CNT2)을 구비하고, 유색의 안료 또는 카본 블랙을 포함하는 블랙 평탄화층(113)을 형성하는 단계, 및 블랙 평탄화층(113) 상에 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통해 박막트랜지스터(TFT)와 전기적으로 연결되는 화소전극(210)을 형성하는 단계를 포함할 수 있다.
도 15a에 도시된 바와 같이, 기판(100) 상에 박막트랜지스터(TFT)를 형성하는 단계에서는, 글라스재 또는 고분자 수지를 포함하는 기판(100) 상에 반도체층(134), 게이트전극(136), 및 연결전극인 소스전극(137)과 드레인전극(138)을 포함하는 박막트랜지스터(TFT)를 형성할 수 있다.
기판(100) 상에 버퍼층(101)이 형성될 수 있다. 버퍼층(101)은 기판(100) 상에 위치하여 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(101)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(101) 상에 반도체층(134)이 형성될 수 있다. 반도체층(134)은 버퍼층(101) 상에 형성되며, 게이트전극(136)과 중첩하는 채널영역(131) 및 채널영역(131)의 양측에 배치되되 채널영역(131)보다 고농도의 불순물을 포함하는 소스영역(132), 및 드레인영역(133)을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역(132)과 드레인영역(133)은 연결전극과 전기적으로 연결될 수 있다.
반도체층(134) 상에 제1 절연층(103)이 형성되고, 제1 절연층(103) 상에 게이트전극(136)이 형성되며, 게이트전극(136) 상에 제2 절연층(105)이 형성될 수 있다. 제1 절연층(103)과 제2 절연층(105)은 동일한 물질을 포함할 수 있다.
제1 절연층(103) 상에 스토리지 커패시터(Cst)가 형성될 수 있다. 스토리지 커패시터(Cst)는 하부전극(144) 및 하부전극(144)과 중첩하는 상부전극(146)을 포함할 수 있다.
상부전극(146) 상에 제3 절연층(107)이 형성될 수 있고, 제3 절연층(107) 상에 데이터라인(DL), 구동전압라인(PL), 연결전극인 소스전극(137), 및 드레인전극(138)이 형성될 수 있다.
기판(100) 상에 박막트랜지스터(TFT)를 형성하는 단계 이후에, 박막트랜지스터(TFT) 상에 제1 컨택홀(CNT1)을 구비하는 제1 투명 평탄화층(111)을 형성하는 단계가 수행될 수 있다.
박막트랜지스터(TFT) 상에 제1 컨택홀(CNT1)을 구비하는 제1 투명 평탄화층(111)을 형성하는 단계는, 박막트랜지스터(TFT) 상에 절연물질층(111M)을 형성하는 단계, 절연물질층(111M)의 일 부분을 노광하는 단계, 및 노광된 절연물질층(111M)을 현상하여 제1 컨택홀(CNT1)을 형성하는 단계를 포함할 수 있다. 또한, 노광된 절연물질층(111M)을 현상하여 제1 컨택홀(CNT1)을 형성하는 단계 이후에, 제1 투명 평탄화층(111)을 큐어링하는 단계를 더 포함할 수 있다.
도 15b에 도시된 바와 같이, 기판(100) 상에 박막트랜지스터(TFT)를 형성하는 단계 이후에, 박막트랜지스터(TFT) 상에 절연물질층(111M)을 형성할 수 있다. 절연물질층(111M)은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide, PI), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸 메타크릴레이트(Poly(methy lmethacrylate), PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 절연물질층(111M)은 투명한 재료를 포함할 수 있다. 예컨대, 절연물질층(111M)은 투명한 폴리이미드로 구비될 수 있다. 또한, 절연물질층(111M)은 포지티브 감광성 물질을 포함할 수 있다.
이후, 도 15c에 도시된 바와 같이, 박막트랜지스터(TFT) 상에 절연물질층(111M)을 코팅한 후, 제1 차광부(501)와 제1 투광부(502)를 포함하는 제1 마스크(500)를 이용하여 절연물질층(111M)의 일 부분을 노광하는 단계가 수행될 수 있다.
제1 마스크(500)의 제1 투광부(502)와 중첩하는 절연물질층(111M)의 일 부분이 노광될 수 있고, 제1 마스크(500)의 제1 차광부(501)와 중첩하는 절연물질층(111M)의 나머지 부분이 노광되지 않을 수 있다.
이후, 도 15d에 도시된 바와 같이, 노광된 절연물질층(111M)을 현상할 수 있다. 현상을 통해, 기판(100) 상에는 제1 컨택홀(CNT1)을 포함하는 제1 투명 평탄화층(111)이 형성될 수 있다. 현상을 통해, 기판(100) 상에 제1 투명 평탄화층(111)을 형성한 후, 소정의 온도에서 큐어링 공정이 진행될 수 있다.
제1 투명 평탄화층(111)은 제3 절연층(107)의 상면으로부터 제1 두께(t1)를 가지며 제3 절연층(107) 상에 형성될 수 있다. 일 실시예로, 제1 두께(t1)는 0.5㎛ 내지 2㎛일 수 있고, 0.6㎛ 내지 1.8㎛일 수 있으며, 0.8㎛ 내지 1.5㎛일 수 있는 등 다양한 변형이 가능하다.
제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1)은 제1 폭(w1)을 가질 수 있다. 일 실시예로, 제1 폭(w1)은 3㎛ 내지 5㎛일 수 있고, 2.7㎛ 내지 5.3㎛일 수 있으며, 2.5㎛ 내지 5.5㎛일 수 있는 등 다양한 변형이 가능하다.
이후, 제1 투명 평탄화층(111) 상에 제2 컨택홀(CNT2)을 구비하고, 제1 투명 평탄화층(111)과 상이한 물질인 유색의 안료 또는 카본 블랙을 포함하는 블랙 평탄화층(113)을 형성하는 단계가 수행될 수 있다.
제1 투명 평탄화층(111) 상에 제2 컨택홀(CNT2)을 구비하고, 제1 투명 평탄화층(111)과 상이한 물질인 유색의 안료 또는 카본 블랙을 포함하는 블랙 평탄화층(113)을 형성하는 단계는, 제1 투명 평탄화층(111) 상에 유색물질층(113M)을 형성하는 단계, 유색물질층(113M)의 일 부분을 노광하는 단계, 및 노광된 유색물질층(113M)을 현상하여 제2 컨택홀(CNT2)을 형성하는 단계를 포함할 수 있다. 또한, 노광된 유색물질층(113M)을 현상하여 제2 컨택홀(CNT2)을 형성하는 단계 이후에, 블랙 평탄화층(113)을 큐어링하는 단계를 더 포함할 수 있다.
도 15e에 도시된 바와 같이, 제1 투명 평탄화층(111)을 형성하는 단계 이후에, 제1 투명 평탄화층(111) 상에 유색물질층(113M)을 형성하는 단계가 수행될 수 있다. 유색물질층(113M)은 제1 투명 평탄화층(111)을 커버하도록 기판(100) 상에 전체적으로 코팅될 수 있다. 유색물질층(113M)은 제1 투명 평탄화층(111)과 다른 감광성을 가질 수 있다. 예컨대, 유색물질층(113M)은 네거티브 감광물질을 포함할 수 있다.
이후, 도 15f에 도시된 바와 같이, 제1 투명 평탄화층(111) 상에 유색물질층(113M)을 코팅한 후, 제2 차광부(601)와 제2 투광부(602)를 포함하는 제2 마스크(600)를 이용하여 유색물질층(113M)의 일 부분을 노광하는 단계가 수행될 수 있다.
제2 마스크(600)의 제2 투광부(602)와 중첩하는 유색물질층(113M)의 일 부분이 노광될 수 있고, 제2 마스크(600)의 제2 차광부(601)와 중첩하는 유색물질층(113M)의 나머지 부분이 노광되지 않을 수 있다.
이후, 도 15g에 도시된 바와 같이, 노광된 유색물질층(113M)을 현상할 수 있다. 예컨대, 유색물질층(113M)을 현상하는 공정에서는 유색물질층(113M)에서 노광된 부분이 잔존하고, 유색물질층(113M)에서 노광되지 않은 부분이 현상을 통해 제거될 수 있다. 이를 통해, 기판(100) 상에는 제2 컨택홀(CNT2)을 포함하는 블랙 평탄화층(113)이 형성될 수 있다. 기판(100) 상에 블랙 평탄화층(113)을 형성한 후, 소정의 온도에서 큐어링 공정이 진행될 수 있다.
블랙 평탄화층(113)은 유색의 물질을 가질 수 있다. 예컨대, 블랙 평탄화층(113)은 유색 안료(pigment), 예컨대 백색 또는 검은색과 같은 소정의 색상의 안료를 가질 수 있다. 일 실시예로, 블랙 평탄화층(113)은 검은색을 가질 수 있다. 예컨대, 블랙 평탄화층(113)은 폴리이미드(PI)계 바인더, 및 적색, 녹색과 청색이 혼합된 피그먼트를 포함할 수 있다. 또는, 블랙 평탄화층(113)은 cardo계 바인더 수지 및 락탐계 블랙 피그먼트(lactam black pigment)와 블루 피그먼트의 혼합물을 포함할 수 있다. 또는, 블랙 평탄화층(113)은 카본블랙을 포함할 수 있다.
블랙 평탄화층(113)은 유색물질층(113M)로부터 형성되기에 네거티브 감광성을 가질 수 있으며, 유색 안료를 포함하기에 외부광 반사를 방지할 수 있다. 유색 안료를 포함하는 블랙 평탄화층(113)은 외부에서 표시 장치를 향해 진행하는 외부광의 반사를 방지할 수 있고, 표시 장치의 콘트라스트를 향상시킬 수 있으며, 외부광으로 인해 제1 투명 평탄화층(111)을 구성하는 물질들이 광분해되어 발생하는 가스들로 인해 대향전극(230)이 산화되는 것을 방지할 수 있다.
블랙 평탄화층(113)은 제1 투명 평탄화층(111) 상에 직접 형성될 수 있다. 블랙 평탄화층(113)은 제1 투명 평탄화층(111)의 상면으로부터 제2 두께(t2)를 가지며 제1 투명 평탄화층(111) 상에 형성될 수 있다. 일 실시예로, 제2 두께(t2)는 0.5㎛ 내지 2㎛일 수 있고, 0.6㎛ 내지 1.8㎛일 수 있으며, 0.8㎛ 내지 1.5㎛일 수 있는 등 다양한 변형이 가능하다.
제1 투명 평탄화층(111)의 제1 두께(t1)와 블랙 평탄화층(113)의 제2 두께(t2)는 동일할 수 있다. 예컨대, 제1 투명 평탄화층(111)의 제1 두께(t1)와 블랙 평탄화층(113)의 제2 두께(t2)는 상이할 수도 있다.
블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1)과 상이한 제2 폭(w2)을 가질 수 있다. 일 실시예로, 제2 폭(w2)은 5㎛ 내지 7㎛일 수 있고, 6㎛ 내지 10㎛일 수 있으며, 4.5㎛ 내지 7.5㎛일 수 있는 등 다양한 변형이 가능하다. 예컨대, 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 보다 큰 폭으로 구비될 수 있다. 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 보다 큰 폭으로 구비됨으로써, 화소전극(210)이 연결전극인 소스전극(137) 또는 드레인전극(138)과 안정적으로 연결될 수 있다.
제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)과 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)은 기판(100)에 수직한 방향, 즉 z방향에서 중첩하며 배치될 수 있다. 일 실시예로, 제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)과 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2) z방향에서 완전히 중첩하며 배치될 수 있다. 예컨대, 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)의 가장 작은 폭은 제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)의 가장 큰 폭보다 클 수 있어, 평면상에서 블랙 평탄화층(113)에 구비된 제2 컨택홀(CNT2)은 제1 투명 평탄화층(111)에 구비된 제1 컨택홀(CNT1)을 둘러싸는 형태로 배치될 수 있다.
도 15h에 도시된 바와 같이, 제1 투명 평탄화층(111) 상에 블랙 평탄화층(113)을 형성하는 단계 이후에, 블랙 평탄화층(113) 상에 제1 컨택홀(CNT1), 및 제2 컨택홀(CNT2)을 통해 박막트랜지스터(TFT)와 전기적으로 연결되는 화소전극(210)을 형성하는 단계가 수행될 수 있다.
블랙 평탄화층(113) 상에는 화소전극(210)이 형성될 수 있다. 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 화소전극(210)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 형성될 수 있다.
화소전극(210)은 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 및 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)을 통해 소스전극(137) 또는 드레인전극(138)과 전기적으로 연결될 수 있다. 즉, 유기발광다이오드(OLED)는 제1 투명 평탄화층(111)에 정의된 제1 컨택홀(CNT1) 및 블랙 평탄화층(113)에 정의된 제2 컨택홀(CNT2)을 통해 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 종래의 표시 장치는, 외부광에 의해 평탄화층을 형성하는 유기 물질이 광분해되어 방출되는 가스들로 인해 대향전극이 산화되는 문제점이 존재하였다. 또한, 외부광에 의해 평탄화층을 형성하는 유기 물질의 광분해를 방지하고자 유색 안료 또는 카본 블랙을 포함하는 화소정의막을 화소전극 상에 배치하는 경우, 유색 안료 등이 화소전극과 반응하여 암점이 발생하는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 유기 물질을 포함하는 투명 평탄화층 상에 투명 평탄화층과 상이한 물질인, 유색 안료 또는 카본 블랙을 포함하는 블랙 평탄화층을 배치함으로써, 외부광에 의해 투명 평탄화층을 형성하는 유기 물질이 광분해되어 대향전극이 산화되는 것을 방지하고, 유색 안료 등이 화소전극과 반응하여 암점이 발생하는 것을 방지하며, 표시 장치의 콘트라스트를 향상시킬 수 있어, 신뢰성이 향상된 표시 장치를 제공할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 표시 장치
100: 기판
111: 제1 투명 평탄화층
113: 블랙 평탄화층
180: 화소정의막
210: 화소전극
220: 중간층
230: 대향전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는, 박막트랜지스터;
    상기 박막트랜지스터와 전기적으로 연결되는, 화소전극;
    상기 박막트랜지스터 및 상기 화소전극 사이에 개재되되, 상기 박막트랜지스터와 상기 화소전극의 전기적 연결을 위한 제1 컨택홀을 구비하고, 투명한 재료를 포함하는, 제1 투명 평탄화층; 및
    상기 제1 투명 평탄화층 상에 배치되되, 상기 박막트랜지스터와 상기 화소전극의 전기적 연결을 위한 제2 컨택홀을 구비하고, 유색의 안료 또는 카본 블랙을 포함하는, 블랙 평탄화층;
    을 구비하는, 표시 장치.
  2. 제1항에 있어서,
    상기 블랙 평탄화층은 상기 제1 투명 평탄화층 상에 직접 배치되고, 상기 제1 투명 평탄화층은 포지티브 감광성 물질을 포함하고, 상기 블랙 평탄화층은 네거티브 감광성 물질을 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 박막트랜지스터는, 반도체층, 상기 반도체층 상에 배치되는, 게이트전극, 및 상기 게이트전극 상에 배치되는, 연결전극을 포함하고,
    상기 반도체층과 상기 게이트전극은 제1 절연층에 의해 절연되고, 상기 게이트전극과 상기 연결전극은 제2 절연층 및 제3 절연층에 의해 절연되는, 표시 장치.
  4. 제3항에 있어서,
    상기 제1 투명 평탄화층은 상기 제3 절연층의 상면으로부터 제1 두께를 가지고, 상기 제1 두께는 0.5㎛ 내지 2㎛인, 표시 장치.
  5. 제4항에 있어서,
    상기 블랙 평탄화층은 상기 제1 투명 평탄화층의 상면으로부터 제2 두께를 가지고, 상기 제2 두께는 0.5㎛ 내지 2㎛인, 표시 장치.
  6. 제1항에 있어서,
    상기 제1 투명 평탄화층에 구비되는 상기 제1 컨택홀과 상기 블랙 평탄화층에 구비되는 상기 제2 컨택홀은 중첩하게 배치되는, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 컨택홀은 제1 폭을 가지고, 상기 제2 컨택홀을 상기 제1 폭과 상이한 제2 폭을 가지는, 표시 장치.
  8. 제7항에 있어서,
    상기 제1 폭은 3㎛ 내지 5㎛인, 표시 장치.
  9. 제7항에 있어서,
    상기 제2 폭은 5㎛ 내지 7㎛인, 표시 장치.
  10. 제1항에 있어서,
    상기 화소전극의 적어도 일부를 노출시키는 제1 개구를 포함하는, 화소정의막;
    상기 제1 개구에 중첩하는 발광층, 및 적어도 하나의 기능층을 포함하는 중간층; 및
    상기 중간층 상에 배치되는, 대향전극;
    을 더 포함하는, 표시 장치.
  11. 제10항에 있어서,
    상기 화소정의막 상에 배치되는, 스페이서를 더 포함하고,
    상기 스페이서는 상기 화소정의막과 동일한 물질을 포함하는, 표시 장치.
  12. 제3항에 있어서,
    상기 기판과 상기 제1 투명 평탄화층 사이에 개재되는, 제2 투명 평탄화층을 더 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 제2 투명 평탄화층은 상기 제3 절연층의 상면으로부터 제3 두께를 가지고, 상기 제3 두께는 0.5㎛ 내지 2㎛인, 표시 장치.
  14. 기판 상에 박막트랜지스터를 형성하는 단계;
    상기 박막트랜지스터 상에 제1 컨택홀을 구비하고 투명한 재료를 포함하는 제1 투명 평탄화층을 형성하는 단계;
    상기 제1 투명 평탄화층 상에 제2 컨택홀을 구비하고, 유색의 안료 또는 카본 블랙을 포함하는 블랙 평탄화층을 형성하는 단계; 및
    상기 블랙 평탄화층 상에 상기 제1 컨택홀, 및 상기 제2 컨택홀을 통해 상기 박막트랜지스터와 전기적으로 연결되는 화소전극을 형성하는 단계;
    를 포함하는, 표시 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 블랙 평탄화층을 형성하는 단계는,
    상기 제1 투명 평탄화층 상에 유색물질층을 형성하는 단계;
    상기 유색물질층의 일 부분을 노광하는 단계; 및
    상기 노광된 유색물질층을 현상하여 상기 제2 컨택홀을 형성하는 단계;
    를 포함하는, 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 컨택홀을 형성하는 단계 이후에,
    상기 블랙 평탄화층을 큐어링하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 블랙 평탄화층은 상기 제1 투명 평탄화층 상에 직접 배치되고, 상기 제1 투명 평탄화층은 포지티브 감광성 물질을 포함하고, 상기 블랙 평탄화층은 네거티브 감광성 물질을 포함하는, 표시 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 박막트랜지스터는, 반도체층, 상기 반도체층 상에 배치되는, 게이트전극, 및 상기 게이트전극 상에 배치되는, 연결전극을 포함하고,
    상기 반도체층과 상기 게이트전극은 제1 절연층에 의해 절연되고, 상기 게이트전극과 상기 연결전극은 제2 절연층 및 제3 절연층에 의해 절연되는, 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 투명 평탄화층은 상기 제3 절연층의 상면으로부터 제1 두께를 가지고, 상기 블랙 평탄화층은 상기 제1 투명 평탄화층의 상면으로부터 제2 두께를 가지는, 표시 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 제1 투명 평탄화층에 형성되는 상기 제1 컨택홀과 상기 블랙 평탄화층에 형성되는 상기 제2 컨택홀은 중첩하게 배치되고, 상기 제1 컨택홀은 제1 폭을 가지며, 상기 제2 컨택홀은 상기 제1 폭과 상이한 제2 폭을 가지는, 표시 장치의 제조 방법.
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