CN206628470U - 一种阵列基板及显示装置 - Google Patents

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Abstract

本实用新型实施例提供了一种阵列基板及显示装置，涉及显示技术领域，可解决由于过孔较深而导致的像素电极与漏极盘接触不良的问题，有利于实现高品质的画面显示。该阵列基板划分有多个像素单元；所述阵列基板包括设置在每个像素单元内的具有第一过孔的漏极盘和像素电极，以及设置在所述漏极盘上方的具有第二过孔的绝缘层；所述第二过孔露出所述第一过孔的至少部分区域以及位于所述第一过孔四周的所述漏极盘的部分区域；所述像素电极通过所述第二过孔与露出的所述漏极盘的部分区域相接触。

Description

一种阵列基板及显示装置
技术领域
本实用新型涉及显示技术领域，尤其涉及一种阵列基板及显示装置。
背景技术
薄膜晶体管显示面板的核心组成之一为阵列基板，通过薄膜晶体管驱动液晶或者有机发光二极管像素，生成显示图像。阵列基板上具有许多排列成多组的薄膜晶体管、像素电极、互相垂直交错的栅线(或称为栅线扫描线)和数据线(或称为数据信号线)、以及保存像素电压的存储电容。
为获得优良的显示画面，像素区(即设置像素电极的区域)需要通过平坦化的表面，以实现液晶层或有机发光二极管层间的均匀电场。一般在源漏金属层(即与薄膜晶体管的源极、漏极同层设置的作为存储电容上电极的漏极盘)之上形成起保护作用的钝化层和平坦化的有机材料层，像素电极通过贯穿钝化层和有机平坦化层的过孔与源漏金属层相接触以形成电性连接。
然而，有机平坦化层的厚度一般设计地较厚，1μm以上，其厚度范围通常为1～5μm。在钝化层和有机平坦化层上需要通过套刻工艺(overlay，即在同一位置多次形成过孔)形成贯穿二者的过孔，由于过孔较深(在1μm以上)，容易在源漏金属层表面产生光刻胶残留，导致像素电极与源漏金属层接触不良，使得该阵列基板应用到显示产品后在显示屏上产生亮点或暗点。
实用新型内容
鉴于此，为解决现有技术的问题，本实用新型的实施例提供一种阵列基板及显示装置，可解决由于过孔较深而导致的像素电极与漏极盘接触不良的问题，有利于实现高品质的画面显示。
为达到上述目的，本实用新型的实施例采用如下技术方案：
一方面、本实用新型实施例提供了一种阵列基板，划分有多个像素单元；所述阵列基板包括设置在所述像素单元内的具有第一过孔的漏极盘和像素电极，以及设置在所述漏极盘上方的具有第二过孔的绝缘层；所述第二过孔露出所述第一过孔的至少部分区域以及位于所述第一过孔四周的所述漏极盘的部分区域；所述像素电极通过所述第二过孔与露出的所述漏极盘的部分区域相接触。
可选的，所述多个像素单元由栅绝缘层隔离开的交叉设置的多根栅线与多根数据线限定出；所述阵列基板还包括，设置在衬底基板上位于相邻两根栅线之间的存储电容下电极线；所述漏极盘设置在所述栅绝缘层之上，且所述漏极盘与所述存储电容下电极线有重叠；设置在所述漏极盘与所述栅绝缘层之间的有源层保留图案；所述有源层保留图案至少有部分区域与所述第二过孔重叠。
优选的，所述存储电容下电极线为公共电极线。
优选的，所述有源层保留图案小于所述漏极盘的图案。
优选的，所述有源层保留图案具有露出所述栅绝缘层的开口；所述开口与所述第一过孔的至少部分区域重叠。
优选的，每个像素单元内还设置有，薄膜晶体管；用于连接所述薄膜晶体管的漏极与所述漏极盘的漏极连接线。
优选的，每个漏极盘上的所述第一过孔的数量为两个，且分别设置在所述漏极连接线的两侧。
可选的，所述绝缘层包括依次远离所述衬底基板的钝化层与平坦化层。
可选的，所述第二过孔露出所述第一过孔的部分区域。
优选的，所述开口的长度和宽度范围为1～20μm。
可选的，所述第一过孔和/或所述第二过孔的形状为矩形、圆形、椭圆形中的任一种。
可选的，所述第一过孔的长度和宽度范围为1～20μm；和/或，所述第二过孔的长度和宽度范围为1～20μm。
优选的，所述有源层保留图案的厚度范围为0.01～1μm。
优选的，所述有源层保留图案的长度和宽度范围为1～20μm。
另一方面、本实用新型实施例还提供了一种显示装置，包括上述所述的阵列基板。
基于此，通过本实用新型实施例提供的上述具有台阶的过孔设计的阵列基板，使得像素电极与漏极盘相接触的区域形成了一个台阶状的突起，此区域被绝缘层覆盖的厚度小于没有突起的区域的绝缘层的厚度，在第二过孔的套刻工艺过程中，绝缘层的厚度越薄，越不容易产生光刻胶残留，使得像素电极可以与漏极盘形成良好的接触,有利于提高工艺良率。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型实施例提供的一种阵列基板在漏极盘与像素电极连接处的剖视结构示意图；
图2为本实用新型实施例提供的一种阵列基板的局部俯视结构示意图；
图3为图2中A-A'方向的剖面结构示意图；
图4为本实用新型实施例1提供的一种阵列基板的存储电容剖面结构示意图；
图5为本实用新型实施例2提供的一种阵列基板的存储电容剖面结构示意图；
图6为本实用新型实施例3提供的一种阵列基板的存储电容剖面结构示意图；
图7为本实用新型实施例4提供的一种阵列基板制备流程示意图一；
图8为本实用新型实施例4提供的一种阵列基板制备流程示意图二；
图9为本实用新型实施例4提供的一种阵列基板制备流程示意图三；
图10为本实用新型实施例4提供的一种阵列基板制备流程示意图四；
图11为本实用新型实施例4提供的一种阵列基板制备流程示意图五；
图12为本实用新型实施例4提供的一种阵列基板制备流程示意图六；
图13为本实用新型实施例4提供的一种阵列基板制备流程示意图七。
附图标记：
10-衬底基板；11-栅绝缘层；12-有源层保留图案；120-有源层薄膜；20-栅线；21-存储电容下电极线(公共电极线)；300-源漏金属薄膜；30-数据线；31-漏极盘；32-漏极连接线；40-绝缘层；41-钝化层；42-平坦化层；50-像素电极。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
需要指出的是，除非另有定义，本实用新型实施例中所使用的所有术语(包括技术和科学术语)具有与本实用新型所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
例如，本实用新型专利申请说明书以及权利要求书中所使用的术语“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，仅是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上/上方”、“下/下方”等指示的方位或位置关系的术语为基于附图所示的方位或位置关系，仅是为了便于说明本实用新型的技术方案的简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
并且，由于本实用新型实施例所涉及的阵列基板中诸如TFT等结构的实际尺寸非常微小，为了清楚起见，本实用新型实施例附图中的各结构尺寸均被放大，不代表实际尺寸与比例。
如图1所示，本实用新型实施例提供了一种阵列基板，划分有多个像素单元；该阵列基板包括设置在每个像素单元内的具有第一过孔(图中标记为V1)的漏极盘31和像素电极50，以及设置在漏极盘31上方的具有第二过孔(图中标记为V2)的绝缘层40；第二过孔V2露出第一过孔V1的至少部分区域以及位于第一过孔V1四周的漏极盘31的部分区域(图中标记为31a)；像素电极50通过第二过孔V2与露出的漏极盘31的部分区域31a相接触。
需要说明的是，上述的漏极盘31通常是与每个像素单元内的薄膜晶体管的源极、漏极以及与源极相连的数据线30同层设置的结构，可作为每个像素单元中的存储电容的一个电极，以获得更大的电容面积。
这里，本实用新型实施例中所指的“同层设置”是针对至少两种图案而言的，是指将至少两种图案设置在同一层衬底上的结构。具体的，是通过同一构图工艺在采用同种材料制成的薄膜上形成上述的至少两种图案。
即，漏极盘31与前述的薄膜晶体管的源极、漏极以及数据线30均设置在同一衬底(例如栅绝缘层之上)，且采用同种材料具有相同或大致相近的厚度，其厚度范围可在0.05～1μm。
漏极盘31上的第一过孔V1的形状可以是封闭式，也可以是开放式的，本实用新型实施例对此不作限定，该过孔只需露出下方的衬底(如栅绝缘层)即可。
参考图1所示，第二过孔V2露出第一过孔V1的至少部分区域以及位于第一过孔V1四周的漏极盘31的部分区域31a，即第二过孔V2露出的第一过孔V1的边界处形成了台阶状，从而使得后续形成的像素电极50通过第二过孔V2与露出的漏极盘31的部分区域31a直接接触。像素电极50可以采用ITO(全称为Indium Tin Oxide，即氧化铟锡)，IZO(全称为IndiumZinc Oxide，即氧化铟锌)，ITZO(全称为Zinc Indium Tin Oxide，即锌铟锡氧化物)或其他透明金属氧化物导电材料制备，其厚度范围可在0.01～μm。
由于漏极盘31上设置有第一过孔V1，相对于漏极盘31下方的例如栅绝缘层这样的衬底而言，漏极盘31更远离栅绝缘层，而第一过孔V1由于贯穿了漏极盘31，故第一过孔V1是暴露出栅绝缘层的。这样一来，在通过相应的构图工艺在绝缘层40上形成第二过孔V2时，由于光刻胶通常是采用例如旋涂法涂布的，光刻胶在对应于第一过孔V1四周的漏极盘31的部分区域31a的上方厚度会小于对应于第一过孔V1的上方厚度，使得光刻胶如果发生残留时，不易残留在厚度较小的区域(该区域即位于第一过孔V1四周的漏极盘31的部分区域31a的上方)；而更容易残留在厚度较大的区域(该区域即位于第一过孔V1的上方)，由于这一区域是第一过孔V1的区域没有漏极盘31的金属部分，故即使发生光刻胶也不会对像素电极50与漏极盘31的接触造成影响，从而保证二者具有良好的电性连接。
这里，典型的构图工艺是指应用一次掩模板，通过光刻胶曝光、显影、刻蚀光刻胶露出的薄膜以形成特定图案、并去除光刻胶的工艺。
基于此，通过本实用新型实施例提供的上述具有台阶的过孔设计的阵列基板，使得像素电极50与漏极盘31相接触的区域(即31a)形成了一个台阶状的突起，此区域被绝缘层40覆盖的厚度小于没有突起的区域的绝缘层40的厚度，在第二过孔V2的套刻工艺过程中，绝缘层40的厚度越薄，越不容易产生光刻胶残留，使得像素电极可以与漏极盘31形成良好的接触,有利于提高工艺良率。
并且，本实用新型实施例提供的上述阵列基板中的过孔结构不需要增加额外的工艺步骤，使用与现有的薄膜晶体管阵列基板的传统工艺相同的方法就可以制备，有利于工业化制备。
在上述基础上进一步的，如图2和图3所示，多个像素单元由栅绝缘层11(由于栅绝缘层通常为透明材质，故在图2所示的平面图中未示意出)隔离开的交叉设置的多根栅线20与多根数据线30限定出；上述阵列基板还包括，设置在衬底基板10上位于相邻两根栅线20之间的存储电容下电极线21；漏极盘31设置在栅绝缘层之上，且漏极盘31与存储电容下电极线21有重叠；设置在漏极盘31与栅绝缘层之间的有源层保留图案12；有源层保留图案12至少有部分区域与第二过孔V2重叠。
需要说明的是，衬底基板10具体可以是玻璃基板、或柔性塑料基板、或不锈钢薄片基板，其厚度范围可为0.01～1mm。
栅绝缘层11的材料具体可以是氮化硅、或氧化硅、或氮氧化硅、或氮化硅和氧化硅、或氧化铝、或其它具有一定介电常数的有机/无机绝缘介质，可以是单层结构，也可以是多层结构，例如氧化硅/氮化硅，其厚度范围可为0.01～1μm。
每个像素单元中均设置有一个或多个薄膜晶体管，薄膜晶体管的栅极通常是从栅线20上延伸出的分支，其上形成有有源层。
设置在漏极盘31与栅绝缘层之间的有源层保留图案12是与每个像素单元内的薄膜晶体管的有源层同层设置的结构。即有源层保留图案12与薄膜晶体管的有源层均设置在栅绝缘层11之上，具体分别是位于存储电容下电极线21上方和栅极的上方，且采用同种材料具有相同或大致相近的厚度，可以采用非晶硅，或低温多晶硅，或氧化物半导体制备，其厚度范围可为0.01～1μm。
由于第二过孔V2与第一过孔V1的边界处形成的台阶设计，使得像素电极50与漏极盘31相接触的区域(即31a)由于下方有源层保留图案12的存在而使得台阶状的突起相对于栅绝缘层11的衬底更为突出，此区域被绝缘层40覆盖的厚度小于没有突起的区域的绝缘层40的厚度，在第二过孔V2的套刻工艺过程中，绝缘层40的厚度越薄，越不容易产生光刻胶残留，使得像素电极可以与漏极盘31形成良好的接触,有利于提高工艺良率。
由于在现有技术中，每个像素单元中的存储电容的结构设计一般可以分为存储电容在公共电极线上和存储电容在栅线上，由于存储电容在公共电极线上的结构可以提供更大的面积和电容，有利于降低由于薄膜晶体管的漏电流而导致的像素电压偏差，故目前通常均是采用存储电容在公共电极线上的设计，即公共电极线作为存储电容的下电极。存储电容的另一个电极可以由漏极盘和/或像素电极构成，其绝缘介质一般采用栅绝缘层，以达到通过降低绝缘介质的厚度而增大存储电容值的目的。由于像素电极作为存储电容的另一个电极时需要通过钝化层过孔接触，过孔的存在限制了电容面积。因此，目前存储电容的另一个电极一般选择漏极盘，以获得更大的电容面积。
因此在本实用新型实施例提供的上述阵列基板中，存储电容下电极线21具体为公共电极线。并且，设置在相邻两根栅线20之间的公共电极线可以为一根也可以为多根，具体可取决于阵列基板的电路设计，本实用新型实施例对此不作限定。
并且，公共电极线通常是与栅线20通过同一构图工艺形成的，即采用同种材料具有相同或大致相近的厚度，其厚度范围可为0.05～1μm。
公共电极线可以采用Cu，Al，Mo，Ti，Cr，W，Nd，Nb等金属材料制备，也可以采用这些材料的合金制备。栅线、公共电极线或数据线可以是单层结构，也可以采用多层结构，如Mo\Al\Mo，Ti\Al\Ti，Ti\Cu\Ti，Mo\Cu\Ti等等。
需要说明的是，上述的公共电极线可以是本领域技术人员通常所理解的常用公共电极线，即施加了显示装置驱动所用的公共电压的金属走线；还可以是普通的电极线，即施加不同于公共电压的常稳直流电压。
参考图3所示，上述有源层保留图案12上具有露出栅绝缘层11的开口(图中标记为a)，该开口a可以与第一过孔V1的至少部分区域重叠，也可以完全重叠。其中，有源层保留图案12被开口a间隔开来的距离范围可在1～20μm。
进一步的，参考图2所示，在上述阵列基板中，有源层保留图案12小于漏极盘31的图案，从而提供一种存储电容的新设计结构，同时具有较大的电容面积以保存像素电压，并具有导通像素电极与漏极电性连接的功能，又能避免因为过孔套刻工艺问题而造成的像素电极与漏极盘接触不良的问题，有利于实现高品质的画面显示，具体如下所述。
参考图3所示，在一个像素单元内的某一部分(例如为像素单元的中间区域内)形成存储电容，存储电容的第一电极(即更靠近衬底基板10的下电极)由公共电极线的一部分构成，存储电容的第二电极(即更远离衬底基板10的上电极)的第一部分由漏极盘31构成、第二部分由直接相接触的漏极盘31与像素电极50的部分构成、第三部分由像素电极50构成。
具体的，每个像素单元中的存储电容由三部分构成，图中分别标记为C1、C2和C3。其中，漏极盘31构成的存储电容C1的电极和公共电极线构成的存储电容C1的电极之间的绝缘介质包含栅绝缘层11，但不包含有源层保留图案12；漏极盘31与像素电极50直接相接触的部分构成存储电容C2的电极和公共电极线构成的存储电容C2的电极之间的绝缘介质包含栅绝缘层11和有源层保留图案12；像素电极50构成存储电容C3的电极和公共电极线构成的存储电容C3的电极之间的绝缘介质包含栅绝缘层11，但不包含有源层保留图案12。
为了保证存储电容具有较大的电容面积，在存储电容区域，漏极盘31的宽度与公共电极线的宽度大致相等。并且，存储电容区域的有源层保留图案12可以形成开放式或封闭式的包围形状。
进一步的，参考图2所示，每个像素单元内还设置有，薄膜晶体管(图中未示意出)以及用于连接薄膜晶体管的漏极与漏极盘31的漏极连接线32。
在上述基础上进一步的，参考图2所示，每个漏极盘31上的第一过孔V1的数量优选为两个，且分别设置在漏极连接线32的两侧，以保证像素电极50可与漏极盘31充分接触以保证电性连接的稳定性，并降低过孔构图的难度。
在上述基础上，参考图1或图3所示，绝缘层40具体可包括依次远离衬底基板10的钝化层41与平坦化层42。钝化层41为形成在数据线30、薄膜晶体管和漏极盘31之上的起保护作用的绝缘层，钝化层41的厚度范围可为0.01～1μm，一般包含氮化硅薄膜，其厚度远小于有机平坦化层42。平坦化层42厚度范围可为0.1～10μm，一般包含有机材料例如亚克力、聚酰亚胺、树脂等。
下面提供4个具体实施例，用于详细描述上述的阵列基板。
实施例1
图4为本实用新型实施例1提供的一种存储电容的平面示意图，如图所示，漏极盘31的宽度范围在1～20μm，基本全部覆盖栅绝缘层11(图中未示意出)，至少一部分覆盖有源层保留图案12，有源层保留图案12的长度和宽度范围在1～20μm。并且有源层保留图案12内部形成封闭式开口a(图中未示意出)暴露出栅绝缘层11，在此位置附近形成封闭式的漏极盘31上的第一过孔V1并暴露出栅绝缘层11，封闭式的第一过孔V1的长度和宽度范围在1～20μm。封闭式的第一过孔V1的大小和形状基本接近有源层保留图案12内部的封闭式开口a，即有源层保留图案12基本全部被漏极盘31覆盖，在有源层保留图案12内暴露出栅绝缘层11的位置处基本没有源漏金属薄膜。在存储电容的漏极盘31上的第一过孔V1位置附近形成绝缘层40上的第二过孔V2，至少暴露出漏极盘31上的第一过孔V1的一部分(或全部)，以及邻近第一过孔V1的漏极盘31的一部分，所暴露出的漏极盘31的源漏金属部分与像素电极50直接相接触形成电性连接，绝缘层40上的第二过孔V2的长度和宽度范围可在1～20μm。
本实施例1中的第一过孔V1和/或第二过孔V2形状可以是封闭式的正方形、或矩形、或圆形、或椭圆形、或其它的封闭形状。
实施例2
图5为本实用新型实施例2提供的一种存储电容的平面示意图，如图所示，漏极盘31的宽度范围在1～20μm，基本全部覆盖栅绝缘层11(图中未示意出)，至少一部分覆盖有源层保留图案12，有源层保留图案12的长度和宽度范围在1～20μm。并且有源层保留图案12内部形成封闭式开口a(图中未示意出)暴露出栅绝缘层11，在此位置附近形成开放式的漏极盘31上的第一过孔V1暴露出栅绝缘层11，开放式的第一过孔V1的长度和宽度范围在1～20μm。开放式的第一过孔V1的大小和形状基本接近有源层保留图案12内部的封闭式开口a，即有源层保留图案12的至少一部分被漏极盘31覆盖，有源层保留图案12内暴露出栅绝缘层11的位置处基本没有源漏金属薄膜。在存储电容的漏极盘31上的第一过孔V1位置附近形成绝缘层40上的第二过孔V2，至少暴露出漏极盘31上的第一过孔V1的一部分(或全部)，以及邻近第一过孔V1的漏极盘31的一部分，所暴露出的漏极盘31的源漏金属部分与像素电极50直接相接触形成电性连接，绝缘层40上的第二过孔V2的长度和宽度范围可在1～20μm。
本实施例2中的第一过孔V1和/或第二过孔V2形状可以是开放式的正方形、或矩形、或圆形、或椭圆形、或其它的开放形状。
其中，每个漏极盘31上的开放式的第一过孔V1的开口方向相反。
实施例3
图6为本实用新型实施例3提供的一种存储电容的平面示意图，如图所示，漏极盘31的宽度范围在1～20μm，基本全部覆盖栅绝缘层11(图中未示意出)，至少一部分覆盖有源层保留图案12，有源层保留图案12的长度和宽度范围在1～20μm。并且有源层保留图案12内部形成封闭式开口a(图中未示意出)暴露出栅绝缘层11，在此位置附近形成开放式的漏极盘31上的第一过孔V1暴露出栅绝缘层11，开放式的第一过孔V1的长度和宽度范围在1～20μm。开放式的第一过孔V1的大小和形状基本接近有源层保留图案12内部的封闭式开口a，即有源层保留图案12的至少一部分被漏极盘31覆盖，有源层保留图案12内暴露出栅绝缘层11的位置处基本没有源漏金属薄膜。在存储电容的漏极盘31上的第一过孔V1位置附近形成绝缘层40上的第二过孔V2，至少暴露出漏极盘31上的第一过孔V1的一部分(或全部)，以及邻近第一过孔V1的漏极盘31的一部分，所暴露出的漏极盘31的源漏金属部分与像素电极50直接相接触形成电性连接，绝缘层40上的第二过孔V2的长度和宽度范围可在1～20μm。
本实施例3中的第一过孔V1和/或第二过孔V2形状可以是开放式的正方形、或矩形、或圆形、或椭圆形、或其它的开放形状。其中，每个漏极盘31上的开放式的第一过孔V1的开口方向相同。
在上述基础上，本实用新型实施例进一步提供一种可获得具有上述实施例1至实施例3结构的阵列基板的具体制备工艺流程。
实施例4
图7至图13为本实用新型实施例4提供的一种阵列基板的制备工艺流程示意图。
步骤S01、如图7所示，在衬底基板10上通过溅射、或者磁控溅射、或者反应溅射形成一层金属薄膜，例如Mo、或Cr等，或者形成多层金属薄膜，例如Mo/Al/Mo，Ti/Al/Ti，Ta/Cu/Ta，TaN/Cu/TaN，MoNb/Cu等，其中金属薄膜的厚度范围可在0.01～1μm。通过光刻工艺和化学腐蚀或者等离子体腐蚀的方法，形成公共电极线21，同时还形成栅线20和栅极。
步骤S02、如图8所示，在形成公共电极线21和栅线20以及栅极的衬底基板10上依次沉积栅绝缘层11和包含半导体薄膜的有源层薄膜120。
上述各层具体可以采用等离子体增强化学气相沉积(Plasma Enhanced ChemicalVapor Deposition，简称为PECVD)、或者低压化学气相沉积(Low-pressure ChemicalVapor Deposition，简称为LPCVD)、或者金属有机物化学气相沉积(Metal-OrganicChemical Vapor Deposition，简称为MOCVD)、或者其它化学气相沉积方法、或者溅射方法分别沉积绝缘薄膜和半导体薄膜，形成栅绝缘层11和有源层薄膜120。
其中，栅绝缘层11的材料可以是氮化硅、或者氧化硅、或者氮化硅和氧化硅、或者氧化铝、或者氧化钒、或者上述绝缘薄膜的组合、或者其它具有一定介电常数和低漏电的绝缘介质，其厚度范围在0.01～1μm。有源层薄膜120的材料可以是非晶硅薄膜、或者低温多晶硅薄膜、或者氧化镓铟锌、或者氧化锌、或者其它氧化物半导体薄膜、或者III-V族半导体薄膜、或者II-VI族半导体薄膜、或者有机半导体薄膜，其厚度范围在0.01～1μm。
步骤S03、如图9所示，通过光刻工艺和等离子体腐蚀工艺在栅绝缘层11上形成位于栅极上方的对应于薄膜晶体管的有源层(图中未示意出)以及位于存储电容区的有源层保留图案12，其中有源层保留图案12上形成封闭式或者开放式的开口a，以暴露出栅绝缘层11，有源层保留图案12的尺寸范围在2～20μm，其开口a的尺寸范围在2～20μm。
步骤S04、如图10所示，在栅绝缘层11和有源层保留图案12上通过溅射、或者磁控溅射、或者反应溅射形成源漏金属薄膜300，该薄膜可以为一层金属薄膜，例如Mo、或Cr等，或者形成多层金属薄膜，例如Mo/Al/Mo，Ti/Al/Ti，Ta/Cu/Ta，TaN/Cu/TaN，MoNb/Cu等，其中金属薄膜的厚度范围在0.01～1μm。此金属薄膜作为待形成的数据线、薄膜晶体管的源极、漏极、漏极连接线以及作为存储电容上电极的漏极盘的材料。
步骤S05、如图11所示，通过光刻工艺和化学腐蚀或者等离子体腐蚀的方法，形成具有第一过孔V1的漏极盘31，同时形成数据线和薄膜晶体管的源极、漏极以及漏极连接线。
其中，漏极盘31至少覆盖存储电容区域的有源层保留图案12的一部分，并且基本不覆盖有源层保留图案12上的开口所暴露出的栅绝缘层11。漏极盘31可以通过同层设置的漏极连接线与薄膜晶体管的漏极相连；或者直接与薄膜晶体管的漏极相连，即漏极连接线与漏极盘31为一体结构。
步骤S06、如图12所示，在形成漏极盘31、数据线以及薄膜晶体管的源极、漏极的衬底基板10上依次沉积钝化层41和包含有机材料的平坦化层42，可以使用等离子体增强化学气相沉积(PECVD)、或者低压化学气相沉积(LPCVD)、金属有机物化学气相沉积(MOCVD)、或者其它化学气相沉积方法、或者溅射方法沉积钝化层41，钝化层41一般为厚度范围在0.01～1μm的氮化硅。平坦化层42可以采用厚度范围为0.1～10μm的亚克力、聚酰亚胺等有机材料，采用与光刻胶涂覆类似的旋转涂覆方式沉积在钝化层41之上。
步骤S07、如图13所示，形成贯穿钝化层41与平坦化层42的第二过孔V2。具体成孔方式可以采用但不限于以下方式，
方式一、通过一次光刻工艺形成平坦化层42上的过孔，在利用平坦化层42作为掩膜版通过化学腐蚀或者等离子体腐蚀形成钝化层41上的过孔，两个绝缘层上的过孔位置重叠，即形成了露出下方漏极盘31以及栅绝缘层11的第二过孔V2。
方式二、在第一次光刻工艺形成平坦化层42上的过孔之后，在衬底基板10表面涂覆一层光刻胶，通过第二次光刻工艺以及等离子体腐蚀或化学腐蚀的方法形成钝化层41上的过孔。
方式三、在第一次光刻工艺以及等离子体腐蚀或化学腐蚀的方法形成钝化层41上的过孔之后，在衬底基板10表面涂覆一层有机材料薄膜形成平坦化层42，通过第二次光刻工艺形成平坦化层42上的过孔。
需要指出的是，采用上述步骤S01至步骤S07均可获得具有上述实施例1至实施例3结构的阵列基板，仅在涉及有源层保留图案12上的开口a、漏极盘31上的第一过孔V1以及贯穿钝化层41与平坦化层42的第二过孔V2的光刻工艺中的光刻胶图形的处理中作灵活调整，以获得封闭式或者开放式的开口和/或过孔形状。具体工艺可沿用现有技术，本实用新型实施例对此不再赘述。
基于此，采用上述制备方法获得的阵列基板中，有源层保留图案12的开口暴露出的栅绝缘层11要低于有源保留图案12和漏极盘31的高度，高度差大致范围在0.02～2μm，使得有源层保留图案12的开口暴露出的栅绝缘层11之上涂覆的光刻胶比覆盖有源层保留图案12的漏极盘31之上涂覆的光刻胶大致要厚约0.02～2μm。光刻工艺过程中容易在第一过孔V1的位置处产生光刻胶残留，而第一过孔V1处漏极盘31的金属部分是断开的，即使有光刻胶的残留也不会影响其与像素电极50的电性连接，而在第二过孔V2的位置光刻胶的厚度较薄，基本不产生光刻胶残留，此位置处的漏极盘31与像素电极50是直接相接触以形成电性连接的，可保证二者具有良好的电性连接，且具有较低的接触电阻。
在上述基础上，本实用新型实施例还提供了一种显示装置，包括上述的阵列基板。
上述显示装置具体可以是液晶显示器、液晶电视、OLED(全称为Organic Light-Emitting Display，有机电致发光显示)显示器、OLED电视、平板电脑、手机、数码相框、导航仪等具有任何显示功能的产品或者部件。
需要说明的是，尽管在本实用新型所有实施例中，以薄膜晶体管的源极与数据线相连而使薄膜晶体管的漏极通过漏极盘与像素电极电性连接为例进行了说明，然而本领域的技术人员应当明白，由于薄膜晶体管的源极与漏极在结构和组成上的可互换性，也可以将薄膜晶体管的漏极与数据线相连而使薄膜晶体管的源极通过漏极盘与像素电极电性连接，这属于本实用新型的上述实施例的等同变换。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种阵列基板，划分有多个像素单元；其特征在于，所述阵列基板包括设置在所述像素单元内的具有第一过孔的漏极盘和像素电极，以及设置在所述漏极盘上方的具有第二过孔的绝缘层；所述第二过孔露出所述第一过孔的至少部分区域以及位于所述第一过孔四周的所述漏极盘的部分区域；所述像素电极通过所述第二过孔与露出的所述漏极盘的部分区域相接触。
2.根据权利要求1所述的阵列基板，其特征在于，所述多个像素单元由栅绝缘层隔离开的交叉设置的多根栅线与多根数据线限定出；所述阵列基板还包括，
设置在衬底基板上位于相邻两根栅线之间的存储电容下电极线；所述漏极盘设置在所述栅绝缘层之上，且所述漏极盘与所述存储电容下电极线有重叠；
设置在所述漏极盘与所述栅绝缘层之间的有源层保留图案；所述有源层保留图案至少有部分区域与所述第二过孔重叠。
3.根据权利要求2所述的阵列基板，其特征在于，所述存储电容下电极线为公共电极线。
4.根据权利要求2所述的阵列基板，其特征在于，所述有源层保留图案小于所述漏极盘的图案。
5.根据权利要求2所述的阵列基板，其特征在于，所述有源层保留图案具有露出所述栅绝缘层的开口；所述开口与所述第一过孔的至少部分区域重叠。
6.根据权利要求2所述的阵列基板，其特征在于，每个像素单元内还设置有，薄膜晶体管；用于连接所述薄膜晶体管的漏极与所述漏极盘的漏极连接线。
7.根据权利要求6所述的阵列基板，其特征在于，每个漏极盘上的所述第一过孔的数量为两个，且分别设置在所述漏极连接线的两侧。
8.根据权利要求2所述的阵列基板，其特征在于，所述绝缘层包括依次远离所述衬底基板的钝化层与平坦化层。
9.根据权利要求1所述的阵列基板，其特征在于，所述第二过孔露出所述第一过孔的部分区域。
10.根据权利要求5所述的阵列基板，其特征在于，所述开口的长度和宽度范围为1～20μm。
11.根据权利要求1所述的阵列基板，其特征在于，所述第一过孔和/或所述第二过孔的形状为矩形、圆形、椭圆形中的任一种。
12.根据权利要求1所述的阵列基板，其特征在于，所述第一过孔的长度和宽度范围为1～20μm；和/或，所述第二过孔的长度和宽度范围为1～20μm。
13.根据权利要求2所述的阵列基板，其特征在于，所述有源层保留图案的厚度范围为0.01～1μm。
14.根据权利要求2所述的阵列基板，其特征在于，所述有源层保留图案的长度和宽度范围为1～20μm。
15.一种显示装置，其特征在于，包括如权利要求1至14任一项所述的阵列基板。
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