JP3352851B2 - 半導体集積回路装置の配線方法 - Google Patents

半導体集積回路装置の配線方法

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JP3352851B2 JP19474995A JP19474995A JP3352851B2 JP 3352851 B2 JP3352851 B2 JP 3352851B2 JP 19474995 A JP19474995 A JP 19474995A JP 19474995 A JP19474995 A JP 19474995A JP 3352851 B2 JP3352851 B2 JP 3352851B2
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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板上の論
理素子に配線を施すことにより所望の回路動作を実現す
る半導体集積回路装置の配線方法に関し、特に、ディレ
イスペックの厳しい信号の配線を行う場合に適した半導
体集積回路装置の配線方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の設計においては、
半導体基板上に配置された複数の論理素子を金属薄膜で
形成される配線を施すことにより所望の回路動作を実現
しているが、実際に半導体基板上に配線を行うと、信号
を引き回す配線の抵抗・容量により信号の伝搬遅延 (以
下、ディレイと記す。) が生じ、そのため各信号のタイ
ミングが合わず、回路の正常動作が得られないというこ
とが起きる場合がある。このような問題は、大別すると
データパス系とクロック系の２つで起きる。データパス
系の信号では、セットアップ・ホールドタイムの制約が
あるので、例えば、レジスタ間のパスディレイで上下限
の制約を守らないと、データが時間内に渡らないという
問題が生じてしまう。一方、クロック系の信号では、ス
キューの制約があるので、例えば、チップ内のスキュー
の上限制約を守らないと、同時に動作する必要があるフ
リップフロップ等の素子が同時に動作することができ
ず、そのためデータが正確に渡らないという問題が生じ
てしまう。また、チップ内のディレイの上下限制約を守
らないと、他のチップとのスキューが生じるために、シ
ステムとしての誤動作が起きてしまうのである。
【０００３】このため、従来より、上述した配線の抵抗
・容量によるディレイの削減及びスキューの最小化のた
めの対策技術が講じられている。例えば、特開平４−２
６９８６０、特開平５−５４１００、特開平６−１１４
９５１等である。
【０００４】ところが、近年の配線の微細化に伴って、
ＶＩＡの縮小化が進んでいるためにこれまではほとんど
無視することができたＶＩＡの抵抗が上記ディレイに影
響を及ぼす程の大きな値となってきたのである。
【０００５】というのは、ＶＩＡの縮小化が進むにつれ
て、従来の配線材料 (通常は、Ａｌが用いられてい
る。) をＶＩＡのスルーホール部に完全に埋め込むこと
は困難となったために、スルーホール部には別の配線材
料を埋め込んでＶＩＡを形成するプロセス技術が確立さ
れたが、逆に、この別材料をスルーホール部に用いたた
めに従来のようにＶＩＡの抵抗を無視することができな
くなってしまったのである。
【０００６】例えば、トランジスタのゲート長が０．５
μｍ以下となる世代のプロセス技術において、この別材
料としてＷ (タングステン) を使用すると、１つのスル
ーホールを持つＶＩＡの抵抗値は数Ωにもなってしま
う。
【０００７】従って、従来では問題とならなかったＶＩ
Ａ抵抗に基づくディレイの削減及びスキューの最小化に
も対策を講じる必要が生じてきているのである。
【０００８】一方、ＶＩＡ抵抗を下げる技術としては、
これまでにも講じられている。例えば、ＶＩＡ自体の形
状を配線幅よりも太くしてスルーホールの面積を大きく
することでＶＩＡの抵抗を下げるという技術がある。し
かし、この技術は、本来製造工程におけるＶＩＡの発生
位置のずれに対処することが目的である技術なので、直
接ＶＩＡ抵抗を下げるという目的のためには用いられて
はいなかった。また、電源配線において、スルーホール
の数を調節することによりＶＩＡ抵抗を変化させて必要
な電流値を得る技術が特開平２−１４０９５２に開示さ
れている。しかし、この技術は、配線する際にＶＩＡ抵
抗によるディレイを考慮しているものではなかった。
【０００９】このように、従来から講じられている対策
技術は、配線の抵抗・容量によるディレイについての対
策が行われているだけであり、ＶＩＡ抵抗によるディレ
イについては対策が行われていなかった。また、ＶＩＡ
抵抗を下げる技術は講じられてはいたが、それらはＶＩ
Ａ抵抗によるディレイを考慮しているものではなかっ
た。
【００１０】
【発明が解決しようとする課題】以上説明したように、
従来の技術では、近年の配線の微細化により問題となる
ＶＩＡ抵抗によるディレイの削減及びスキューの最小化
には何ら対策は講じられてはいなかった。
【００１１】そこで、本発明は、上記事情に鑑みて成さ
れたものであり、その目的は、ＶＩＡ抵抗によるディレ
イの調節を行うことで、ディレイスペックの厳しい信号
の配線を施すことができる半導体集積回路装置の配線方
法を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに第１の発明は、半導体集積回路装置上の素子間に配
線を行う半導体集積回路装置の配線方法において、各素
子の配置位置に基づいて各素子間に信号を配線して配線
経路を決定し、前記配線経路上の信号の伝搬遅延が所定
の範囲を満たしているか判断し、前記伝搬遅延が所定の
範囲を満たしていない場合には、前記配線経路上のＶＩ
Ａのスルーホールの個数、面積またはその両方を、前記
伝搬遅延が所定の範囲を満たすように変更することを特
徴とする。
【００１３】上記構成よれば、配線経路上のＶＩＡのス
ルーホールの個数、面積またはその両方を変更すること
でそのＶＩＡの抵抗を調節するので、前記配線経路にお
ける信号の伝搬遅延を所定の範囲内にすることができ
る。
【００１４】ここで、前記配線経路上のＶＩＡのスルー
ホールの個数、面積またはその両方を、前記伝搬遅延が
所定の範囲を満たすように変更する際に、前記配線経路
の最小線幅経路上において、少なくとも１個以上のＶＩ
Ａが複数のスルーホール、最小面積よりも広いスルーホ
ールまたはその両方を持つように変更することが好まし
い。
【００１５】また、前記配線経路上のＶＩＡのスルーホ
ールの個数、面積またはその両方を、前記伝搬遅延が所
定の範囲を満たすように変更する際に、前記素子の端子
に最も近い前記ＶＩＡのスルーホールを変更することが
好ましい。
【００１６】さらに、前記配線経路上のＶＩＡのスルー
ホールの個数、面積またはその両方を、前記伝搬遅延が
所定の範囲を満たすように変更する際に、前記ＶＩＡが
発生していない前記配線経路上では、異なる配線層を用
いて前記ＶＩＡを発生させることが好ましい。
【００１７】第２の発明は、与えられた２つ配線経路に
対して、各配線経路のディレイバランス分岐点を結線し
てバランス配線を行う半導体集積回路装置の配線方法に
おいて、与えられた２つ配線経路上のＶＩＡのスルーホ
ールの個数、面積またはその両方を調節することで、前
記ディレイバランス分岐点を移動させ、２つの配線経路
のディレイバランス分岐点を結ぶ配線経路を短くするこ
とを特徴とする。
【００１８】上記構成によれば、与えられた２つ配線経
路にバランス配線を行う場合に、２つ配線経路上のＶＩ
Ａのスルーホールの個数、面積またはその両方を調節す
ることで、前記ディレイバランス分岐点を移動させるの
で、２つの配線経路のディレイバランス分岐点を結ぶ配
線経路を短くすることができ、伝搬遅延を削減すること
ができる。
【００１９】第３の発明は、半導体集積回路装置上の素
子の端子に配線を行う半導体集積回路装置の配線方法に
おいて、各素子に電気的等価で、かつスルーホールの個
数、面積またはその両方の異なるＶＩＡを発生させるこ
とができる端子を複数用意し、要求される伝搬遅延に応
じて上記複数の端子から配線を接続する端子を選択し
て、前記ＶＩＡのスルーホールの個数、面積またはその
両方を変更することを特徴とする。
【００２０】上記構成によれば、各素子に電気的等価
で、かつスルーホールの個数、面積またはその両方の異
なるＶＩＡを発生させることができる端子を複数用意す
るので、ＶＩＡ抵抗の低減による配線経路の伝搬遅延の
削減を容易に行うことができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図１は、本発明の実施の形態に係る
半導体集積回路装置の配線方法の処理手順の概略を示す
フローチャートである。図１に示す処理手順は４つの処
理ステップから構成されている。なお、この処理の事前
には、各素子の配置位置は決定されているものとする。
【００２２】図１において、まず、各素子の配置位置に
基づいて、各素子間に信号を配線してその配線経路を求
める (ステップ１) 。
【００２３】次に、ステップ１で求めた配線経路上の信
号のディレイを計算し、その値が予め決められているデ
ィレイスペックを満たしているか判断する。なお、スペ
ックを満たしていればここで作業は終了し、満たしてい
なければ次のステップに進む(ステップ２) 。
【００２４】次に、スペックを満たしていない配線経路
上に存在するＶＩＡの中から、変更の対象となるＶＩＡ
を選択する (ステップ３) 。
【００２５】次に、ステップ３で選択したＶＩＡのスル
ーホールの数・面積を、与えられたスペックを満たすこ
とができるように変更する (ステップ４) 。
【００２６】最後に、再びステップ２で、ステップ４の
変更処理が行われた配線経路のディレイを計算し、その
値がスペックを満たしているか判断し、満たしていれば
ここで作業は終了し、満たしていなければ、スペックを
満たすことができるまでステップ２からステップ４を繰
り返す。
【００２７】次に、ステップ４におけるＶＩＡのスルー
ホールの数・面積の変更方法について説明する。
【００２８】最初に、ＶＩＡの抵抗を低減する方法につ
いて説明する。
【００２９】ＶＩＡの抵抗を低減するためには、１ＶＩ
Ａ当たりのスルーホールの面積を大きくすることが必要
である。従って、ＶＩＡの抵抗を低減する方法として
は、面積が同じスルーホールを１ＶＩＡ当たり複数発生
させる、また、１ＶＩＡ当たり１スルーホールの場合
は、スルーホールの面積を大きくする方法が上げられ
る。
【００３０】以下、図面を用いて具体的にＶＩＡ抵抗の
低減方法について説明する。
【００３１】図２は、半導体集積回路装置において、通
常の１ＶＩＡ当たり１個のスルーホールを発生させたＶ
ＩＡの構成の一例を示す図である。図２において、第１
層配線２１と第２層配線２３がスルーホール２５によっ
て接続され、また、ＶＩＡは最小の領域で発生させてい
る。トランジスタのゲート長が０．５μｍ以下の世代で
スルーホールに埋め込む導電材料としてＷを用いると、
図２に示すＶＩＡの抵抗値は数Ωとなる。以下、説明の
ために図２に示すＶＩＡの抵抗値を１Ωとする。
【００３２】図３は、半導体集積回路装置において、１
ＶＩＡ当たり２個のスルーホールを発生させたＶＩＡの
構成の一例を示す図である。図３において、第１層配線
３１と第２層配線３３がスルーホール３５Ａ及び３５Ｂ
によって接続されている。図３に示すＶＩＡでは、図２
に示すスルーホール２５と同じ面積のスルーホール３５
Ａ及び３５Ｂを発生させているので、１ＶＩＡ当たりの
スルーホールの面積は２倍となり抵抗値は半減する。従
って、図３に示すＶＩＡの抵抗値は０．５Ωとなる。
【００３３】図４は、半導体集積回路装置において、１
ＶＩＡ当たり４個のスルーホールを発生させたＶＩＡの
構成の一例を示す図である。図４において、第１層配線
４１と第２層配線４３がスルーホール４５Ａ、４５Ｂ、
４５Ｃ及び４５Ｄによって接続されている。図４に示す
ＶＩＡでは、図２に示すスルーホール２５と同じ面積の
スルーホール４５Ａ、４５Ｂ、４５Ｃ及び４５Ｄを発生
させているので、１ＶＩＡ当たりのスルーホールの面積
は４倍となり抵抗値は１／４となる。従って、図４に示
すＶＩＡの抵抗値は０．２５Ωとなる。
【００３４】図５は、半導体集積回路装置において、１
ＶＩＡ当たり１個のスルーホールを発生させたＶＩＡの
構成の他の一例を示す図である。図５において、第１層
配線５１と第２層配線５３がスルーホール５５によって
接続されている。図５に示すＶＩＡでは、図２に示すス
ルーホール２５よりも面積の大きいスルーホール５５を
発生させており、その抵抗値は、次の (１) 式で示すよ
うにスルーホール５５の面積に反比例する。 Ｒ＝ρ×ｌ／Ｓ…… (１) ここで、ＲはＶＩＡの抵抗値、ρは材料固有の抵抗値、
Ｓはスルーホールの面積、ｌは定数である。
【００３５】従って、図５に示すＶＩＡの抵抗値は、
(１) 式よりスルーホール５５の面積を大きくすればす
るほど小さくなる。このように、ＶＩＡの抵抗を低減す
ることができる。
【００３６】次に、ＶＩＡ抵抗の低減による配線経路の
ディレイ削減方法について図面を用いて説明する。
【００３７】図６は、素子内の端子に信号線を通常の１
個のスルーホールを発生させたＶＩＡにより接続させた
例を示す図であり、素子６１の端子６３と信号線６５が
スルーホール６７によって接続されている。図６におい
て、ＶＩＡの抵抗値をｒvia、ＶＩＡ以降の下流側の全
容量をＣとすると、ＶＩＡ抵抗によるディレイＤ1 は、
次の (２) 式で与えられる。 Ｄ1 ＝ｒvia ×Ｃ…… (２)
【００３８】図７は、素子内の端子に信号線を２個のス
ルーホールを発生させたＶＩＡにより接続させた例を示
す図であり、素子７１の端子７３と信号線７５が図６に
示すスルーホール６７と同じ面積のスルーホール７７Ａ
及び７７Ｂによって接続されている。図７に示すＶＩＡ
の抵抗値は図３で説明したようにｒvia の１／２となる
ので、ＶＩＡ抵抗によるディレイＤ2 は、次の (３) 式
で与えられる。 Ｄ2 ＝ (ｒvia ／２) ×Ｃ…… (３) 上記 (２) 、 (３) 式から明らかなように、ＶＩＡ抵抗
によるディレイが半減していることがわかる。
【００３９】さらに、ＶＩＡが下流側不可容量の大きい
出力端子の近くであると、出力端子のＯＮ抵抗をＲon、
全容量をＣ0 とすると、図６に示すＶＩＡ抵抗によるデ
ィレイＤ3 、図７に示すＶＩＡ抵抗によるディレイＤ4
はそれぞれ次の式で与えられる。 Ｄ3 ＝ (Ｒon＋ｒvia ) ×Ｃ0 …… (４) Ｄ4 ＝ (Ｒon＋ｒvia ／２) ×Ｃ0 …… (５) 上記 (４) 、 (５) 式から明らかなように、ディレイを
大きく削減することができる。
【００４０】図８は、電気的に等価な端子を複数用意し
た素子の接続例を示す図である。図８ (ａ) において、
素子８１は、電気的に等価な端子８３Ａと端子８３Ｂ、
及び、その他の端子８５Ａ及び端子８５Ｂを有してお
り、端子８３Ａと端子８３Ｂはそれぞれ異なる面積のス
ルーホールを発生させるＶＩＡを形成することができる
ようになっている。
【００４１】図８ (ｂ) はＶＩＡ抵抗によるディレイを
削減する必要のない場合で、素子８１の端子８３Ａと信
号線８７を通常の１個のスルーホール８９Ａによって接
続している。
【００４２】一方、図８ (ｃ) はＶＩＡ抵抗によるディ
レイを削減する必要がある場合で、素子８１の端子８３
Ｂと信号線８７を図８ (ｂ) に示すスルーホール８９Ａ
と同じ面積の４個のスルーホール８９Ｂによって接続し
ている。
【００４３】このように、異なる面積のスルーホールを
発生させたＶＩＡを形成することができる電気的等価端
子を予め１つの素子に設けておくことで、ＶＩＡ抵抗の
低減による配線経路のディレイ削減を容易に行うことが
できる。なお、図８ (ｃ) で示した例では、均一の面積
のスルーホールを複数個発生させているが、面積の広い
スルーホールを１個、若しくは複数発生させてもよい。
【００４４】ここまでは、ＶＩＡの抵抗を低減すること
で配線経路のディレイを削減する方法について述べてき
たが、ここからは、ＶＩＡの抵抗を利用することで配線
経路にディレイを付加する方法について図面を用いて説
明する。
【００４５】図９は、配線経路上に数個のＶＩＡを形成
してディレイを付加した例を示す図である。図９ (ａ)
はＶＩＡを形成する前、 (ｂ) はＶＩＡを形成した後を
それぞれ示している。
【００４６】配線９１上にスルーホール９５Ａ及び９５
Ｂを発生させることにより、配線９１Ａと異なる層の配
線９３をスルーホール９５Ａによって接続し、再び配線
９３と配線９１Ａをスルーホール９５Ｂによって接続し
ている。
【００４７】信号が配線９１Ａから配線９１Ｂの方向に
伝搬している場合、配線９１Ｂの配線容量をＣ91B 、配
線抵抗をＲ91B 、配線９３の配線容量をＣ93、配線抵抗
をＲ93、ＶＩＡ９５Ａ及び９５Ｂの抵抗をｒ95A 、ｒ
95B とすると、ＶＩＡ９５Ｂ以下のディレイＤ5 、ＶＩ
Ａ９５Ａ以下のディレイＤ6 はそれぞれ次の式で与えら
れる。 Ｄ5 ＝ (Ｒ91B ／２＋ｒ95B ) ×Ｃ91B …… (６)
【数１】 Ｄ6 ＝ (Ｒ93／２＋ｒ95A ) ×Ｃ93＋ (Ｒ93＋ｒ95A ) ×Ｃ91B ＋ (Ｒ91B ／２＋ｒ95B ) ×Ｃ91B …… (７)
【００４８】一方、ＶＩＡ抵抗を考慮しないで、配線９
３及び９１ＢのディレイＤ7 を計算すると、
【数２】 Ｄ7 ＝Ｒ93× (Ｃ93／２＋Ｃ91B ) ＋Ｒ91B ×Ｃ91B ／２…… (８) で与えられる。 (７) 、 (８) 式から明らかなように、
ＶＩＡ９５Ａ及び９５Ｂの抵抗ｒ95A 及びｒ95B による
ディレイが増加していることがわかる。
【００４９】図１０は、配線経路上に数個のＶＩＡを形
成してディレイを付加した他の例を示す図である。図１
０ (ａ) はＶＩＡを形成する前、 (ｂ) はＶＩＡを形成
した後をそれぞれ示している。
【００５０】ここでは、図１０ (ａ) に示すように第１
層配線１０１と第２層配線１０３がスルーホール１０５
によって接続されている配線経路を、図１０ (ｂ) に示
すようにスルーホール１０７Ａ及び１０７Ｂを発生させ
ることで、ＶＩＡ抵抗によるディレイを増加させてい
る。
【００５１】このように、配線経路に発生させたＶＩＡ
の抵抗を利用することで配線経路に大きな変更を行うこ
となく配線経路のディレイを増加させることができる。
また、ディレイのバランス配線を行う場合にディレイの
小さい配線ツリー部において、上述したようにＶＩＡを
発生させてそのＶＩＡの個数、スルーホールの個数及び
面積を調節することにより、ディレイを揃えることも可
能となる。
【００５２】次に、クロック信号の配線等における２分
木型配線構造の配線に対して、ＶＩＡのスルーホールの
数や面積を調節してバランス配線することで、ディレイ
・スキューの低減を行う方法について図面を用いて説明
する。図１１は、２分木型配線構造の配線の一例を示す
図であり、図１１ (ａ) は、ＶＩＡのスルーホールの数
や面積を調節を行わずにバランス配線した例であり、
(ｂ) は、ＶＩＡのスルーホールの数や面積を調節を行
ってバランス配線した例である。
【００５３】図１１ (ａ) において、第１層配線１１１
Ａと第２層配線１１３Ａは、通常の１個のスルーホール
１１５Ａを発生させたＶＩＡにより接続され、また、配
線１１１Ｂ、配線１１３Ｂ及び配線１１１Ｃは、通常の
１個のスルーホール１１５Ｃ及び１１５Ｄを発生させた
ＶＩＡにより接続されている。そして、上記配線経路１
１１Ａ−１１３Ａと配線経路１１１Ｂ−１１３Ｂ−１１
１Ｃは、それぞれの配線経路のディレイバランス分岐点
１１７Ａ及び１１７Ｂを結ぶ配線経路１１９Ａにより接
続されている。
【００５４】そして、図１１ (ｂ) に示すように、第１
層配線１１１Ａと第２層配線１１３Ａを図１１ (ａ) の
スルーホール１１５Ａと同じ面積のスルーホール１１５
Ｂを２個発生させたＶＩＡによる接続に変更すると、 ｒ115B＜ｒ115A…… (９) となる。ここで、ｒ115Aは図１１ (ａ) に示すスルーホ
ール１１５ＡのＶＩＡの抵抗、ｒ115Bは図１１ (ｂ) に
示す２個のスルーホール１１５ＢのＶＩＡの抵抗であ
る。
【００５５】また、図１１ (ａ) に示す第１層配線１１
１Ａ上のディレイバランス分岐点１１７Ａにおける第２
層配線１１３Ａ側のディレイＤ8 は、上記ＶＩＡの変更
により、
【数３】 Ｄ8 ＝ｒ115A-117A ・ (Ｃ113A＋Ｃ115A-117A ／２) ＋ｒ115A・Ｃ113A＋Ｄ113A…… (１０) から
【数４】 Ｄ´8 ＝ｒ115A-117A ・ (Ｃ113A＋Ｃ115A-117A ／２) ＋ｒ115B・Ｃ113A＋Ｄ113A…… (１１) と変わる。ここで、ｒ115A-117A はスルーホール１１５
ＡのＶＩＡとディレイバランス分岐点１１７Ａの間の第
１層配線１１１Ａの配線抵抗、Ｃ113Aは第２層配線の配
線容量、Ｃ115A-117A はスルーホール１１５ＡのＶＩＡ
とディレイバランス分岐点１１７Ａの間の第１層配線１
１１Ａの配線容量、Ｄ113Aは第２層配線におけるディレ
イである。
【００５６】ここで、 (９) 式から Ｄ´8 ＜Ｄ8 …… (１２) であるので、上記ＶＩＡの変更により、ディレイバラン
ス分岐点１１７Ａはディレイバランスする点ではなくな
り、図１１ (ｂ) に示すように第２層配線１１３Ａと反
対側に移動したディレイバランス分岐点１１７Ｃが新た
なディレイバランスする点となる。
【００５７】なお、ディレイバランス分岐点１１７Ｃの
移動によって増加する配線抵抗ｒ11 5B-117C 、配線容量
Ｃ115B-117C が、 ｒ115B-117C ＞ｒ115A-117A …… (１３) Ｃ115B-117C ＞Ｃ115A-117A …… (１４) であり、また、図１１ (ｂ) に示す第１層配線１１１Ａ
上のディレイバランス分岐点１１７Ｂにおける第２層配
線１１３Ａ側のディレイＤ8 は、
【数５】 Ｄ8 ＝ｒ115B-117C ・ (Ｃ113A＋Ｃ115B-117C ／２) ＋ｒ115B・Ｃ113A＋Ｄ113A…… (１５) であるので、このＤ8 と第１層配線１１１Ａ上のディレ
イバランス分岐点１１７Ｂにおける第２層配線１１３Ａ
と反対側のディレイとディレイバランスする点がディレ
イバランス分岐点１１７Ｃとなる。同様にして、図１１
(ａ) に示すディレイバランス分岐点１１７Ｂを図１１
(ｂ) に示すディレイバランス分岐点１１７Ｄに移動さ
せることができる。
【００５８】上述したようにディレイバランス分岐点を
移動させると、図１１ (ａ) 、 (ｂ) から明らかなよう
に、２つの配線経路のディレイバランス分岐点を結ぶ配
線経路は短くなっていることがわかる。
【００５９】このように、２分木型配線構造の配線に対
してＶＩＡのスルーホールの数や面積を調節してバラン
ス配線することにより、２つの配線経路のディレイバラ
ンス分岐点を結ぶ配線経路を短くすることができるの
で、前記配線経路によるディレイの削減を行うことがで
きる。さらに、上述した方法でボトムアップに配線ツリ
ーを構築していくことにより、全体のディレイを削減す
ることができる。また、ディレイバランス分岐点を所望
の配線上に求めることができない場合には、上述した方
法により所望の配線上に求めることができるので、スキ
ューの低減をすることができる。
【００６０】なお、本発明をディレイスペックの厳しい
信号の配線に限定して適用すれば、ＶＩＡのスルーホー
ルの個数及び面積の増加は配線領域の面積に大きな影響
を及ぼすことはない。
【００６１】
【発明の効果】以上説明したように本発明によれば、Ｖ
ＩＡのスルーホールの個数や面積を変更することにより
ＶＩＡの抵抗を下げることができるので、配線経路にお
いてＶＩＡ抵抗によるディレイを削減することができ
る。
【００６２】また、配線経路に発生させたＶＩＡの抵抗
を利用することで配線経路に大きな変更を行うことなく
配線経路のディレイを調節することができる。
【００６３】さらに、２分木型配線構造の配線に対して
ＶＩＡのスルーホールの数や面積を調節してバランス配
線することにより、２つの配線経路のディレイバランス
分岐点を結ぶ配線経路を短くすることができるので、前
記配線経路によるディレイの削減を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体集積回路装置
の配線方法の処理手順の概略を示すフローチャートであ
る。
【図２】半導体集積回路装置において、通常の１ＶＩＡ
当たり１個のスルーホールを発生させたＶＩＡの構成の
一例を示す図である。
【図３】半導体集積回路装置において、１ＶＩＡ当たり
２個のスルーホールを発生させたＶＩＡの構成の一例を
示す図である。
【図４】半導体集積回路装置において、１ＶＩＡ当たり
４個のスルーホールを発生させたＶＩＡの構成の一例を
示す図である。
【図５】半導体集積回路装置において、１ＶＩＡ当たり
１個のスルーホールを発生させたＶＩＡの構成の他の一
例を示す図である。
【図６】素子内の端子に信号線を通常の１個のスルーホ
ールを発生させたＶＩＡにより接続させた例を示す図で
ある。
【図７】素子内の端子に信号線を２個のスルーホールを
発生させたＶＩＡにより接続させた例を示す図である。
【図８】電気的に等価な端子を複数用意した素子の接続
例を示す図である。
【図９】配線経路上に数個のＶＩＡを形成してディレイ
を付加した例を示す図である。
【図１０】配線経路上に数個のＶＩＡを形成してディレ
イを付加した他の例を示す図である。
【図１１】２分木型配線構造の配線の一例を示す図であ
る。
【符号の説明】
２１、３１、４１、５１、１０１、１０１Ａ、１０１
Ｂ、１１１Ａ、１１１Ｂ、１１１Ｃ 第１層配線 ２３、３３、４３、５３、１０３、１０３Ａ、１０３
Ｂ、１１３Ａ、１１３Ｂ第２層配線 ２５、３５Ａ、３５Ｂ、４５Ａ、４５Ｂ、４５Ｃ、４５
Ｄ、５５、６７、７７Ａ、７７Ｂ、８９Ａ、８９Ｂ、９
５Ａ、９５Ｂ、１０５、１０７Ａ、１０７Ｂ、１１５
Ａ、１１５Ｂ、１１５Ｃ、１１５Ｄ、１１５Ｅ スルー
ホール ６１、７１、８１ 素子 ６３、７３、８３Ａ、８３Ｂ、８５Ａ、８５Ｂ 端子 ６５、７５、８７ 信号線 ９１、９１Ａ、９１Ｂ、９３ 配線 １１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄ バランス分
岐点 １１９Ａ、１１９Ｂ 配線経路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/3205 H01L 21/822 H01L 27/04

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 与えられた２つの配線経路に対して、各
    配線経路のディレイバランス分岐点を結線してバランス
    配線を行う半導体集積回路装置の配線方法において、 与えられた２つの配線経路上のＶＩＡのスルーホールの
    個数、面積またはその両方を調節することで、前記ディ
    レイバランス分岐点を移動させ、２つの配線経路のディ
    レイバランス分岐点を結ぶ配線経路を短くし、ディレイ
    を低減することを特徴とする半導体集積回路の配線方
    法。
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