JPWO2001063673A1 - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

層間絶縁膜内に埋め込まれた導電性ビア又はコンタクトによって接続された多層配線を有するＬＳＩにおいて、上記多層配線を構成する少なくとも一つのレベルの配線層は上記ビア又はコンタクトに接続された第１配線と上記第１配線の近傍に並方配置された第２配線とを有し、上記第１及び又は第２配線はそれらの配線間隔を上記ビア又はコンタクトと上記第２配線との間の距離よりも大きくするコの字状の配線部を有する配線パターン構成とすることによって、配線密度の平均化を図ることができＬＳＩの高速化、低消費電力化等を図ることができる。又、この配線パターンのレイアウト変更をビア又はコンタクトの位置を変更せずにコンピュータを用いて自動化することができるので、大幅な設計変更を必要とせずに短時間で特定レベルの配線層に対して実行することができる。

Description

技術分野
本発明は、多層配線を有するロジックＬＳＩ、メモリＬＳＩ、システムＬＳＩ等の半導体集積回路装置及びその製造方法に関する。
背景技術
ロジックＬＳＩ、メモリＬＳＩ、システムＬＳＩは、高性能・高機能・低コスト化のためにトランジスタ等のＬＳＩに搭載される素子の微細化・高集積化が進むとともに、これらの素子を互いに接続する配線の幅、ピッチも急速に縮小している。これに伴い配線抵抗及び配線間容量が増大して、これによる配線遅延がＬＳＩを高速化する上でのボトルネックとなりつつある。
配線遅延を抑えるには、配線抵抗及び配線間容量を低減する必要があるが、これを達成するためには、第１に銅（Ｃｕ）配線等の低抵抗金属、低誘電率絶縁膜等の材料的アプローチと、第２にレイアウト的アプローチの両面が検討されている。
上記材料面からのアプローチは、材料物性的な限界に加え、低抵抗金属と低誘電率絶縁膜を両用して低コストで微細な配線を実現するには様々なプロセス上の課題がある。
そこで、第２のレイアウト的手法により配線抵抗及び配線間容量を低減するには、配線幅、配線間隔を各々できるだけ大きくすればよいが、いうまでもなくこれは高集積化及び微細化に逆行する。
そこで、長距離配線、近距離配線を異なるレイアウトルールで設計された層で分ける、具体的には、配線遅延に大きく影響する長距離配線を、緩めのルールで設計される上層配線層に配置することが広く行われている。
その他の方法としては、配線のレイアウト設計の段階で、あらかじめ隣接関係を考慮した配線を行う、すなわち近接して配線された部分を離すようにして設計することが特開平９−９２７２６叉は特開平６−１９６５６０において提案されている。
配線ピッチ微細化に伴う別の問題点としては、配線抵抗及び配線間容量増大によるＬＳＩ全体の消費電力の増大、隣接配線間信号クロストークの増大、配線幅／間隔の縮小に伴う異物による製造歩留りの低下等がある。消費電力増大は、配線に電気信号が伝播する際、配線容量の充放電に多大な電力が費やされるためである。
配線パターンピッチの微細化に伴う別の問題として、ピッチ縮小に伴い露光装置の解像現象によりパターン形成自体が困難になる点がある。特に、焦点深度の減少が深刻である。これに対して、輪帯照明、４重極照明、斜入射照明等の所謂変形照明を用いると解像度と焦点深度を向上することができることが知られている。
上記変形照明法は繰り返しパターンに対して有効で、特に、ピッチが一定の場合には照明形状の最適化により大きな効果が得られることが知られている。
上記長距離配線、近距離配線を異なるレイアウトルールで設計された上下配線層に分けて配置する方法では、同一層内配線に対する抵抗・容量は低減できないため、その効果には限界がある。特に微細レイアウトルールで設計される配線層での酒線遅延、クロストーク、歩留向上には効果がないという問題がある。
同様に、特開平９−９２７２６では、自動配置配線プログラムにおいて配線の隣接関係を判断して配線間隔と幅を適宜設定する方法が開示されているが、その対象がクリティカルパスのみに限定されているため、消費電力増大、クロストーク、歩留向上等には効果がない。
一方、特開平６−１９６５６０では、チャンネル部の配線全体に対して配線間隔を広げる方法が述べられているが、膨大な配線パターンに対してこれを個別に行うのは事実上困難であるという問題点がある。また、これらの方法では、上下配線間の接続孔（ビア）及びこれらと配線との接続部における抵抗（ビア抵抗）を低減することができないという問題点がある。
また、前述のように変形照明法は繰り返しパターンの解像度向上には有効であるが、孤立したパターンに対しては必ずしも効果が得られるわけではない。一方、上記した導電性ビア又はコンタクトを介して接続された多層配線を有する半導体集積回路装置においては、少なくとも一つのレベルの配線層には微細な密集パターンと微細な孤立パターンとが混在しており、従って、変形照明法を使っても回路配線パターンの孤立配線部分の解像度は改善されないため、結局トータルとして実質的な乃至実効的な効果が得られないという問題がある。
本発明の一つの目的は、配線系の容量及び抵抗を小さくし配線遅延及び消費電力が小さくされた半導体集積回路装置を提供することである。
それにより例えば、高速、高性能で、かつ信号のクロストーク等による誤動作のない信頼性の高い半導体集積回路装置を提供することである。叉、半導体装置の製造時の歩留りを向上して、低コストの半導体装置を提供することにある。
本発明の他の目的は、かかる半導体集積回路装置を、きわめて複雑かつ大規模な機能を有する場合であっても、大幅の回路やマスクの変更を少なくし短時間で設計製造する方法及びそのための改良された半導体集積回路装置の構造を提供することにある。
本発明の更に他の目的は、短時間かつ高歩留りで半導体集積回路装置を製造する方法およびそのための改良された新現な半導体集積回路装置を提供することにある。
更に他の目的は密集配線部と孤立配線部とが混住した微細配線系であっても通常の露光装置でパターン形成が可能な回路パターンレイアウト、パターン形成方法及び半導体集積回路装置を提供することにある。
発明の開示
本願において開示される発明のうち代表的なものの概要を説明すれば次の通りである。
即ち、本発明は、多層配線を有する半導体集積回路装置においては多層配線を構成する配線パターンには同一配線層内でも、特に配線層間を接続するための導電性ビア又はコンタクトに接続された配線に近接して他の配線が並走配置された場合には、配線がまばらな粗の部分と密な部分が存在すること、即ち領域による配線の粗密があること、に着目してなされたものであり、例えば、本発明によって改良された半導体集積回路装置は、この導電性ビア又はコンタクトと上記並走隣接配線との間の間隔よりも大きな間隔をもってそれらが並走するように、コの字状（Ｕ−ｓｈａｐｅｄ）の配線部を上記ビア又はコンタクトに接続された配線及び又は上記並走隣接配線に持たせたことを特徴としている。
それにより、導電性ビア又はコンタクトに接続された配線を含めて配線間隔の分布が積極的に平均化され、配線系全体での総配線間容量が低減され、配線遅延が低減され、ＬＳＩ全体の消費電力が低減される。
更に又、隣接配線間の電気的なカップリングによる信号のクロストークが抑制され、ＬＳＩの誤動作の防止も改善される。
又、所定の間隔以上に配線間のスペースがある場合には、上記構成に更にその離間された配線の配線幅を大きくしてその配線抵抗を小さくすることを加えることにより、上記ビア又はコンタクトに接続された配線から見た配線抵抗と配線間容量との積を小さくすることができ、即ちこの積の値を積極的にその配線系全体として平均化することができるので、その配線系全体における複数の配線抵抗と配線間容量との積の総和を低減することができ、これら複数の配線に電気信号が伝播する際、配線容量の充放電に費やされる電力が抑制され、ＬＳＩ全体の消費電力も低減される。
また、このように構成した半導体集積回路装置において更に、上記のように密集した配線領域から所定距離以上離間して配置された孤立配線に対しその配線幅を密集配線領域における配線の配線幅よりも大きくすることにより、孤立配線も含めて配線遅延や消費電力の低減を図ることができる。
又、このように構成した半導体集積回路装置において更に、ビア又はコンタクトの中心位置を変えずにその上下に接続される配線との接触面積を大きくすることができ、微細幅でかつ微細間隔の配線及び微細なビア又はコンタクトの数が減るので、製造歩留まりが向上する。
更に本発明では、所定のレイアウトルールと設計方法により設計された多層配線システムの配線層のレイアウトデータに対し、設計された配線の周囲状況を判断して、ビア又はコンタクトの中心位置及び配線相互の接続関係を変更せずに、レイアウトに余裕がある部分を有効に利用してビア又はコンタクトに接続される配線を含めてその近傍の並走配線の配線間隔及び又は配線幅を増大化乃至平均化することができるように、所定の条件のもとに定めたアルゴリズムで作動するコンピュータプログラムを用いて自動的に配線パターンのレイアウトを変更（再レイアウト）し、この再レイアウトデータに基づいて形成したマスクを用いて前記した半導体集積回路装置が製造される。
上記した発明によれば、ビア又はコンタクトの中心位置及び配線相互の接続関係を変更しないので、既存の方法でいったん多層配線系を設計した後、少なくとも一つのレベルの配線層だけで配線パターンのレイアウト変更を独立して行うことができる。即ち、ＬＳＩ全体の配線系の設計を変更する必要がない。従って、既存のＬＳＩ設計フローを大きく変更することなく、上記効果の得られる半導体集積回路装置を設計、製造することができるのでＬＳＩの設計製造期間を短縮することができる。
また、多層配線の少なくとも一つのレベルの配線層に適用してもその効果が生ずるので、既に設計された後の製品に対しても適用可能である。
また、上記配線レイアウトの変更は一定のルールに基づく図形処理によって可能であり、従って所定のアルゴリズムで組まれたコンピュータプログラムによって自動化可能である。即ち、既存の図形演算処理プログラムと計算機により、膨大な配線パターンに対しても実用的な時間内で適用可能である。
また、レイアウトに余裕がある部分、即ちスペース部分、を利用するので、本発明を用いない場合と比較したときのチップ面積の増大は無い。さらに、本発明を用いない場合と比較したときの配線位置の変化が制限されるようにレイアウト変更を行うことにより、配線総延長の増大はごく小さくできる。
また、上下配線間の接続孔（ビア又はコンタクト）及びその接続部における抵抗（ビア抵抗）を低減するためには、ビアと上下配線の接触面積ができるだけ大きいことが望ましいが、許容されるビアの大きさはそれに接続される上下配線の共通領域できまる。上記配線幅の変更は自動的に行われるため、本発明では例えば上記変更後のビアの形状を、接続点周辺におけるビアの接続する上下配線の共通領域となるように変更する。これにより個々のビア毎に配線との接触面積が最大化されるため、ビア抵抗も平均的に低減され、配線遅延及び消費電力が低減する。なお、むやみに配線に凹凸を設け複雑化するのを避けるために上記した種々の配線レイアウトパターンの移動乃至データの変更は、該当する配線の長さが所定値以上にわたって、具体的には密集配線部における配線の最小配線幅或いは最小配線間隔の５倍以上望ましくは１０倍以上の長さにわたって、上記各種条件が満たされる配線部分を対象として行われるようにした方が望ましい。
更にまた、上記操作は、２回以上繰り返してもよく、この場合、配線の移動距離、配線幅の増大量等の値は上記繰り返し毎に変更することが好ましい。
更に又、前述したように密集した微細配線パターン部から孤立した微細配線パターン部の配線幅を所定のアルゴリズムのプログラムとコンピュータを用いて自動的に増大せしめることができ、特にその配線幅を密集配線部の最小配線幅の１．２倍乃至２倍に太くすることにより通常の露光装置を用いて効率的に複雑な回路配線パターンを形成することができる。
即ち、光を用いてマスク上のパターンを投影光学系を介して基板上に投影露光することにより配線パターンを形成する際、上記マスク上の孤立配線パターン（即ち、隣りの配線パターンとの間隔が十分ある配線パターン）の配線幅を密集配線を構成している配線部の最小配線幅或いは最小配線間隔の１．２倍乃至２倍の範囲で太くなるように設計し、上記設計に基づくマスクを作成することによって、該部の焦点深度が拡大されるので輪帯照明、４重極照明、斜入射照明等の通常の変形照明法により露光して、半導体ウエーハ上部に所望の配線パターンが形成される。
発明を実施するための最良の形態
先ず、本発明の対象とする半導体集積回路装置の一例を第１６図を用いて説明する。第１６図はその主要部の断面を示すもので、４１は半導体基板、４２は複数のセルを構成する絶縁ゲート型トランジスタ等の回路素子等の多数の半導体領域で半導体基板４１の主表面に高密度に配置されている。４３は回路素子を絶縁分離するための絶縁層、４６はゲート絶縁膜４５上に設けられたゲート電極、４７〜４９は回路素子の電極部、５０はセル内部を結線する短く折れ曲がりの多い細切れの第１配線層で第１絶縁膜４４の上に設けられている。５２はその上に設けられた第２絶縁膜、５４はこの第２絶縁膜５２の上に設けられセル内又はセル間を結線する第２配線層で第１配線層５０とはコンタクト５３によって結合されており、この第２配線層５４も第１配線層５０と同様に比較的に短く折れ曲がりの多い細切れの配線で構成されている。
５５はこの第２配線層５４及び第２絶縁膜５２の上に設けられその上の第３配線層５７を支持する第３絶縁膜であり、この絶縁膜の中に埋め込まれた金属等の第１の導電性ビア又はコンタクト５６によって上部の第３配線層５７と下部の第２配線層５４とを結合している。この第３配線層５７はセル間及び又は複数のセルで構成される回路ブロック内部又はこれら回路ブロック間を結合する配線であり、上記第２配線層５４に比べ直線的で長い多数の並走配線で構成されている。
また、５８はこの第３配線層５７及び第３絶縁膜５５の上に設けられその上の第４配線層６０を支持する第４絶縁膜であり、その中に埋め込まれた金属等の第２の導電性ビア又はコンタクト５９によって上部の第４配線層６０と下部の第３配線層５５とを結合している。この第４配線層６０は回路ブロック内及び又は回路ブロック間を結合する配線であり、上記第３配線層５７と同様に直線的で長い多数の並走配線で構成されている。
複雑なシステムを構成するＬＳＩでは更にこれらの上部に第５層乃至それ以上の配線層（図示省略）を形成する場合もあるが、上記したようにそれぞれ微細な配線パターンでかつ所定の配線ピッチで所定の配線エリアに配置された多数の並走配線で構成された上記第３及び第４配線層５７、６０に比べて比較的にラフな疎な配線パターンとなることを考慮し、特にこの第３及び第４配線層５７、６０に本発明を適用した。
次に、本発明を理解しやすくするために、本発明による配線パターンの設計手順を第１図及び第２図により説明する。
第１図は第１６図で説明した第３配線層５７及び第４配線層６０の要部パターンを示したものであり、第１図の（ａ）は通常の配線パターン形成設計ルールに基づいて設計した本発明を実施する前の配線パターンの平面図を（ｂ）はその配線パターンに対して本発明を実施することにより変更された後の配線パターンの平面図を示している。即ち、複数の配線が並走配置された第３配線層１とそれらに直交する方向に並走配置された第４配線層２、第３配線層１と下層の第２配線層（図示省略）とを接続する第１の導電性ビア又はコンタクト３、第３配線層１と上層の第４配線層２とを接続する第２のビア又はコンタクト４からなる多層配線パターンを模式的に示した平面図である。
また、第２図は本発明による配線パターンの変更手順を説明するもので、第２図の（ａ）（ｂ）（ｃ）は第１図の（ａ）で示した第３配線層１の配線パターンが変更されていく状況を示す配線パターンの平面図であり、（ｄ）（ｅ）（ｆ）は第１図の（ａ）で示した第４配線層２の配線パターンが変更されていく状況を示す配線パターンの平面図である。
第１図の（ａ）に示す配線系の第３層配線１及び第４層配線２の各々に対して、片側隣接スペースが配線間の最小間隔ｗの４倍（４ｗ）以上でかつ反対側のスペースが最小間隔ｗの部分を抽出する。第２図の（ａ）（ｄ）にそれぞれの該当抽出部を斜線で示す。
次に、上下のビア又はコンタクト３，４の中心位置、即ちそれらのビア又はコンタクトと該当配線部との接続点の中心位置、を移動しないように、上記抽出部分を隣接スペースが空いている方向へ１配線ピッチ分（配線幅もｗとすると２ｗに相当する）だけ移動させる。第２図の（ｂ）（ｅ）に移動した後のそれぞれの配線パターンの状況を示す。同図からも上下のビア又はコンタクト３，４の中心位置が変動していないことが理解される。
次に、第２図の（ｂ）（ｅ）のパターンにおいて、片側隣接スペースが配線間の最小間隔ｗの２倍（２ｗ）より大きくかつ反対側のスペースが最小間隔ｗの部分を再度抽出する。第２図の（ｂ）（ｅ）にそれぞれの該当抽出部を斜線で示す。
次に、当該抽出部分を再度ビア又はコンタクト３，４の中心位置、即ちそれらと配線との接続点の中心位置、を移動しないで側部配線との隣接スペースが空いている方向へ半ピッチ分（配線幅もｗとするとｗに相当する）移動させる。第２図の（ｃ）（ｆ）に移動した後の配線パターンの状況を示す。同図からも上下のビア又はコンタクト３，４の中心位置が変動していないことが理解される。
なお、この例ではビア又はコンタクト３，４が配線の上又は下のいずれかに接続されているように説明してあるが、第１６図の説明からも理解されるように、それに限ること無く例えば第３層配線がその下側で即ち第３層絶縁膜に設けられた複数のビア又はコンタクトに接続されている場合も、またその逆に上側で即ち第４層絶縁膜に設けられた複数のビア又はコンタクトに接続されている場合も同じようにこの発明を適用することができる。また、同図では簡略化のために一個のビア又はコンタクトが一つの配線に接続されている配線部も描かれているが、各配線ともそれぞれ半導体チップの側壁面に沿ったｘ方向又はｙ方向で２個以上のビア又はコンタクトが接続されている。
以上説明した本発明の結果として得られた半導体集積回路装置は、ビア又はコンタクト３，４の位置を変更せずに、配線の主配置方向即ち通常は半導体基板を構成する矩形半導体チップの側壁面に沿った横方向（Ｘ方向）及び又はそれに直交する縦方向（Ｙ方向）に対して、ｘ座標又はｙ座標の等しい一対のビア又はコンタクトを結ぶ配線がそれら２点を結ぶ最短距離でなく、上記配線の両側の隣接配線との間隔が最小間隔ｗより大きくなるように配置されることになる。即ち、上部及び又は下部のビア又はコンタクト３，４に接続される第１の配線及び又はこの第１の配線の隣に並走する第２の配線が、ビア又はコンタクト３，４と第２の配線との間の間隔（具体的にはｗ）よりも大きい間隔を有するようにコの字状（Ｕ−ｓｈａｐｅｄ）の配線部を有することになる。また、一つの具体例によれば、上部及び又は下部の一対のビア又はコンタクト３，４に接続される第１の配線は、それらの間の直線的位置に配線する上での障害物がないにも拘わらず、隣接して並走する第２の配線との間隔を上記ビア又はコンタクトと第２の配線との間の間隔（具体的にはｗ）よりも大きくするためのコの字状の配線部を有していることになる。
このようにして、第１図の（ｂ）に示したように変更された多層配線パターンを有する半導体集積回路装置が製造される。
上記具体例では、複数のビア又はコンタクト３，４に接続された第３層配線１と第４層配線２の両方のレベルの配線層に本発明を適用した例を説明したが、いずれか一つのレベルの配線層に適用しても良い。
次に、本発明の定量的な効果を第３図及び第４図を用いて説明する。配線の単位長さ当たりの静電容量Ｃ、抵抗Ｒ、遅延パラメータＲ・Ｃ、配線間間隔Ｗ、配線幅Ｄの関係を第３図に示す。例えば、第３図における（ａ）（ｂ）（ｃ）欄には、配線パターンの要部平面が示されているように、それぞれ配線幅Ｄの２本の配線がＷ，２Ｗ，３Ｗの間隔をもって並走配置されている場合のＲ，Ｃ，Ｒ・Ｃの値が記されており、（ｄ）は配線幅が１．５Ｄの２本の配線が１．５Ｗの間隔で並走配置されている場合を、（ｅ）は配線幅が２Ｄの２本の配線が２Ｗの間隔で並走配置されている場合を例示している。実際のＬＳＩでは、前述したように配線間の間隔Ｗは配線幅Ｄと略等しく、例えば０．２５μｍに設計されている。
この第３図から、配線幅と配線間隔を増大することにより遅延パラメータであるＲＣ積が減少することがわかる。そしてその効果は全配線系のうち適用可能な割合に依存する。そこで、第４図に適用対象配線長の総配線長に占める割合と容量Ｃ、抵抗Ｒ、ＲＣ積との関係を示す。
しかしながら、実際の半導体集積回路装置においては前述したように所定の配線パターン形成ルールに従って多層配線パターンが形成されるので、配線幅と配線間隔をむやみに増大することは許されず具体的な配線パターンに応じた適切な又は最適なパターン変更が必要である。
本発明では、後述する第５図、第６図及び第７図等の説明から理解されるように、ビア又はコンタクトに接続される並走配線部における配線間スペースを有効に活用して上記したＲＣ積の分布を全体で平均化し、もってその総和を小さくするために配線の粗密をできるだけ平均化するように配線パターンの再レイアウトが行われる。
以下、本発明の各種実施例を図を用いて説明する。
（実施例１）
第１６図に示したような論理ＬＳＩの第３層配線に対して本発明を適用した。上記配線は通常の配線チャンネル法に基づく配置配線により一次元方向に配置され、基本配線ピッチは０．５μｍである。
まず、第５図に示す手順（再レイアウトのルール即ちアルゴリズム）で配線レイアウト変更を行った。即ち、上記配線設計データを、ステップＡ、ステップＢにおいて、片側に大きな隣接スペースを有する配線部分を２段階に分けて移動し、ステップＣで十分な隣接スペースを有する部分の配線幅を大きくして太らせるレイアウト変更を行った。
即ち、ステップＡでは、片側の隣接配線とのスペース（間隔）が７Ｗ以上でかつ上記と反対側の隣接配線とのスペース（間隔）が３Ｗ以下となっている部分配線領域を抽出し、抽出された当該配線領域部分を隣接スペースの大きな側へ２Ｗ移動する（コの字状パターンが形成される）。
次いで、ステップＢでは、片側の隣接配線とのスペース（間隔）が３Ｗ以上でかつ上記と反対側の隣接配線とのスペース（間隔）がＷ以下となっている部分配線領域を抽出し、抽出された当該配線領域部分を隣接スペースの大きな側へＷ移動する（再び、コの字状パターンが形成される）。
次いで、隣接配線とのスペース（間隔）が２Ｗ以上となっている配線のエッジを外側へｄだけ移動させる。即ち、片側だけであれば配線幅がＷ＋ｄと太くなり、両側であれば配線幅がＷ＋２ｄと太くなる。
第６図に、配線の一部に対して、上記手順に従い配線の位置と幅が変化する様子を、第５図の各ステップＡ，Ｂ，Ｃに対応させて配線パターンの要部平面図で示す。
ここで、図中のＷは本レイアウトにおける最小配線間隔＝最小配線幅である。第６図中には、上記各ステップにおける配線の単位長さ当たりの配線遅延に関係する値乃至配線全体における平均化の度合い或いは粗密の度合いを表わす値として、間隔Ｗで並走する線幅Ｗの単位長さ当たりの配線間容量Ｃ０と抵抗Ｒ０を単位としたＲＣ積の総和値が記載されている。
ステップＡとＢの２段階の配線位置移動により、配線の粗密が大幅に平均化されＲＣ積の総和は４．１２から２．４５と当初の約６０％に減少している。
一方、ステップＣによるＲＣ積の総和は、配線幅を太らせる量ｄ（μｍ）に依存する。第７図にステップＣの終了後のＲＣ積の総和とｄとの関係を示す。ｄを最適値に設定することにより、ＲＣ積の総和は最初の４．１２に対して半分以下にまで低減していることがわかる。
本発明でのレイアウト変更は自動図形演算処理プログラムと計算機により行った。その際に実際に用いたプログラムを以下に示す。
ここに、ＳＩＺＥ（Ａ；ｄ）、ＸＳＩＺＥ（Ａ；ｄ）、ＹＳＩＺＥ（Ａ；ｄ）は各々図形Ａの各辺を、各々全方向、ｘ方向、ｙ方向に図形Ａの外側へ向かってｄだけ移動する演算、ＡＮＤ、ＯＲ、ＮＯＲは図形のブール代数演算を示す。ＩＮはチャンネル法に基づく配置配線により設計された配線の図形データ、ＯＵＴはレイアウト変更後の配線図形データを示す。

一般に配線移動量を大きく設定すると配線長が増大する。叉、配線を移動させる部分の長さが短い場合、得られる効果に比べて配線長の増大による配線抵抗の増大効果の方が大きくなってしまう。叉、配線パターンがいたずらに複雑化する。そこで、上に示したプログラムでは、隣接条件を満たす部分配線の全てを移動するのではなく、上記条件を満たす部分が一定以上の長さを持つ場合のみ移動を行う様にしている。実際には、密集配線部における最小配線幅或いは最小配線間隔をＷとすると５Ｗ以上、望ましくは１０Ｗ以上の長さを持つ場合のみにレイアウトの変更乃至配線パターンの部分的移動を行うのが良い。
第８図の（ａ）（ｂ）に、変更前後の実際の配線レイアウトを対応させて比較できるように配線パターンの一部平面図を示す。同図では小さな黒い点がビア又はコンタクトに相当し、本発明によって作られた配線パターンではこれらビア又はコンタクトを結ぶ直線的な並走配線が隣接する配線のスペースを利用したコの字状（Ｕ−ｓｈａｐｅｄ）の配線部を有するようにレイアウト変更され、ビア又はコンタクトの位置が変更されずに変更前と同様に全体的には直線的な並走配線となっていることが理解される。別の見方をすると、本発明によって作られた配線パターンではビア又はコンタクトに接続されている配線が、その２点間を結ぶ直線上に配線を形成する上で障害物が何も無いにも拘わらずコの字状に迂回していることが理解される。
上に示したプログラムは一例にすぎず、同様の機能を有するものであれば、どのようなアルゴリズムやコードを用いてもよい。配線パターンの移動を行う条件、移動量、移動の段数等、プログラム中の各種寸法パラメータは上記に限らない。また配線幅の太らせ量も上記に限らない。特に、適用する配線パターンの基本ピッチが変更された場合には、これに合わせて変更することが好ましい。
又、上記実施例では、ステップＡとステップＢの２段階に分けて配線パターンの移動を行ったが、より多数本の配線が束となって密集する場合には、より多くの段階に分けて配線パターンを移動することが好ましい。
第９図にこのように多段階（ｎ段）に分けて移動を行う場合の一般的な手順を示すが、これも一例に過ぎず、本発明の趣旨を逸脱しない範囲で変更可能である。叉、レイアウト変更を自動的に行うためのツールとしては、上記一般的な図形演算処理ソフトのほかに、例えば、近年開発された光近接効果補正（ＯＰＣ）用ツールを活用することができる。
ＯＰＣとは、ＬＳＩのパターン転写工程において、転写後パターンの設計パターンからのずれ分をあらかじめマスクパターンで補正するものである。このような補正を、回路のレイアウトパターンの特徴に応じてあらかじめ決められたルールに従い自動的に行うツールが広く使用されており、フルチップ規模のパターン補正が可能である。このツールを用いると、ＯＰＣだけでなく上記の配線周囲の状況に応じて配線幅、配線間隔を変更することは比較的容易である。
また、ＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋｅｒ）ツールを利用してもよい。例えば、ある特徴を有する配線のエッジを抽出して、そのエッジに対して図形を生成することにより図形処理を行うような図形演算ツールを用いてもよい。
以上本実施例により、配線間容量が減少し、配線遅延抑制、消費電力削減、クロストークによる誤動作の防止に有効であった。又、配線間ショートによる不良が減少し、製造歩留りが向上した。
（実施例２）
実施例１に示した方法により、第３層配線及び第４層配線に対して配線間隔を調整した後、更に３Ｗ以上の隣接スペースを持つ配線の辺部分即ちエッジを、余分なスペースがある側へｄ（例えば、０．５Ｗ）だけ移動してその部分の配線幅を拡張した。しかる後に、第３層及び第４層配線間を接続するビア又はコンタクトの設計形状の平面図を、第１０図に模式的に示すごとく以下のように変更した。まず、第１０図の（ａ）に示すように、接続点上下における第３層配線１１及び第４層配線１２の配線幅に変更がない場合には、ビア又はコンタクト１３の形状も変更しない。
次に、接続点の上下における第３層配線１１叉は第４層配線１２の少なくとも一方の配線幅に変更があった場合には、第１０図の（ｂ）（ｃ）に示すように、上記接続点におけるビア１３の形状を、接続点周辺における第３層配線叉は第４層配線の共通領域となるように変更した。これにより、配線抵抗及びビア抵抗が減少し、配線遅延抑制、消費電力削減に有効であった。又、このように接続部の断面積を大きくすることができるので、配線とビアやコンタクトとの断線による不良が減少し、製造歩留りが向上した。
なお、この実施例においてもビア又はコンタクトの中心位置は変更されていないことが理解される。
（実施例３）
本実施例におけるレイアウト変更のアルゴリズムでは、配線のうち、片側隣接スペース＜Ｓｍｉｎ、かつＳｍａｘ＜片側隣接スペースを満たす長さ＞Ｌの配線部分を、隣接スペース大の方向へＤだけ移動する。
そのＲＣ積や歩留まり等に及ぼす効果は、移動段数（繰り返し数）ｎ、各移動段における隣接スペースしきい値Ｓｍｉｎ、Ｓｍａｘ、対象配線長しきい値Ｌ、配線移動量Ｄ等のパラメータに依存する。ここでは、これらのパラメータの決定方法の一例を示す。
第１１図に示すように、Ｎが２ｎ＋１本以上の配線がレイアウトルールにより定められた最小線間隔Ｇｍｉｎでならんでいたとき、その間隔をできるだけ一様にＧｍｉｎ＋ｄに拡大したいとする。そのためには、上記配線を外側から順にｎｄ，（ｎ−１）ｄ、（ｎ−２）ｄ、．．．だけ外側へ移動すればよい。一方、ある配線がある方向に所定の距離だけ移動した場合には、これに接続する配線が同じ距離だけ逆方向へ移動する可能性があり、この場合、配線間距離は上記移動量の２倍縮まることになる。
しかしながら、移動の結果、隣接配線と解像限界以下に近づいてしまうことは許されず、また、そうでなくても線間隔がＧｍｉｎ＋ｄより小さくなることは好ましくない。そこで、１段目の移動における一番外側の配線の移動距離Ｄ１は、距離Ｓ１にある隣接配線が逆方向にＤ１だけ移動して近づいた後の線間隔が、Ｇｍｎ＋ｄより小さくならない範囲にとどめなければならない。即ち、
Ｓ１−２Ｄ１＞＝Ｇｍｉｎ＋ｄ
Ｄ１＝ｎｄとすると、
ｎ＝＜（Ｓ１−Ｇｍｉｎ−ｄ）／（２ｄ）
但し、記号＞＝は以上を意味し、記号＝＜は以下を意味している。
上式より、配線パターンが密集する領域に対する可能な最大移動段数が、上記密集領域の一番外側の配線と疎領域を隔てた隣接配線間のスペースＳ１に応じて決定される。即ち移動段階は、配線パターンの場所毎に上記スペースの大きさに応じて、適宜設定される。
二段目以降の移動では、一段目で移動した配線の内側の密集配線を順次所定の距離ずつ移動していけばよい。
一方、無用の移動を抑制するためには、移動対象を片側隣接スペースが最小限以下の配線部分に限定することが好ましい。例えば、片側隣接スペースがＧｍｉｎ＋ｄ未満の部分に限定することが考えられる。この場合、一度移動した配線は再度移動することが無いため、効率的である。
なお、上記範囲はあくまで一般的な指針にすぎず、例えば、以下の実施例４に述べるように適宜変更することができる。
（実施例４）
本実施例では実施例３同様、密集した配線をその一番外側の配線から順次配線が疎な部分（密集部分の外側）へ移動することにより配線密度を平均化する際の、配線移動パラメータの別の設定方法について第１４図を参照して説明する。以下、説明を簡単にするため、全ての配線の幅は一定（Ｗ）であり、この値は許容最小線間隔Ｗに等しいと仮定するが、この条件を拡張することは容易である。
まず、第１段目の移動では、隣接スペースの広い側（以下広スペース側と呼ぶ）の隣接パターンエッジまでの距離ｇ（０）がＳｍａｘ（１）以上、もう一方の隣接スペースｇ（１）がＳｍｉｎ（１）以下（Ｓｍａｘ（１）＞Ｓｍｉｎ（１））の条件を満たす部分の配線を、広スペース側へ距離Ｄ（１）だけ移動するとする。
ある配線がある方向に所定の距離だけ移動した場合には、これに隣接する配線が同じ距離だけ逆方向へ移動する可能性があり、この場合、配線間距離は上記移動量の２倍だけ縮まることになる。従って、移動後のスペースの最小値ｇ’（０）は
ｇ’（０）＝ｇ（０）−２・Ｄ（１）＞＝Ｓｍａｘ（１）−２・Ｄ（１）
となる。ここで、この移動により生じる恐れのある最小スペースｇ’（０）が配線パターンの基本最小線間隔ｗのｋ（１）倍（ｋ（１）＞＝１）以上でなければならないと仮定すると、
Ｓｍａｘ（１）−２・Ｄ（１）＞＝ｋ（１）・ｗ。
従って、
Ｓｍａｘ（１）＞＝２・Ｄ（１）＋ｋ（１）・ｗ
でなければならない。
次に、第２段目の移動において、一方の隣接スペースがＳｍａｘ（２）以上、もう一方の隣接スペースがＳｍｉｎ（２）以下（Ｓｍａｘ（２）＞Ｓｍｉｎ（２））の条件を満たす部分の配線を、広スペース側へ距離Ｄ（２）だけ移動するとする。
このとき、密集した配線を外側から順次広スペース側へ移動して配線間隔を広げるためには、第１段目で移動した（一番外側の）配線と次に移動すべきひとつ内側の配線の間隔がＳｍａｘ（２）以上でなければならない。１段目移動後の上記間隔は、移動前の間隔をｇ（１）（ｇ（１）＞＝ｗ）として、ｇ（１）＋Ｄ（１）となるので、
Ｓｍａｘ（２）＝＜ｇ（１）＋Ｄ（１）、よって、Ｓｍａｘ（２）＝＜ｗ＋Ｄ（１）。
一方、一段目と同様、移動後のスペース最小値がｗのｋ（２）倍以上でなければならないとすると、
Ｓｍａｘ（２）＞＝２・Ｄ（２）＋ｋ（２）・ｗ
よって、ｗ＋Ｄ（１）＝２・Ｄ（２）＋ｋ（２）・ｗ。
以上より、
Ｄ（２）＝（Ｄ（１）＋ｗ−ｋ（２）・ｗ）／２
Ｓｍａｘ（２）＝Ｄ（１）＋ｗ
となる。
同様にして、第ｊ段目の移動において、一方の隣接スペース＞Ｓｍａｘ（ｊ）、もう一方の隣接スペース＞Ｓｍｉｎ（ｊ）（Ｓｍａｘ（ｊ）＞Ｓｍｉｎ（ｊ））の配線を、広スペース側へＤ（ｊ）移動するとすると、
Ｄ（ｊ）＝（Ｄ（ｊ−１）＋ｗ−ｋ（ｊ）・ｗ）／２
Ｓｍａｘ（ｊ）＝Ｄ（ｊ）＋ｗ
従って、適当な初期値Ｄ（１）、ｋ（ｊ）（ｉ＝１からｎ）に対して上記漸化式を順次解いていくことにより、ｎ段目までの、Ｄ（ｊ）、Ｓｍａｘ（ｊ）を決めることができる。
一方、ここまでの説明では、Ｓｍｉｎ（ｊ）には特に限定されないので、Ｓｍｉｎ（ｊ）は別の条件から決めることができる。
例えば、ここで移動後の配線の再移動を行わないようにするための条件を考える。
ｊ番目の配線移動における狭スペース側隣接スペース条件Ｓｍｉｎ（ｊ）は、過去の移動により新たに生じたスペースの最小値より小さくなければならない。従って、
Ｓｍｉｎ（ｊ）＜ｍｉｎ（ｗ・ｋ（１），ｗ・ｋ（２）， ．．． ｗ・ｋ（ｊ−１））
ｋ（１），ｋ（２）， ．．． ，ｋ（ｎ）の初期値として適当な値を設定することによりＳｍｉｎ（ｊ）の値が決まる。なお、上の条件からは第１段目のＳｍｉｎ（１）は決定できないので、これについても初期値として適当な値を設定する。
以上の説明に基づき、本実施例ではいくつかの、ｎ、Ｄ（ｎ）、Ｓｍｉｎ（１）、ｋ（ｉ）（ｉ＝１からｎ）の初期値を設定して配線移動パラメータの好ましい組み合わせを求めた。
求めたパラメータの例を次表に示す。但し、表中の値は最小線幅及び又は線間隔ｗを単位としている。

また、このパラメータを用いて以下のプログラムに基づき、配線の再レイアウトを行った。

本実施例により効率よく再レイアウトを行うことができた。
（実施例５）
本実施例では、配線ＲＣ抽出ツール、歩留まり予測ツールと組み合わせてレイアウト変更を最適化した例について述べる。
第１２図に最適化方法の基本フローを示す。まず、設計された配線パターンデータに対してあるレイアウト変更パラメータを用いて実施例１に示したのと同様の再レイアウトを行い、配線ＲＣを抽出するツール、歩留まりを予測するツールにより、ＲＣ値の抽出及び歩留まり予測を行う。
次に、ＲＣ値及び歩留まり評価の結果が目標を満足するかを判断し、目標を満足しない場合には上記レイアウト変更パラメータを設定し直して、再度ＲＣ値の抽出及び歩留まり予測を行う。この過程を結果が目標を満足するまで繰り返す。
上記レイアウト変更パラメータとしては、移動段階（繰り返し数）ｎ、各移動段における隣接スペースしきい値Ｓｍｉｎ、Ｓｍａｘ、対象配線長しきい値Ｌ、配線移動量Ｄ、配線幅の太らせ量ｄ（片側隣接スペース＜Ｓｍｉｎ、かつＳｍａｘ＜片側隣接スペースを満たす部分配線の長さ＞Ｌのとき、上記部分をＤだけ隣接スペース大の方向へ移動し、さらに隣接配線との距離が十分な場合、配線幅をｄだけ太らせる）を用いることができる。
このようにすることによって、コンピュータを用いて自動的に短時間で簡単に最適配線パターンを設計することができる。
（実施例６）
本発明の使用を前提とせずに過去に既に設計されたＬＳＩの多層配線に本発明を適用した。即ち、上記ＬＳＩの多層配線層の第２層と第３層の配線パターン、及び、第１と第２配線層間のビア（ＴＨ１）、第２と第３配線層間のビア（ＴＨ２）、第３と第４配線層間のビア（ＴＨ３）のレイアウトデータを用いて、実施例５とほぼ同様の方法を用いて変換し、新たなレイアウトデータを作製した。
次に、上記５つの層に対して再設計された新たなレイアウトデータに基づいてマスクを作製し、これらのマスクだけを当初の設計によるマスクと交換して、新たに上記ＬＳＩを製造した。
第１３図に、上記製造プロセスの模式図を、半導体集積回路デバイスの典型的な部分の断面図を用いて示す。まず、Ｓｉ基板２１に絶縁物からなる素子分離領域２２を形成した後（第１３図の（ａ））、複数のＭＯＳトランジスタ２３を形成する（第１３図の（ｂ））。
さらにその上の絶縁膜３１中にコンタクトホール２４を形成した後、第１層配線２５と配線間絶縁膜２６を形成し（第１３図の（ｃ））、その上に層間絶縁膜２７と接続孔（コンタクト）２８を形成し、さらに第２層配線２９及び配線間絶縁膜３０を形成する（第１３図の（ｄ））。
第３層以上の配線（図示せず）についても同様にして形成する。本実施例においてレイアウト変更を行った配線層は、第２層配線、第３層配線である。
本実施例により、製造歩留りが当初のマスクを使用した場合と比べて５％向上した。
（実施例７）
本発明を様々なマクロセル（ユニット）から構成されるシステムＬＳＩに適用した例について述べる。本実施例で製造したシステムＬＳＩは、既存のマイクロプロセッサユニット、ＳＲＡＭユニット、ＤＲＡＭユニット、メモリ制御回路ユニット、入出力インタフェース回路ユニット、フェーズロック回路ユニットと、新たに設計したセルベースの論理回路ユニットを含む。
このうち、上記既存のユニットについては、上記実施例に述べてきたのとほぼ同様の方法により、配線パターンの再レイアウトが既に施され、その基本的な回路動作が確認されている。
そこで、本実施例では上記論理回路ユニットについてのみ、新たに配線パターンの再レイアウトを行い、その結果を既存のユニットと組み合わせた。
これにより、大規模なＬＳＩであるにもかかわらず、比較的短時間で配線層の再レイアウトが可能であった。
（実施例８）
第１５図の（ａ）に示すように、既存の自動配置配線法を用いて、論理ＬＳＩの配線を設計した。設計した配線パターン３３，３４等は０．３２μｍピッチ（即ち、最小配線幅が０１６μｍ、最小配線間隔が０．１６μｍ）のＤＡ格子上を走る一定線幅のパターンからなる。なお、３５，３６はビア又はコンタクトエリアを示している。
次に、上記パターン上で配線間スペースが０．２２μｍ以上（即ち、上記最小配線幅或いは最小配線間隔の約１．３倍以上）の配線部分を抽出し、抽出された配線パターン部分のエッジ３７〜４０等を第１５図の（ｂ）に示すように、上記スペースが狭まる方向に片側或いは両側に０．０２μｍ移動させた（即ち、離間した配線の配線幅を０．１８μｍ或いは０．２μｍと大きくした）。なお、上記抽出、パターン変更は実施例１に示したものと同様の図形演算ツールを用いて行った。
次に、上記エッジ移動後の配線レイアウトデータを新たな配線の設計データとしてマスクを作成した。これにより、上記したように密集部分の配線パターンの設計配線幅０．１６μｍに対して、孤立した配線の設計配線幅は０．２μｍとなった。
上記マスクを用いてＮＡ＝０．６８の通常のＫｒＦエキシマレーザ露光装置で輪帯照明を使用して半導体基板上部に塗布したフォトレジスト膜に投影露光して、所定の現像処理等を施して上記基板上部にレジストパターンを形成した。
本実施例により、露光時に配線パターンの密集部及び孤立部ともにほぼ０．６μｍ程度の焦点深度が得られ、これにより高い歩留まりで０．３２μｍという極めて狭いピッチの微細配線パターンの形成が可能となった。
なお、本実施例では、近接効果により密集部分の配線パターンが設計配線幅通りの０．１６μｍに仕上がる露光、エッチング条件において、孤立配線の仕上がり寸法は設計幅である０．２μｍから若千ずれたが、上記したように０．１６μｍよりもはるかに大きい幅となっておりその製造歩留まりも改善されている。なお、このずれは、前記した通常の近接効果補正でリカバーできることも確認できた。
以上、本発明に関わる各種実施例を説明したが、これまでに説明した配線パターンを変更する種々のアルゴリズム及びそれに基づいて作成された配線パターン変更用の各種コンピュータプログラムを設定条件を変えれるようにかつコンピュータで読み込み可能な形態で磁気メモリや光デイスク等の記憶媒体に記憶させておくことによって、バラエテイに富んだ種々のＬＳＩに効率よく適用することができる。
産業上の利用可能性
以上、本発明によれば、半導体集積回路装置の多層配線において、上記半導体集積回路装置の外形に概略平行な配線の主配置方向、Ｘ方向及びＹ方向に対して、ｘ座標叉はｙ座標の等しい一対のビア叉はコンタクトホールを結ぶ配線が、２点を結ぶ最短距離でなく、上記配線の両側の隣接配線との間隔が最小間隔より大きくなるように配置することにより、配線系の容量及び抵抗が抑制され、配線遅延及び消費電力が低減する。これにより、半導体集積回路装置の高速化、高性能化が達成される。叉、信号のクロストーク等による誤動作が抑制され、半導体集積回路装置の信頼性が向上する。
叉、所定のレイアウトルールに従って、チャンネル法等の自動配置配線ツール、又は人手により設計された多層配線システムの各配線層のレイアウトデータに対して、一つのレベルの配線層内で互いに隣接する配線との距離が小さく、かつその近傍に配線の存在しない領域がある場合、ビア、コンタクト等の位置ならびに相互の接続関係を変えずに、上記隣接間隔の小さな部分の配線を、上記配線の存在しない領域へ移動するプログラムを適用することにより、きわめて複雑かつ大規模な機能を有する半導体集積回路装置に対しても、高速かつ高機能で、高い信頼性を有するデバイスを短時間で設計、製造することができる。又、上記半導体集積回路装置の製造時の歩留りが向上して、半導体集積回路装置の製造コストが低減される。
【図面の簡単な説明】
第１図（ａ）（ｂ）は半導体集積回路装置における多層配線パターンの平面図であり、第２図（ａ）〜（ｆ）は多層配線パターンが変更される状況を説明する多層配線パターンの平面図であり、第３図は本発明の効果を説明するための特性図であり、第４図は本発明の効果を説明するための別の特性図であり、第５図は本発明の１実施例によるパターン再レイアウト手順の一例を示す流れ図であり、第６図は本発明の１実施例によるパターン修正とその特性変化を示す模式図であり、第７図は本発明の１実施例の効果を説明する特性図であり、第８図（ａ）（ｂ）は本発明に関わるパターン再レイアウト前後における配線パターンの平面図であり、第９図は本発明によるパターン再レイアウトの一般的な手順を説明するパッド図であり、第１０図（ａ）〜（ｃ）は本発明の他の実施例を説明するための模式図であり、第１１図は本発明の他の実施例を説明するための配線パターン模式図であり、第１２図は本発明の他の実施例を説明するための再レイアウト手順を示す流れ図であり、第１３図（ａ）〜（ｄ）は本発明の他の実施例を説明するための半導体集積回路装置要部の製造工程毎の断面図であり、第１４図は本発明の他の実施例を説明するための再レイアウト手順を示す模式図であり、第１５図（ａ）（ｂ）は本発明の他の実施例での再レイアウトの例を示すパターン平面図であり、第１６図は本発明に関わる半導体集積回路装置を説明するための要部断面図である。

Claims (10)

1. 複数の半導体領域を有する半導体基板の主表面上部に層間絶縁膜内に埋め込まれた導電性ビア又はコンタクトによって接続された多層配線を有する半導体集積回路装置において、上記多層配線を構成する少なくとも一つのレベルの配線層は上記ビア又はコンタクトに接続された第１配線と上記第１配線の近傍に並走配置された第２配線とを有し、上記第１及び又は第２配線はそれらの配線間隔を上記ビア又はコンタクトと上記第２配線との間の距離よりも大きくするコの字状の配線部を有することを特徴とする半導体集積回路装置。
2. 複数の半導体領域を有する半導体基板の主表面上部に層間絶縁膜内に埋め込まれた導電性ビア又はコンタクトによって接続された多層配線を有する半導体集積回路装置において、上記多層配線を構成する少なくとも一つのレベルの配線層は一対の上記ビア又はコンタクトを結ぶ直線から第１の距離をもってほぼ直線上に配置された第１配線と該一対のビア又はコンタクトに接続され上記第１配線から上記第１の距離よりも大きい第２の距離をもって上記第１配線とは反対の方向に配置されたコの字状の配線部を有する第２配線とを有することを特徴とする半導体集積回路装置。
3. 上記配線層は更に、上記第１及び第２配線の配線幅よりも１．２倍乃至２倍太い配線幅をもって上記第１及び第２配線から孤立配置された第３配線を有していることを特徴とする請求の範囲第１項又は第２項記載の半導体集積回路装置。
4. 複数のセル及び上記セルで構成される複数の回路ブロックを構成するための復数の半導体領域を有する一つの半導体基板、上記基板の主表面上部に第１絶縁膜を介して設けられた上記セルの内倍配線を構成する第１配線層、上記第１配線層上部に第２絶縁膜を介して設けられた上記セル間の配線を構成する第２配線層、上記第２配線層上部に第１の導電性ビア又はコンタクトが埋め込まれた第３絶縁膜を介して設けられた上記セル間及び又は上記ブロック間の配線を構成する第３配線層、及び上記第３配線層上部に第２の導電性ビア又はコンタクトが埋め込まれた第４絶縁膜を介して設けられた上記ブロック間の配線を構成する第４配線層を有し、上記第３配線層は上記第１及び又は第２のビア又はコンタクトに接続された第１配線と上記第１配線の近傍に並走配置された第２配線とを有し、上記第１及び又は第２配線はそれらの配線間隔を当該ビア又はコンタクトと上記第２配線との間の距離よりも大きくするコの字状の配線部を有することを特徴とする半導体集積回路装置。
5. 複数のセル及び上記セルで構成される複数の回路ブロックを構成するための複数の半導体領域を有する一つの半導体基板、上記基板の主表面上部に第１絶縁膜を介して設けられた上記セルの内部配線を構成する第１配線層、上記第１配線層上部に第２絶縁膜を介して設けられた上記セル間の配線を構成する第２配線層、上記第２配線層上部に第１の導電性ビア又はコンタクトが埋め込まれた第３絶縁膜を介して設けられた上記セル間及び又は上記ブロック間の配線を構成する第３配線層、及び上記第３配線層上部に第２の導電性ビア又はコンタクトが埋め込まれた第４絶縁膜を介して設けられた上記ブロック間の配線を構成する第４配線層を有し、上記第３配線層は上記第１及び又は第２のビア又はコンタクトの内の一対のビア又はコンタクトを結ぶ直線から第１の距離をもってほぼ直線上に配置された第１配線と該一対のビア又はコンタクトに接続され上記第１配線から上記第１の距離よりも大きい第２の距離をもって上記第１配線とは反対の方向に配置されたコの字状の配線部を有する第２配線とを有することを特徴とする半導体集積回路装置。
6. 上記第３配線層は更に、上記第１及び第２配線の配線幅よりも１．２倍乃至２倍太い配線幅をもって上記第１及び第２配線から孤立配置された第３配線を有していることを特徴とする請求の範囲第４項又は第５項記載の半導体集積回路装置。
7. 複数の半導体領域を有する半導体基板の主表面上部に層間絶縁膜内に埋め込まれた導電性ビア又はコンタクトによって接続された多層配線を有する半導体集積回路装置を製造する方法において、所定の配線レイアウトルールに従って上記多層配線の配線レイアウトデータを生成した後、上記複数の配線層の内少なくとも一つのレベルの配線層を構成する配線パターンに対し、当該配線層内で片側に隣接する配線との間隔が小さく、かつその反対側近傍に配線の存在しない領域がある場合、上記ビア又はコンタクトの位置ならびに配線相互の接続関係を変えずに、上記隣接間隔の小さな部分の配線を上記配線の存在しない領域へ移動するアルゴリズムに従ったコンピュータプログラムにより自動的に上記配線レイアウトデータを変更して当該配線層を再レイアウトし、この変更した配線レイアウトデータに基づいて形成された配線パターンのマスクを用いて上記配線パターンを形成することを特徴とする半導体集積回路装置の製造方法。
8. 上記アルゴリズムは更に、上記配線層の再レイアウト後、隣接配線との距離がある所定の値より大きな部分の配線パターンに対してその配線幅を増大することを含んでいることを特徴とする請求の範囲第７項記載の半導体集積回路装置の製造方法。
9. 上記アルゴリズムは更に、上記配線層の再レイアウト後、２つの配線層の配線間を接続するビア又はコンタクトのパターンをそれらと配線との接触面積が大きくなるように変更設定することを含むことを特徴とする請求の範囲第７項又は第８項記載の半導体集積回路装置の製造方法。
10. 上記各条件が該当する配線に沿って所定の長さ以上にわたって満たされる場合に、上記条件を満たした部分を移動又は変更することを特徴とする請求の範囲第７項，第８項又は第９項のいずれかに記載の半導体集積回路装置の製造方法。

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