JP4799858B2 - 半導体集積回路の自動設計方法 - Google Patents

Description

本発明は、半導体集積回路の自動設計方法に関し、特に、回路パターンの配置されない空き領域にダミーパターンを配置する半導体集積回路の自動設計方法に関する。

近年、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）にみられるような半導体集積回路の大規模化に伴い、半導体集積回路を構成するセルや配線の高密度化や多層化の傾向が益々高まっている。そのような半導体集積回路は、電子計算機を用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムによる自動設計、即ち、機能設計、論理設計、及びレイアウト設計等を経て設計される。機能設計では、ハードウェア記述言語によって所望の半導体集積回路の機能を指定し、論理設計では、機能設計で指定した機能を実現するように論理合成を行って論理回路データを生成する。レイアウト設計では、論理設計で論理合成された論理回路データに基づいて、半導体チップ上に論理回路をレイアウトする。

半導体集積回路の被レイアウト領域には、論理回路や配線に対応した回路パターンが配置される領域と、それらの回路パターンが配置されない空き領域とが存在する。このような空き領域が残されたままレイアウトされた半導体集積回路の製造工程では、レチクルをマスクとした露光により所定のパターンを半導体基板上に転写する際、近接するパターン間の距離が大きいと、後のエッチングによるパターニング工程でのエッチングレートが変化して、パターンの密度（サイズ）が変化する現象が起きることが知られている。この現象は一般にマイクロローディング効果と呼ばれる。

例えば、半導体基板上の配線層（例えばポリシリコン層やメタル層）のエッチングのマスクとして用いるレジストのパターン間の距離が大きいと、マイクロローディング効果によって、当該配線層の幅が所望のサイズよりも小さくパターニングされる場合がある。即ち、論理回路を構成するトランジスタのゲート配線の幅にばらつきが生じる場合がある。このようなゲート配線を有したトランジスタは、所望の電気的な特性を得ることができなくなり、半導体集積回路の機能の低下を招く。

そこで、レイアウト設計の際、被レイアウト領域の上記空き領域には、上記配線層と同一のレイヤーを用いたダミーパターンが配置される。このダミーパターンの配置によって、空き領域が所定の間隔を有して埋められて、近接するパターン間の距離が大きくなることを極力避けることができる。即ち、上述したマイクロローディング効果を極力抑止することができる。

次に、上述したようなダミーパターンが配置された従来例に係る半導体集積回路の自動設計方法について、図面を参照して説明する。図８は、従来例に係る半導体集積回路の自動設計方法を説明する平面図である。なお、半導体集積回路の自動設計は、所定のデザインルールに従って行われるものとする。

図８（Ａ）に示すように、被レイアウト領域２００に、回路パターン（例えば配線パターン）が配置されない空き領域２０１，２０２，２０３，２０４，２０５が存在する。そして、図８（Ｂ）に示すように、これらの空き領域の全てを含む被レイアウト領域２００の全体に、当該被レイアウト領域２００の端部（例えば左下隅）を基点として、上記配線層と同一のレイヤーを用いた正方形状の複数のダミーパターン（例えばダミー配線パターン）６０を規則的に配置する。

ここで、ダミーパターン６０のサイズは、例えばデザインルールを満たす最大サイズである。次に、図８（Ｃ）に示すように、配置した複数のダミーパターン６０の中から、回路パターンが配置される領域に配置されたダミーパターン６０を消去する。このとき、空き領域２０１，２０２，２０３，２０４，２０５に完全に包含されていないダミーパターン６０も消去する。

なお、関連する技術文献としては、例えば以下の特許文献が挙げられる。
特開２００４−２８８６８５号公報

しかしながら、上述した従来例に係る半導体集積回路の自動設計方法によれば、上記空き領域の位置、形状、サイズによっては、図８（Ｃ）に示すように、ダミーパターン６０が配置されない空き領域２０２が存在する場合があった。そのため、当該領域と近接する箇所において、上述したマイクロローディング効果が生じる場合があった。

また、上記空き領域の位置、形状、サイズによっては、後の検査工程でエラーとみなされて消去されるか、もしくは後の製造工程で形成不良となる不良ダミーパターンが配置される場合がある。次に、そのような不良ダミーパターンについて、図面を参照して説明する。図９及び図１０は、従来例に係る半導体集積回路の自動設計方法を説明する平面図である。なお、図９及び図１０では、被レイアウト領域の一部を拡大して示したものである。また、図９及び図１０では、被レイアウト領域の全体に、ダミーパターンを配置した後、回路パターンを構成する配線等が配置された領域（配線等をオーバーサイズした領域も含む）のダミーパターンを消去した後の状態を示している。

図９に示すように、回路パターンを構成する配線５１が、ダミーパターン６０の辺に平行でない傾斜部５１Ｓを有している場合、当該配線５１の傾斜部５１Ｓと重畳するダミーパターン６０の一部が消去され、当該ダミーパターン６０は、鋭角を有した不良ダミーパターン６１となる。この鋭角を有した不良ダミーパターン６１は、製造工程でダミーパターン６０を例えばレジストとしてパターニングする際の露光時のマスクであるレチクルの形状に対応しないため、正常にパターニングされる保証がない。そのため、当該鋭角を有した不良ダミーパターン６１の全体は、後のいわゆるレチクル欠陥検査によって、エラーとみなされて消去され、当該領域は空き領域として残存することになる。

もしくは、当該不良ダミーパターン６１のデータそのものが、ＣＡＤシステムにより正常に認識されない場合があった。そのため、当該領域と近接する箇所において、上述したマイクロローディング効果の抑止が不十分となる場合があった。従って、製造工程でのエッチングによるパターニングの際に、エッチングレートの均一性が低下し、半導体基板の表面の平坦性が低下していた。

また、図１０に示すように、配線５２と重畳するダミーパターンの一部が消去された後、狭窄部６２Ｅが存在する場合、当該ダミーパターンは不良ダミーパターン６２となっていた。即ち、不良ダミーパターン６２の狭窄部６２Ｅは、後の製造工程でレジストとしてパターニングされた際に、当該狭窄部６２Ｅの強度不足によりレジストの破損や剥離を招いた。結果として、半導体集積回路の信頼性及び歩留まりが低下していた。

そこで本発明は、ダミーパターンを配置する半導体集積回路の自動設計方法において、当該半導体集積回路の信頼性及び歩留まりの低下の抑止を図る。

本発明の半導体集積回路の自動設計方法は、上述の課題に鑑みて為されたものであり、所定のデザインルールに従って設計される半導体集積回路の自動設計方法であって、以下の特徴を有する。

即ち、半導体集積回路の被レイアウト領域上の複数の空き領域のそれぞれを、１つのオブジェクトとして認識するステップと、複数のオブジェクトの中から、１つのオブジェクトを選択するステップと、オブジェクト内に、所定のサイズを有した正方形状のダミーパターンを、当該オブジェクトの端部を基点として、所定の間隔で規則的に配置するステップと、を含み、オブジェクトを選択するステップと、ダミーパターンを配置するステップとを、複数のオブジェクトの全てを選択するまで繰り返すことを特徴とする。

また、本発明の半導体集積回路の自動設計方法は、上記ステップに加えて、オブジェクトの全てに所定のサイズのダミーパターンを配置した後に、当該ダミーパターンのサイズを縮小するステップと、オブジェクト内で所定のサイズのダミーパターンの配置が不可能な領域に、縮小されたサイズのダミーパターンを配置するステップと、を含み、ダミーパターンのサイズを縮小するステップと、縮小されたサイズのダミーパターンを配置するステップとを、ダミーパターンのサイズがデザインルールを満たす最小サイズに至るまで繰り返すことを特徴とする。ここで、ダミーパターンの所定のサイズの初期値は、デザインルールを満たす最大サイズである。

また、本発明の半導体集積回路の自動設計方法は、上記ステップに加えて、オブジェクト内で上記ダミーパターンの配置が不可能な領域に、ダミーパターンの露光に用いられる最小のレチクルに対応するサイズの複数のダミーパターンを互いに離間させずに配置するステップと、最小のレチクルに対応するサイズの複数のダミーパターンの中から、デザインルールに違反するダミーパターンのみを消去するステップと、を含むことを特徴とする。

本発明の半導体集積回路の自動設計方法によれば、被レイアウト領域の空き領域（即ちオブジェクト）毎にダミーパターンを配置した。これにより、上記空き領域に、従来例に比して多くのダミーパターンを配置することができる。

また、上記空き領域に、ダミーパターンのサイズを順次縮小して配置した。さらに、最小のレチクルに対応するサイズの複数のダミーパターンを組み合わせて配置した。これにより、従来例にみられたような不良ダミーパターンが生じなくなる。

従って、マイクロローディング効果が生じる要因となる空き領域の面積を極力小さくすることができる。即ち、後の半導体集積回路の製造工程のパターニング工程において、エッチングレートの均一性が向上し、半導体基板の表面の平坦性が向上する。結果として、半導体集積回路の信頼性及び歩留まりの向上を図ることができる。

また、ダミーパターンのサイズは、デザインルールを満たす最大サイズを初期値として順次縮小されてゆくため、電子計算機が処理するデータ量を極力小さく抑えることができる。

次に、本発明の実施形態に係る半導体集積回路の自動設計方法について説明する。本実施形態の自動設計方法は、機能設計及び論理設計を経た後の、レイアウト設計の自動設計方法であり、被レイアウト領域の空き領域にダミーパターンを配置する際の自動設計方法である。ここで、空き領域とは、被レイアウト領域で論理回路や配線等の回路パターンが配置されない領域である。なお、機能設計、論理設計、及びダミーパターンの配置を除くレイアウト設計は、従来例と同様に行われる。また、本発明の実施形態に係る半導体集積回路の自動設計方法は、電子計算機を用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムによって行われるものである。また、半導体集積回路の自動設計は、所定のデザインルールに従って行われるものとする。

次に、本実施形態の半導体集積回路の自動設計方法について、図面を参照して説明する。図１及び図２は、本実施形態の半導体集積回路の自動設計方法を説明するフロー図である。また、図３乃至図７は、本発明の実施形態に係る半導体集積回路の自動設計方法を説明する平面図である。

最初に、本実施形態の半導体集積回路の自動設計方法の主要なステップについて、図１のフロー図を参照して説明する。即ち、ステップＡ１では、図３（Ａ）に示すように、被レイアウト領域１００で回路パターンが形成されない複数の空き領域１０１，１０２，１０３，１０４，１０５の各々を、それぞれ１つのオブジェクトとして認識する。即ち、空き領域の数に応じたオブジェクト１０１，１０２，１０３，１０４，１０５が認識される。上記空き領域の数は、単数であってもよく、図３に示したものより多数であってもよい。この場合、空き領域と同数のオブジェクトが認識される。

ここで、オブジェクトとは、後述するダミーパターン２０の配置の対象となる単位領域である。オブジェクト１０１，１０２，１０３，１０４，１０５以外の領域は、ダミーパターン２０の配置の対象とはならない。また、オブジェクト１０１，１０２，１０３，１０４，１０５以外の領域は、回路パターンが配置された領域（回路パターンを構成する配線等をオーバーサイズした領域も含む）である。

次に、ステップＡ２では、上記オブジェクト１０１，１０２，１０３，１０４，１０５のうちいずれか１つを選択する。そして、ステップＡ３では、図３（Ｂ）に示すように、選択したオブジェクトの端部の一点を基点（座標の原点）として、所定のサイズを有した正方形状のダミーパターン２０を、当該オブジェクト内に所定の間隔で規則的に配置する。オブジェクトの輪郭の形状が多角形である場合は、当該オブジェクトを囲む矩形の輪郭を抽出して、当該矩形の領域内に、ダミーパターン２０を配置する。ここで、ダミーパターン２０を配置する際の基点となる上記オブジェクトの端部の一点は、例えば当該オブジェクトの左下隅の一点である。また、ダミーパターン２０は、回路パターンを構成する論理回路や配線のパターンと同一のレイヤーに配置される。

また、ダミーパターンのサイズは、その初期値として、デザインルールが満たす最大サイズ、もしくは当該最大サイズに近似したサイズであることが好ましい。例えば、デザインルールが満たす最大サイズのダミーパターンの一辺は、約１μｍである。もしくは、ダミーパターンのサイズの初期値は、デザインルールのサイズの条件を満たすものであれば、上記最大サイズ以外、もしくは当該最大サイズに近似したサイズ以外であってもよい。

そして、第１のループ処理により、ステップＡ２及びステップＡ３を、全てのオブジェクトに対して行う。即ち、図３（Ｂ）に示すように、選択するオブジェクトを順次切り替えながら、各オブジェクト内に上記所定のサイズのダミーパターン２０を配置する。

その後、ステップＡ４では、図３（Ｃ）に示すように、ステップＡ３で配置したダミーパターン２０の中から、各オブジェクト１０１，１０２，１０３，１０４，１０５内に完全に包含されないダミーパターン２０を消去する。

このように、各オブジェクト１０１，１０２，１０３，１０４，１０５のそれぞれの端部の一点を基点としてダミーパターン２０を配置するため、上記各オブジェクト内に、従来例（図８参照）に比して、多数のダミーパターン２０を配置することができる。

次に、ステップＡ５では、上述した所定のサイズのダミーパターン２０の配置が、各オブジェクト１０１，１０２，１０３，１０４，１０５内の全てに完了した後、当該ダミーパターン２０のサイズを縮小する。このときの縮小幅は、特に制限されないが、例えば、ダミーパターンの一辺当たり約０．１μｍである。

そして、第２のループ処理により、ステップＡ２乃至ステップＡ５を、ダミーパターン２０のサイズが、デザインルールを満たす最小サイズとなるまで繰り返す。デザインルールを満たす最小サイズのダミーパターンの一辺は、例えば、約０．５μｍである。ここで、縮小されたサイズのダミーパターン２０は、各オブジェクト内に残存する空き領域、即ち、それより大きなサイズのダミーパターン２０の配置が不可能であった領域（ステップＡ４で当該ダミーパターンが消去された領域）に配置される。なお、上記第２のループ処理は、ダミーパターン２０を配置する必要のある空き領域が無くなった段階で終了してもよい。

このように、各オブジェクト１０１，１０２，１０３，１０４，１０５内に配置するダミーパターン２０のサイズが縮小されるため、各オブジェクト内の空き領域、即ち、ダミーパターン２０の配置が不可能な領域を減少させることが可能となる。また、ダミーパターン２０のサイズは、デザインルールを満たす最大サイズを初期値として順次縮小されてゆくため、電子計算機が処理するデータ量を従来例に比して極力小さく抑えることができる。

例えば、図４に示すように、回路パターンを構成する配線１１が、ダミーパターン２０の辺に平行でない傾斜部を有している場合においても、大小の異なるサイズのダミーパターン、即ち、初期値のサイズのダミーパターンと縮小されたサイズのダミーパターンが配置されるため、エラーとみなされる従来例にみられたような鋭角を有した不良ダミーパターン（図９参照）は生じない。

そのため、従来例に比して、空き領域、即ち、ダミーパターン２０の配置が不可能な領域を減少させることが可能となり、当該領域と近接する箇所において、後の製造工程でのエッチングによるパターニングの際に、マイクロローディング効果の低減を図ることができる。

また、当該サイズのダミーパターンは、製造工程でダミーパターン６０を例えばレジストとしてパターニングする際の露光時のマスクであるレチクルの形状の条件を満たしているため、正常にパターニングされる。従って、後のいわゆるレチクル欠陥検査を簡略化することが可能となる。

また、例えば、図５に示すように、大小の異なるサイズのダミーパターン２０が配置されるため、従来例にみられたようなレジストの破損や剥離の要因となる狭窄部の存在する不良ダミーパターン（図１０参照）は生じない。また、空き領域、即ち、ダミーパターン２０の配置が不可能な領域を減少させることが可能となり、当該領域と近接する箇所において、マイクロローディング効果の低減を図ることができる。

さらに、上記ステップＡ２乃至ステップＡ５の第２のループ処理が終了した後、次に示すステップＡ６に進む。ステップＡ６では、ステップＡ２乃至ステップＡ５を経ても各オブジェクト内に残存する空き領域、即ち、デザインルールを満たす最小サイズのダミーパターン２０の配置が不可能であった領域に、当該サイズよりも小さいダミーパターンの集合を配置する。以降、このダミーパターンの集合を、組み合わせダミーパターンと呼ぶことにする。

次に、ステップＡ６の組み合わせダミーパターンの配置について、図２のフロー図、図６及び図７の平面図を参照して説明する。即ち、ステップＢ１では、図６（Ａ）に示すように、各オブジェクト１０１，１０２，１０３，１０４において、ステップＡ２乃至ステップＡ５を経ても残存する空き領域１００Ｓ、即ち、デザインルールを満たす最小サイズのダミーパターン２０の配置が不可能であった領域を抽出する。この空き領域１００Ｓは、一例として、図６では、ダミーパターン２０の辺に平行でない傾斜部を有した配線１３に近接して存在しているものとする。

次に、ステップＢ２では、上記空き領域１００Ｓに、製造工程でダミーパターンをパターニングする際の露光に用いられる最小のレチクルに対応するサイズの複数のダミーパターン２１を、互いに離間させずに配置する。ここで、最小のレチクルに対応するサイズの複数のダミーパターン２１は、ステップＡ２乃至ステップＡ５で配置されたダミーパターン２０のうちのいずれかと接続されるようにして配置されてもよい。

次にステップＢ３では、図６（Ｂ）に示すように、上記最小のレチクルに対応するサイズの複数のダミーパターン２１の中から、デザインルールに違反するダミーパターン２１Ｅのみを消去する。例えば、図６（Ｂ）のデザインルールに違反するダミーパターン２１Ｅは、配置されるパターンの面積に関する条件を満たしていないために、デザインルールに違反するものとして消去される。

こうして、上記最小のレチクルに対応するサイズの複数のダミーパターン２１の組み合わせから成る組み合わせダミーパターンが、ステップＡ２乃至ステップＡ５を経ても残存する空き領域１００Ｓ、即ち、デザインルールを満たす最小サイズのダミーパターン２０の配置が不可能であった領域においも配置される。例えば、その他の例として、図７に示すように、多様な形状を有した配線１４に近接する空き領域に、上記最小のレチクルに対応するサイズの複数のダミーパターン２１の組み合わせから成る組み合わせダミーパターンを配置することが可能となる。

即ち、被レイアウト領域の空き領域に極力多くのダミーパターンを配置することが可能となり、当該領域と近接する箇所において、さらに上記マイクロローディング効果の低減を図ることができる。

結果として、ダミーパターン２０、及び最小のレチクルに対応するサイズの複数のダミーパターン２１の組み合わせから成る組み合わせダミーパターンの配置により、半導体集積回路の信頼性及び歩留まりの向上を図ることができる。

なお、上述した本実施形態では、配線等の回路パターンが配置される被レイアウト領域１００の各空き領域にダミーパターン２０を配置したが、本発明はこれに限定されない。即ち、本発明は、配線等の回路パターン以外のパターンが配置される被レイアウト領域の空き領域にダミーパターンを配置する場合においても適用される。例えば、本発明は、不図示のフィールド酸化膜のパターンが配置される被レイアウト領域の空き領域にダミーパターンを配置する場合についても適用される。

また、上述した実施形態では、図１のステップＡ１乃至ステップＡ６の全てが連続して行われるものとしたが、本発明はこれに限定されない。即ち、本発明は、所定のデザインルールに従って被レイアウト領域１００の空き領域にダミーパターン２０を配置するものであれば、上記オブジェクト毎のダミーパターン２０の配置（ステップＡ１乃至ステップＡ４）、上記ダミーパターン２０のサイズを縮小した配置（ステップＡ５）、上記組み合わせダミーパターンの配置（ステップＡ６）の中の少なくともいずれか１つを特徴として有する半導体集積回路の自動設計方法であってもよい。

本発明の実施形態に係る半導体集積回路の自動設計方法を説明するフロー図である。 本発明の実施形態に係る半導体集積回路の自動設計方法を説明するフロー図である。 本発明の実施形態に係る半導体集積回路の自動設計方法を説明する平面図である。 本発明の実施形態に係る半導体集積回路の自動設計方法を説明する平面図である。 本発明の実施形態に係る半導体集積回路の自動設計方法を説明する平面図である。 本発明の実施形態に係る半導体集積回路の自動設計方法を説明する平面図である。 本発明の実施形態に係る半導体集積回路の自動設計方法を説明する平面図である。 従来例に係る半導体集積回路の自動設計方法を説明する平面図である。 従来例に係る半導体集積回路の自動設計方法を説明する平面図である。 従来例に係る半導体集積回路の自動設計方法を説明する平面図である。

符号の説明

１１，１２，１３，１４，５１，５２ 配線
２０，２１，６０ ダミーパターン
２１Ｅ 違反ダミーパターン
５１Ｓ 傾斜部
６１，６２ 不良ダミーパターン
６２Ｅ 狭窄部
１００ 被レイアウト領域 １００Ｓ 残存したレイアウト領域
１０１，１０２，１０３，１０４，１０５ 空き領域，オブジェクト
２０１，２０２，２０３，２０４，２０５ 空き領域

Claims (5)

1. 所定のデザインルールに従って設計される半導体集積回路の自動設計方法であって、
   前記半導体集積回路の被レイアウト領域上の複数の空き領域のそれぞれを、１つのオブジェクトとして認識するステップと、
   前記複数のオブジェクトの中から、１つのオブジェクトを選択するステップと、
   前記オブジェクト内に、所定のサイズを有した正方形状の前記ダミーパターンを、当該オブジェクトの端部を基点として、所定の間隔で規則的に配置するステップと、を含み、
   前記オブジェクトを選択するステップと、前記ダミーパターンを配置するステップとを、前記複数のオブジェクトの全てを選択するまで繰り返すことを特徴とする半導体集積回路の自動設計方法。
2. 前記オブジェクトの全てに前記所定のサイズのダミーパターンを配置した後に、当該ダミーパターンのサイズを縮小するステップと、
   前記オブジェクト内で前記所定のサイズのダミーパターンの配置が不可能な領域に、前記縮小されたサイズのダミーパターンを配置するステップと、を含み、
   前記ダミーパターンのサイズを縮小するステップと、前記縮小されたサイズのダミーパターンを配置するステップとを繰り返すことを特徴とする請求項１記載の半導体集積回路の自動設計方法。
3. 前記ダミーパターンの前記所定のサイズの初期値は、前記デザインルールを満たす最大サイズであり、
   前記オブジェクトの全てに前記所定のサイズのダミーパターンを配置した後に、当該ダミーパターンのサイズを縮小するステップと、
   前記オブジェクト内で前記所定のサイズのダミーパターンの配置が不可能な領域に、前記縮小されたサイズのダミーパターンを配置するステップと、を含み、
   前記ダミーパターンのサイズを縮小するステップと、前記縮小されたサイズのダミーパターンを配置するステップとを、前記ダミーパターンのサイズが前記デザインルールを満たす最小サイズに至るまで繰り返すことを特徴とする請求項１記載の半導体集積回路の自動設計方法。
4. 前記オブジェクト内で前記ダミーパターンの配置が不可能な領域に、当該ダミーパターンの露光に用いられる最小のレチクルに対応するサイズの複数のダミーパターンを互いに離間させずに配置するステップと、
   前記最小のレチクルに対応するサイズの複数のダミーパターンの中から、前記デザインルールに違反するダミーパターンのみを消去するステップと、を含むことを特徴とする請求項１、２、３のうちいずれか１項に記載の半導体集積回路の自動設計方法。
5. 所定のデザインルールに従って半導体集積回路の被レイアウト領域上の空き領域にダミーパターンを配置する半導体集積回路の自動設計方法であって、
   前記空き領域内に、前記デザインルールを満たす所定のサイズのダミーパターンを配置するステップと、
   前記空き領域内で前記所定のサイズのダミーパターンの配置が不可能な領域に、当該ダミーパターンの露光に用いられる最小のレチクルに対応するサイズの複数のダミーパターンを互いに離間させずに配置するステップと、
   前記最小のレチクルに対応するサイズの複数のダミーパターンの中から、前記デザインルールに違反するダミーパターンのみを消去するステップと、を含むことを特徴とする半導体集積回路の自動設計方法。

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