KR102458359B1 - 적응적 메탈 필을 이용한 레이아웃 설계 방법 및 이에 기반하여 제조되는 반도체 장치 - Google Patents
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Abstract
프로그램 코드를 포함하는 컴퓨터 판독 가능한 매체가 개시된다. 프로세서에 의해 프로그램 코드가 실행될 때, 프로세서는, 레이어 상에, 제 1 폭과 제 1 최소 공백 영역을 갖는 리얼 패턴을 배치하고, 제 1 폭보다 넓은 제 2 폭 및 제 2 최소 공백 영역을 갖는 제 1 더미 패턴을 배치하고, 리얼 패턴과 제 1 더미 패턴의 면적들에 대한 레이어의 면적의 비율이 기준 범위 내인지 여부에 기반하여, 레이어 상에, 제 3 폭 및 제 3 최소 공백 영역을 갖는 제 2 더미 패턴을 배치한다. 본 발명에 의하면, 반도체 공정의 미세화에 따라 더미 패턴들을 적응적으로 배치할 수 있으므로, 메탈 덴시티 문제로 인하여 레이아웃을 불필요하게 재설계 하는 것을 방지할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는, 적응적 메탈 필을 이용하여 반도체 장치의 레이아웃을 설계하는 방법에 관한 것이다.
나아가, 본 발명은 적응적 메탈 필을 수행하는 컴퓨터 프로그램, 및 이에 의해 생성되는 반도체 장치에 관한 것이다.
일반적으로 반도체 칩은 셀(예컨대, 트랜지스터)들을 포함하고 있으며, 특정 기능을 수행하는 로직을 구현하기 위해, 셀들을 전기적으로 연결하는 배선들을 포함한다. 이러한 배선들은 복수의 레이어들에 걸쳐 배치될 수 있다. 특히, 반도체 칩의 고집적화에 따라 셀들 및 배선들을 수동으로 배치하는 것은 거의 불가능하므로, 레이아웃 설계 툴이 널리 이용된다.
복수의 레이어들에 배선들이 배치될 때, 배선들의 메탈 덴시티(metal density)는 매우 중요하다. 예컨대, 레이어들에 걸쳐 메탈 덴시티가 균일하지 않거나, 메탈 덴시티가 반도제 제조자에 의해 의도된 범위 내에 있지 않으면, 레이어들의 적층 과정에서의 왜곡에 의하여, 신호의 타이밍 변화와 같은 다양한 문제의 발생뿐만 아니라 반도체 생산 수율 문제까지 발생할 수 있다. 그러므로, 레이어들에 걸쳐 메탈 덴시티를 균일하게 하기 위해 더미 메탈을 삽입하는 방법이 주로 이용된다.
그러나, 반도체 제조 공정이 더욱 미세해질수록, 기존의 라이브러리에 저장되어 있는 더미 패턴 생성 규칙을 이용하여 메탈 필(Metal Fill)을 수행하더라도, 원하는 메탈 덴시티를 얻기 어려운 경우가 종종 발생하고 있다. 원하는 메탈 덴시티를 획득하지 못하면, 최악의 경우 레이아웃을 재설계해야 할 수 있으며, 이는 개발 비용 및 개발 시간의 증가를 초래한다. 그러므로, 레이아웃 설계 툴을 이용하여 효율적인 메탈 필을 실행하는 방법을 구현하는 것은 매우 중요하다.
본 발명의 목적은, 반도체 공정의 미세화에 따라 메탈 덴시티(metal density) 요건을 충족시키지 못하는 경우가 빈번하게 발생함에 따른, 불필요한 레이아웃의 재설계를 방지하는 방법을 제공하는데 있다.
나아가, 본 발명의 목적은, 적응적 메탈 필을 수행하는 컴퓨터 프로그램, 및 이에 의해 제조되는 반도체 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 프로그램 코드를 포함하는 컴퓨터 판독 가능한 매체에 있어서, 상기 프로세서에 의해 상기 프로그램 코드가 실행될 때, 상기 프로세서는, 레이어 상에, 제 1 폭과 제 1 최소 공백 영역을 갖는 리얼 패턴을 배치하는 단계, 상기 레이어 상에, 상기 제 1 폭보다 넓은 제 2 폭 및 제 2 최소 공백 영역을 갖는 제 1 더미 패턴을 배치하는 단계, 그리고 상기 리얼 패턴과 상기 제 1 더미 패턴의 면적들에 대한 상기 레이어의 면적의 비율이 기준 범위 내인지 여부에 기반하여, 상기 레이어 상에, 제 3 폭 및 제 3 최소 공백 영역을 갖는 제 2 더미 패턴을 배치하는 단계를 수행하되, 상기 제 3 폭은 상기 제 1 폭과 같거나 상기 제 1 폭보다 넓다.
본 발명의 다른 실시 예에 따른 방법은, 레이아웃 설계 툴을 이용하여, 레이어 상에, 제 1 폭과 제 1 최소 공백 영역을 갖는 리얼 패턴을 배치하는 단계, 상기 레이아웃 설계 툴을 이용하여, 상기 레이어 상에, 상기 제 1 폭보다 넓은 제 2 폭 및 제 2 최소 공백 영역을 갖는 제 1 더미 패턴을 배치하는 단계, 상기 레이아웃 설계 툴을 이용하여, 상기 리얼 패턴과 상기 제 1 더미 패턴의 면적들에 대한 상기 레이어의 면적의 비율이 기준 범위 내인지 여부에 기반하여, 상기 레이어 상에, 제 3 폭 및 제 3 최소 공백 영역을 갖는 제 2 더미 패턴을 배치하는 단계, 상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴을 포함하는 레이아웃에 기반하여 마스크를 생성하는 단계, 그리고 상기 마스크를 이용하여 반도체 장치를 생성하는 단계를 포함하되, 상기 제 3 폭은 상기 제 1 폭과 같거나 상기 제 1 폭보다 넓고, 상기 제 2 폭보다 좁다.
본 발명의 또 다른 실시 예에 따른 프로그램 코드를 포함하는 컴퓨터 판독 가능한 매체에 있어서, 상기 프로세서에 의해 상기 프로그램 코드가 실행될 때, 상기 프로세서는, 레이어 상에, 각각이 제 1 폭을 갖는 리얼 패턴을 배치하는 단계, 상기 레이어 상에, 상기 제 1 폭보다 넓은 제 2 폭을 갖는 제 1 더미 패턴을 배치하는 단계, 상기 리얼 패턴과 상기 제 1 더미 패턴의 면적들에 대한 상기 레이어의 면적의 비율이 기준 범위 내인지 여부를 판단하는 단계, 그리고 상기 판단 결과에 기반하여, 상기 레이어 상에, 상기 제 1 폭과 같거나 상기 제 1 폭보다 넓고, 상기 제 2 폭보다 좁은 제 3 폭을 갖는 제 2 더미 패턴을 배치하는 단계를 수행한다.
본 발명의 실시 예들에 따르면, 반도체 공정의 미세화에 따라 메탈 덴시티 요건을 충족시키지 못하는 경우가 빈번하게 발생함에 따른, 불필요한 레이아웃의 재설계를 방지할 수 있다.
나아가, 본 발명의 실시 예들에 따르면, 적응적 메탈 필을 수행하는 컴퓨터 프로그램, 및 이에 의해 제조되는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 설계 및 제조 방법을 보여주는 순서도이다.
도 2a 및 2b는 도 1의 레이아웃 설계 단계에서 사용되는 다양한 종류의 패턴들을 보여주는 개념도들이다.
도 3 내지 도 5는 반도체 장치의 레이아웃 설계 시 적용되는 최소 공백 조건을 개념적으로 보여주는 도면들이다.
도 6은 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다.
도 7 내지 11은 본 발명의 실시 예에 따라 레이아웃 설계 툴을 이용하여 반도체 장치의 레이아웃을 설계하는 과정을 보여주는 도면들이다.
도 12는 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다.
도 13은 메탈 덴시티 요건을 충족시키기 위해 제 2 메탈 필 이후 추가적으로 실행되는 레이아웃 설계를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다.
도 15는 본 발명의 실시 예에 따라 레이아웃 설계 툴을 이용하여 반도체 장치의 레이아웃을 설계하는 것을 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다.
도 17은 본 발명의 실시 예에 따른 반도체 장치를 설계하기 위한 레이아웃 설계 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따라 생성된 레이아웃에 의해 생성된 전자 장치를 예시적으로 보여주는 블록도이다.
도 2a 및 2b는 도 1의 레이아웃 설계 단계에서 사용되는 다양한 종류의 패턴들을 보여주는 개념도들이다.
도 3 내지 도 5는 반도체 장치의 레이아웃 설계 시 적용되는 최소 공백 조건을 개념적으로 보여주는 도면들이다.
도 6은 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다.
도 7 내지 11은 본 발명의 실시 예에 따라 레이아웃 설계 툴을 이용하여 반도체 장치의 레이아웃을 설계하는 과정을 보여주는 도면들이다.
도 12는 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다.
도 13은 메탈 덴시티 요건을 충족시키기 위해 제 2 메탈 필 이후 추가적으로 실행되는 레이아웃 설계를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다.
도 15는 본 발명의 실시 예에 따라 레이아웃 설계 툴을 이용하여 반도체 장치의 레이아웃을 설계하는 것을 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다.
도 17은 본 발명의 실시 예에 따른 반도체 장치를 설계하기 위한 레이아웃 설계 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따라 생성된 레이아웃에 의해 생성된 전자 장치를 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 설계 및 제조 방법을 보여주는 순서도이다.
S110 단계에서, 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다. 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들어, C 언어와 같은 상위 언어가 사용될 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level; RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다.
나아가, 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 네트리스트(Netlist)로 변환되어 전체 반도체 장치로 합성될 수 있다. 합성된 스키매틱(schematic) 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 수반될 수 있다.
S120 단계에서, 논리적으로 완성된 반도체 집적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다. 예를 들어, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 네트리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(place)하고 연결하는 라우팅(routing) 절차를 포함할 수 있다.
특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 도전 라인들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들어, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS 트랜지스터, NMOS 트랜지스터, N웰, 게이트 전극, 및 이들 상에 배치될 도전 라인들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다.
선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동으로 또는 수동적으로 수행될 수 있다. 예를 들어, 라우팅 절차는 표준 셀들 상에 형성되는 복수의 레이어들에 리얼 패턴들을 배치하는 것을 포함할 수 있다. 나아가, 라우팅 절차는 더미 패턴을 배치하는 것을 포함할 수 있다.
레이어에 더미 패턴을 배치하는 것은 레이어의 면적에서 리얼 패턴이 차지하는 면적의 비율(이하, 메탈 덴시티(metal density))과 관련이 있다. 만일, 레이어들에 걸쳐 메탈 덴시티들이 불균형하거나, 특정한 레이어의 메탈 덴시티가 기준 밑으로 내려가거나 올라가면, 레이어들의 메탈 덴시티들이 급변함으로 인하여 다양한 문제가 발생할 수 있다. 그러므로, 레이어들의 메탈 덴시티들은 (예컨대, 반도체 제조자에 의해 정해지는) 일정한 범위 내에 분표해야 함이 바람직하다.
그러나, 반도체 제조 공정이 미세화 됨에 따라, 레이어의 빈 공간에 더미 패턴들을 삽입하는 것은 어려울 수 있다. 본 발명에 의하면, 다양한 사이즈의 더미 패턴들을 사용하여 라우팅을 수행함으로써, 메탈 덴시티 요건을 충족시킬 수 있다. 예컨대, 제 1 메탈 필(metal fill)로써, 더미 패턴 생성 규칙에 따라 넓은 폭을 갖는 더미 패턴들이 레이어에 배치된다. 제 1 메탈 필에 의하더라도 메탈 덴시티 요건이 충족되지 못하면, 좁은 폭을 갖는 더미 패턴들이 추가로 레이어에 배치된다.
라우팅 이후, 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증 동작의 예로써, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC (Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC (Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS (Layout vs Schematic) 등이 있다.
S130 단계에서, 광근접 보정(Optical Proximity Correction; OPC)이 실행될 수 있다. 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현될 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정될 수 있다. 광근접 보정을 실행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미세하게 변경될 수 있다.
S140 단계에서, 광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크들(Photomasks)이 제작될 수 있다. 일반적으로 상기 포토마스크들은 유리 기판 위에 도포된 화학 재료를 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다. 예를 들어, 레이어들 각각에 대해, 적어도 하나 또는 그 이상의 마스크들이 사용될 수 있다.
S150 단계에서, 제작된 포토마스크들을 이용하여 반도체 장치가 제조될 수 있다. 상기 포토마스크들을 이용한 반도체 장치의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 2a 및 도 2b는 는 도 1의 레이아웃 설계 단계에서 사용되는 다양한 종류의 패턴들을 보여주는 개념도들이다. 본 발명의 레이아웃 설계 단계에서 사용되는 패턴들의 예로써, 리얼 패턴, 제 1 더미 패턴, 및 제 2 더미 패턴이 있다.
우선, 도 2a를 참조하면, 리얼 패턴, 제 1 더미 패턴, 및 제 2 더미 패턴은 레이아웃 설계 툴에서 사용되는 가상의 패턴들일 수 있다. 전술한 바와 같이, 리얼 패턴은 전기적 신호가 절단되는 금속 배선(metal interconnection)에 대응할 수 있으며, 제 1 더미 패턴과 제 2 더미 패턴은 메탈 덴시티를 충족시키기 위한 금속 배선에 대응한다.
리얼 패턴은 연장하는 방향에 수직 방향으로 폭(w1)을 가질 수 있다. 예를 들어, 리얼 패턴의 폭(w1)은 반도체 장치가 제조되는 공정의 해상도를 고려하여 설정될 수 있다. 예컨대, 반도체 장치의 해상도는 포토레지스트(photoresist)를 이용한 식각 공정과 관련될 수 있다.
한편, 리얼 패턴은 점선으로 둘러싸인 최소 공백(least margin) 영역을 가질 수 있다. 최소 공백 영역은, 리얼 패턴에 대응하는 금속 배선이 웨이퍼 상에 실제로 형성될 때, 인접한 배선들에 영향을 주지 않는 최소한의 영역을 나타낸다. 즉, 최소 공백 영역 내에 다른 금속 배선이 배치되어서는 안된다. 만일, 반도체 제조 공정에서 최소 공백 영역 내에 다른 금속 배선이 배치되는 경우, 리얼 패턴에 대응하는 금속 배선과 이에 인접한 다른 금속 배선은, 기생 커패시턴스의 변화, 그리고 신호의 타이밍의 변화 및 왜곡 등과 같은 다양한 면에 있어서, 서로 영향을 줄 수 있다.
예를 들어, 리얼 패턴의 최소 공백 영역은 리얼 패턴의 아웃라인의 좌우, 상하 방향으로 각각 d1만큼 확장된 영역으로 정의될 수 있다. 예를 들어, 리얼 패턴의 아웃라인으로부터 확장된 길이/폭(d1)은 리얼 패턴의 폭(w1)과 같거나 다를 수 있다. 예를 들어, 리얼 패턴의 최소 공백 영역의 폭은 리얼 패턴의 폭(w1)과 2 X d1의 합으로 정의될 수 있다.
제 1 더미 패턴은 연장하는 방향에 수직 방향으로 폭(w2)을 가질 수 있다. 예를 들어, 제 1 더미 패턴의 폭(w2)는 리얼 패턴의 폭(w1)보다 클 수 있다. 마찬가지로, 제 1 더미 패턴도 점선으로 둘러싸인 최소 공백 영역을 가질 수 있다. 제 1 더미 패턴의 최소 공백 영역은 제 1 더미 패턴의 아웃라인의 좌우, 상하 방향으로 각각 d2만큼 확장된 영역으로 정의될 수 있다. 예를 들어, d2는 d1보다 클 수 있다. 예를 들어, 제 1 더미 패턴의 최소 공백 영역의 폭은 더미 패턴의 폭(w2)과 2 X d2의 합으로 정의될 수 있다.
제 2 더미 패턴은 연장하는 방향에 수직 방향으로 폭(w3)을 가질 수 있다. 예를 들어, 제 2 더미 패턴의 폭(w3)은 제 1 더미 패턴의 폭(w2)보다 작으며, 리얼 패턴의 폭(w1)과 동일하거나 리얼 패턴의 폭(w1)보다 클 수 있다. 마찬가지로, 제 2 더미 패턴도 점선으로 둘러싸인 최소 공백 영역을 가질 수 있다. 제 2 더미 패턴의 최소 공백 영역은 제 2 더미 패턴의 아웃라인의 좌우, 상하 방향으로 각각 d3만큼 확장된 영역으로 정의될 수 있다. 예를 들어, d3은 d2보다 작으며, d1과 같거나 d1보다 클 수 있다. 예를 들어, 제 2 더미 패턴의 최소 공백 영역의 폭은 제 2 더미 패턴의 폭(w3)과 2 X d3의 합으로 정의될 수 있다.
그러나, 제 2 더미 패턴의 아웃라인으로부터, 제 2 더미 패턴의 최소 공백영역으로 확장되는 거리들은 서로 다를 수 있다. 이러한 실시 예가 도 2b에 도시되었다.
도 2b를 참조하면, 제 2 더미 패턴의 아웃라인으로부터, 윗 방향을 따라, 제 2 더미 패턴의 최소 공백영역으로 확장되는 거리는 d3으로 도시되었다. 제 2 더미 패턴의 아웃라인으로부터, 왼쪽 방향을 따라, 제 2 더미 패턴의 최소 공백영역으로 확장되는 거리는 d4로 도시되었다. 제 2 더미 패턴의 아웃라인으로부터, 오른쪽 방향을 따라, 제 2 더미 패턴의 최소 공백영역으로 확장되는 거리는 d5 도시되었다. 제 2 더미 패턴의 아웃라인으로부터, 아래 방향을 따라, 제 2 더미 패턴의 최소 공백영역으로 확장되는 거리는 d6으로 도시되었다.
이 경우, d3, d4, d5, 및 d6은 도 2a의 d1보다 클 수 있으며, d2보다 작을 수 있다. 그리고, d3, d4, d5, 및 d6 중 적어도 일부는 서로 같은 값이거나, 서로 다른 값들일 수 있다.
레이아웃 설계 툴을 이용하여 일반적인 설계 시, 레이어들의 금속 배선들에 대응하는 리얼 패턴들이 먼저 배치된다. 이후, 원하는 범위의 메탈 덴시티를 충족시키도록, 제 1 더미 패턴들이 리얼 패턴들 사이의 공간들에 배치된다. 즉, 제 1 메탈 필(metal fill)이 실행된다. 그러나, 제 1 메탈 필을 수행하더라도, 반도체 제조 공정의 미세화 등으로 인하여, 원하는 범위의 메탈 덴시티를 충족시키는 것은 더욱 어려울 수 있다. 이 경우, 본 발명에 따라, 전술된 제 2 더미 패턴이 리얼 패턴들 사이, 제 1 더미 패턴들 사이, 및/또는 리얼 패턴과 제 1 더미 패턴 사이에 배치될 수 있다. 즉, 제 2 메탈 필이 실행된다.
한편, 도 2에 도시된 더미 패턴들은 일정한 폭들(w2 또는 w3)을 갖는 스트립 형태를 갖는 것으로 도시되었으나, 더미 패턴들의 형태는 이에 한정되지 않는다. 예를 들어, 제 1 더미 패턴 및/또는 제 2 더미 패턴은 다양한 형태의 다각형일 수 있다.
도 3 내지 도 5는 반도체 장치의 레이아웃 설계 시 적용되는 최소 공백 조건을 개념적으로 보여주는 도면들이다. 도 3 내지 도 5에 도시된, T1 내지 T4는 가상의 라우팅 트랙을 나타낸다. 라우팅 트랙을 따라, 리얼 패턴과 더미 패턴이 배치될 수 있다. 그러나, 이는 일반적인 룰일 뿐이다. 예컨대, 리얼 패턴은 라우팅 트랙들(T1~T4)에 수직인 방향으로 배치될 수 있다. 나아가, 더미 패턴들은 그 사이즈에 따라 하나 또는 그 이상의 라우팅 트랙들에 걸쳐있을 수 있다.
우선 도 3을 참조하면, 제 1 라우팅 트랙(T1) 상에 리얼 패턴이 배치되었으며, 제 3 라우팅 트랙(T3)과 제 4 라우팅 트랙(T4)에 걸쳐 제 1 더미 패턴이 배치되었다. 좀 더 정확히 말하면, 제 1 더미 패턴은 제 4 라우팅 트랙(T4)에 맞닿아 있으나, 이는 본 발명을 설명하는데 문제되지 않는다. 도 2에서 설명된 바와 같이, 리얼 패턴의 최소 공백 영역(LM1)은 리얼 패턴으로부터 좌우, 상하로 d1만큼 확장된 영역을 나타내며, 제 1 더미 패턴의 최소 공백 영역(LM2)은 리얼 패턴으로부터 좌우, 상하로 d2만큼 확장된 영역을 나타낸다.
더미 패턴의 최소 공백 영역(LM2)이 리얼 패턴을 침범하지 않기 때문에, 제 1 더미 패턴의 이러한 배치는 허용된다. 이러한 경우, 제 3 라우팅 트랙(T3) 및 제 4 라우팅 트랙(T4)을 따라 제 1 더미 패턴을 좌우로 이동시키더라도, 최소 공백 영역(LM2)이 리얼 패턴을 침범하지 않기 때문에, 문제되지 않을 것이다.
만약 주위의 다른 패턴들로 인하여 제 1 더미 패턴을 제 2 라우팅 트랙(T2)과 제 3 라우팅 트랙(T3)에 걸치도록 배치해야 한다고 가정하자. 이러한 경우에 발생할 수 있는 문제점이 도 4에 도시되었다. 도 4를 참조하면, 제 1 라우팅 트랙(T1) 상에 리얼 패턴이 배치되었으며, 제 2 라우팅 트랙(T2)과 제 3 라우팅 트랙(T3)에 걸쳐 걸쳐 있다.
이 경우, 제 1 더미 패턴의 최소 공백 영역(LM2)은 리얼 패턴을 침범한다. 물론, 리얼 패턴의 최소 공백 영역(LM1)도 더미 패턴을 침범한다. 실제로, 리얼 패턴과 더미 패턴은 서로 맞닿아 있지 않지만, 공정의 해상도, 기생 커패시턴스의 변화와 같은 다양한 이유로 인하여 리얼 패턴을 통하여 전달되는 전기적 신호가 영향을 받을 수 있다. 그러므로, 제 1 더미 패턴을 제 2 라우팅 트랙(T2)과 제 3 라우팅 트랙(T3)에 걸치도록 하는 제 1 메탈 필은 허용되지 않는다.
도 5를 참조하면, 제 1 라우팅 트랙(T1) 상에 리얼 패턴이 배치되었으며, 제 2 라우팅 트랙(T2)에 걸쳐 제 2 더미 패턴이 배치되었다. 도 2에서 설명된 바와 같이, 제 2 더미 패턴의 최소 공백 영역(LM3)은 리얼 패턴으로부터 좌우, 상하로 d3만큼 확장된 영역을 나타낸다.
이 경우, 제 2 더미 패턴의 최소 공백 영역(LM3)은 리얼 패턴을 침범하지 않으며, 리얼 패턴의 최소 공백 영역(LM1)도 제 2 더미 패턴을 침범하지 않는다. 그러므로, 제 2 더미 패턴을 제 2 라우팅 트랙(T2)에 걸치도록 하는 제 2 메탈 필은 허용된다.
도 6은 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다. 예시적으로, 도 6의 실시 예는 도 1의 S120 단계를 좀 더 구체화한 실시 예일 수 있다. 더 나은 이해를 돕기 위해 도 2 내지 도 5를 함께 참조하여 설명한다.
S210 단계에서, 리얼 패턴이 설계될 수 있다. 리얼 패턴은 레이아웃 설계 툴에 의하여 자동으로 수행될 수 있다.
S220 단계에서, 제 1 메탈 필이 수행될 수 있다. 마찬가지로, 제 1 메탈 필은 레이아웃 설계 툴에 의해 자동으로 수행될 수 있다. 제 1 메탈 필은, 특정 레이어의 메탈 덴시티가 원하는 범위 내에 있지 않은 경우 (좀 더 상세하게는, 메탈 덴시티가 기준 값 미만인 경우)에 실행될 수 있다. 예를 들어, 제 1 메탈 필은 리얼 패턴보다 더 큰 폭을 갖는 제 1 더미 패턴을 이용하여 수행될 것이다.
S230 단계에서, 제 2 메탈 필이 수행될 수 있다. 유사하게, 제 2 메탈 필은 레이아웃 설계 툴에 의해 자동으로 또는 수동으로 수행될 수 있다. 제 2 메탈 필은, 제 1 메탈 필이 수행되었음에도 불구하고, 특정 레이어의 메탈 덴시티가 원하는 범위에 있지 않은 경우에 추가로 실행될 수 있다. 예를 들어, 제 2 메탈 필은, 제 1 더미 패턴보다 작은 폭을 갖고, 리얼 패턴과 동일한 폭을 갖거나 리얼 패턴보다 큰 폭을 갖는 제 2 더미 패턴을 이용하여 수행될 것이다.
S240 단계에서, 리얼 패턴을 통하는 전기적 신호의 타이밍이 체크될 수 있다. 예를 들어, 제 1 메탈 필로 인하여 레이어의 메탈 덴시티가 변하는 경우, 리얼 패턴을 통하여 흐르는 전기적 신호의 타이밍이 영향을 받을 수 있다. 본 단계에서, 원하지 않는 타이밍을 갖는 전기적 신호가 검출되는지 여부가 체크될 수 있으며, 필요한 경우, S210 단계의 리얼 패턴이 다시 설계될 수도 있다.
S250 단계에서 설계된 레이아웃에 대한 검증이 실행될 수 있다. 도 1에서 설명한 바와 같이, 검증은 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC, 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC, 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS 등을 포함할 수 있다.
도 7 내지 11은 본 발명의 실시 예에 따라 레이아웃 설계 툴을 이용하여 반도체 장치의 레이아웃을 설계하는 과정을 보여주는 도면들이다.
앞서 도 2에서는, 리얼 패턴의 최소 공백 영역은, 리얼 패턴의 아웃라인으로부터 d1만큼 확장된 영역이며, 제 2 더미 패턴의 최소 공백 영역은, 제 2 더미 패턴으로부터 d3만큼 확장된 영역이라 설명하였다. 다만, 본 실시 예에서, 제 2 더미 패턴들(M31, M32, M34, M35)의 최소 공백 영역들은, 더미 패턴으로부터 d1만큼 확장된 영역이며, 제 2 더미 패턴(M33)의 최소 공백 영역은, 더미 패턴으로부터 d3만큼 확장된 영역으로 가정한다. 그리고, 제 2 더미 패턴들(M31, M32, M34, M35)의 폭은 리얼 패턴의 폭(w1)과 동일하고, 제 2 더미 패턴(M33)의 폭은 리얼 패턴의 폭(w1)보다 같거나 크고, 제 1 더미 패턴들(M21~M24) 각각의 폭보다 작다고 가정한다.
도 7을 참조하면, 레이아웃 설계 툴을 이용하여 라우팅 트랙들(T1~T7)을 따라 리얼 패턴들(M11~M15)이 배치된다. 리얼 패턴들(M11~M17)은 최소 공백 조건에 따라, 서로 적어도 d1 이상의 거리를 유지하도록 배치될 것이다. 나아가, 리얼 패턴들로 전기적 신호가 입력되고 출력되는 적어도 1개의 비아들도 형성될 수 있다. 비아들은, 리얼 패턴들(M11~M17)을, 상위 레이아웃 또는 하위 레이아웃의 리얼 패턴들과 전기적으로 연결시킬 수 있다.
이후, 원하는 범위의 메탈 덴시티를 충족시키지 못하는 부분이 탐색될 수 있다. 예를 들어, 레이아웃 설계 툴은, 반도체 장치의 특정 레이어를 복수의 영역들로 분할할 수 있으며, 각각의 분할된 영역이 원하는 범위의 메탈 덴시티를 충족시키는지 여부를 판단할 수 있다. 예시적으로, 도 7에 도시된 레이아웃은, 원하는 범위의 메탈 덴시티를 충족시키지 못하는 영역이라 가정한다.
도 8을 참조하면, 이용 가능한 제 1 메탈 필 영역이 계산될 수 있다. 제 1 메탈 필에서 사용되는 제 1 더미 패턴(도 2 참조)의 최소 공백 조건을 고려하면, 이용 가능한 제 1 메탈 필 영역은, 주변의 리얼 패턴들(M11~M17)로부터 d2만큼 이격된 영역일 것이다.
도 9를 참조하면, 제 1 메탈 필이 실행됨으로써, 제 1 더미 패턴들(M21~M24)이 이용 가능한 제 1 메탈 필 영역 내에 적절히 배치될 수 있다. 예를 들어, 이용 가능한 제 1 메탈 필 영역 내에 복수의 제 1 더미 패턴들이 배치될 수 있으며, 최소 공백 조건을 충족시키기 위해, 서로 인접한 더미 패턴들은 d2만큼 이격되어 배치될 수 있다. 도 2에서 설명된 바와 같이, 제 1 더미 패턴들(M21~M24) 각각은 리얼 패턴보다 큰 폭(w2)을 가질 수 있으며, 적어도 하나의 트랙 또는 그 이상의 트랙들에 걸쳐서 배치될 수 있다.
그러나, 제 1 더미 패턴의 넓은 폭(w2)으로 인하여 제 1 더미 패턴이 배치되는 영역은 제한적이기 때문에, 제 1 메탈 필에 의하더라도, 메탈 덴시티 요건이 충족되지 않을 수 있다. 이 경우, 본 발명에 따른 제 2 메탈 필이 추가로 수행될 수 있다.
도 10을 참조하면, 제 2 메탈 필이 실행됨으로써, 제 2 더미 패턴들(M31~M35)이 적절히 배치될 수 있다. 예를 들어, 제 2 더미 패턴들(M31~M35)은 리얼 패턴과 리얼 패턴 사이, 및/또는 리얼 패턴과 제 1 더미 패턴 사이에 적절히 배치될 수 있다. 물론, 제 2 더미 패턴들(M31~M35) 각각은 인접한 리얼 패턴 또는 제 1 더미 패턴과 최소 공백 조건을 만족하도록 배치될 것이다.
한편, 제 2 메탈 필이 추가로 실행되었다 하더라도, 레이어의 분할된 복수의 영역들 중 특정 영역(예컨대, 도 10에 도시된 레이아웃을 포함하는 영역)은 여전히 메탈 덴시티 요건을 충족하지 못할 수 있다. 이 경우, 도 11과 같은 추가적인 배치가 수행될 수 있다.
도 11을 참조하면, 리얼 패턴(M11)의 일단이 연장될 수 있다. 연장된 리얼 패턴은 M16으로 도시되었다. 물론, 연장된 리얼 패턴은(M16)은 주변의 패턴들과 관련하여 최소 공백 조건을 충족시키는 경우에 한하여 배치될 수 있을 것이다.
이상 도 7 내지 도 11을 통하여 설명된 레이아웃 설계 방법에 의하면, 일반적으로 사용되는 제 1 더미 패턴보다 작은 폭을 갖는 제 2 더미 패턴들이 선별적으로 사용된다. 그러므로, 반도체 공정의 미세화에 따라, 제 1 메탈 필을 실행하더라도 메탈 덴시티 요건을 충족시키지 못하는 경우에 좀 더 적응적으로(adaptively) 대처할 수 있다.
특히, 기존의 일반적인 방법과 같이 메탈 필을 수행하더라도 메탈 덴시티 요건을 충족시키지 못하는 경우, 최악에는 리얼 패턴을 다시 설계해야 하는 경우가 생길 수 있다. 이는 추가적은 설계 단계들 및 검증 단계들을 수반하므로, 레이아웃 설계에 드는 기간의 불필요한 연장을 초래한다. 그러나, 본 발명에 의하면, 적응적으로 제 2 메탈 필을 수행함으로써 추가적인 설계 단계들 및 검증 단계들을 피할 수 있다. 즉, 본 발명의 레이아웃 설계 방법은 레이아웃 설계 툴 자체의 성능/기능을 향상시킬 수 있다.
도 12는 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다. 더 나은 이해를 돕기 위해 도 7 내지 도 11을 함께 참조한다.
S310 단계에서, 리얼 패턴들(M11~M17)이 라우팅 트랙들을 따라 적절히 배치된다. 리얼 패턴들(M11~M17) 중 서로 인접한 두 리얼 패턴은 최소 공백 조건을 만족하도록, 적어도 d1의 거리를 유지하도록 배치될 것이다.
S320 단계에서, 제 1 메탈 필이 수행될 수 있다. 제 1 메탈 필은, 이용 가능한 제 1 메탈 필 영역 내에, 폭(w2)를 갖는 제 1 더미 패턴을 적절히 배치함으로써, 수행될 수 있다.
S331 단계에서, 메탈 메탈 덴시티 요건을 충족시키지 못하는 영역이 있는지 여부가 검출된다. 전술된 바와 같이, 특정 레이어는 복수의 영역들로 분할될 수 있으며, 메탈 덴시티 요건을 충족하는지 여부는 각각의 분할된 영역에 대해 판단될 것이다. 만일 메탈 덴시티 요건을 충족시키지 못하는 영역이 없다고 판단되면(No) S340 단계가 실행된다. 반면, 메탈 덴시티 요건을 충족시키지 못하는 영역이 있다고 판단되면(Yes), S333 단계가 실행된다.
S333 단계에서, 메탈 덴시티 요건을 충족시키지 못하는 영역에 대해 제 2 메탈 필이 실행된다. 제 2 메탈 필은, 제 2 더미 패턴들(M31~M35)을, 리얼 패턴들 사이, 리얼 패턴과 제 1 더미 패턴 사이, 및/또는 제 1 더미 패턴들 사이에 적절히 배치함으로써, 실행될 것이다. 물론, 제 2 더미 패턴들(M31~M35)을 배치함에 있어서, 최소 공백 조건이 만족되어야 한다.
S335 단계에서, 메탈 덴시티 요건이 충족되는지 여부가 판단된다. 메탈 덴시티가, 반도체 제조자가 원하는 범위 내에 있다고 판단되면(Yes), S340 단계가 실행된다. 그렇지 않으면(No), S337 단계가 실행된다.
S337 단계에서, 리얼 패턴이 연장될 수 있다. 예를 들어, 리얼 패턴은, 도 11에 도시된 연장된 리얼 패턴(M16)과 같이, 주변 패턴들과의 최소 공백 조건을 만족시키는 범위 내에서 연장될 수 있다.
이상 설명된 S331 내지 S337 단계들에서, 미세화된 반도체 제조 공정에 적합한 메탈 필이 적응적으로 수행되므로(즉, special rule), 반도체 장치의 레이아웃 설계 시 기존의 메탈 필이 갖는 문제점이 해결될 수 있다.
S340 단계에서, 타이밍이 체크될 수 있다. 만일 제 1 메탈 필로 인하여 원하지 않는 타이밍을 갖는 전기적 신호가 검출되는 경우(No), S310 단계가 다시 실행된다. 즉, 더미 패턴을 재배치 하는 것만으로, 리얼 패턴을 통하는 전기적 신호의 타이밍을 조절하는 것은 어렵거나 불가능할 수 있다. 그러므로, 레이아웃 설계 툴에 의해 리얼 패턴들이 다시 설계된다.
S350 단계에서, S310 내지 S340 단계를 통하여 설계된 레이아웃에 대한 검증이 실행될 수 있다. 검증은 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 것, 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 것, 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 것 등을 포함할 수 있다.
한편, 도 11에 도시된 것과 달리, 제 2 메탈 필에 의하더라도 메탈 덴시티 요건을 충족시키지 못하는 경우에 리얼 패턴을 연장 시키는 대신에, 레이아웃 설계 툴에 의해 다른 방법이 고려될 수 있다. 이러한 다른 방법의 예가 도 13에 도시되었다. 도 13은, 메탈 덴시티 요건을 충족시키기 위해, 제 2 메탈 필 이후 추가적으로 실행되는 레이아웃 설계를 보여주는 도면이다.
도 13을 참조하면, 추가로 배치된 연장된 더미 패턴들(M36, M37)이 도시되었다. 메탈 덴시티 요건을 만족시키기 위해, 연장된 더미 패턴들(M36, M37)이 더미 패턴의 일단에 배치되거나, 서로 인접한 더미 패턴들 사이에 배치될 수 있다. 본 실시 예에서는, 예시적으로, 서로 인접한 제 1 더미 패턴들(M22, M23)을 연결하는, 연장된 더미 패턴(M36)이 배치되고, 서로 인접한 제 1 더미 패턴들(M23, M24)을 연결하는, 연장된 더미 패턴(M37)이 배치되는 것으로 도시되었다.
추가적으로 또는 대안적으로, 다른 실시 예들에서, 연장된 더미 패턴은 제 1 더미 패턴과 제 2 더미 패턴 사이에 배치되거나, 또는 제 2 더미 패턴들 사이에 배치될 수도 있다. 물론, 이 경우에도, 연장된 더미 패턴에 의한 최소 공백 조건은 충족되어야 할 것이다.
나아가, 도 13에 도시된 실시 예에서, 연장된 더미 패턴들(M36, M37)이 배치된 것만 도시되었으나, 연장된 더미 패턴들(M36, M37)은 도 11에 도시된 연장된 리얼 패턴(M16)과 함께 배치될 수 있다. 나아가, 연장된 더미 패턴들(M36, M37)과 연장된 리얼 패턴(M16) 중 레이아웃 설계 툴에 의해 적절히 선택된 패턴이 배치될 수도 있다.
도 14는 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다. 본 실시 예는 도 12의 실시 예와 대체로 유사하다. 그러므로, 차이점 위주로 설명될 것이다. 더 나은 이해를 돕기 위해 도 12를 함께 참조한다.
본 발명의 실시 예에 따라, 리얼 패턴들, 제 1 더미 패턴들, 및 제 2 더미 패턴들이 배치되었다 하더라도, 여전히 메탈 덴시티 요건을 만족시키지 못하는 경우가 발생할 수 있다. 이 경우(S435의 No), S437 단계가 실행된다. S437 단계에서, 레이아웃 설계 툴은 더미 패턴들 중 연장 가능한 영역이 있는지 여부를 검출할 수 있다. 그리고, 레이아웃 설계 툴은, 연장 가능한 영역에 연장된 더미 패턴을 배치할 수 있다. 그 결과, 연장된 더미 패턴들(M22, M23)에 의해 적어도 둘 이상의 제 1 더미 패턴들이 서로 연결될 수 있다.
한편, 앞선 실시 예들에서, 제 1 메탈 필을 수행한 후, 메탈 덴시티 요건이 충족되지 않는 경우, 제 2 메탈 필이 실행되는 것이 설명되었다. 이때, 제 1 메탈 필 수행 시 배치되는 제 1 더미 패턴들은 모두 일정한 폭(즉, w2)을 갖는 것으로 설명되었는데, 이러한 룰에 대한 예외가 있을 수 있다. 이에 대해서는 도 15를 통하여 설명될 것이다.
도 15는 본 발명의 실시 예에 따라 레이아웃 설계 툴을 이용하여 반도체 장치의 레이아웃을 설계하는 것을 보여주는 도면이다. 예를 들어, 본 실시 예는, 도 8에서 레이아웃 설계 툴에 의해 이용 가능한 제 1 메탈 필 영역이 판단된 후에 실행될 수 있다. 다시 말하면, 본 실시 예는 도 9에 도시된 제 1 메탈 필을 대신하여 실행될 수 있다.
도 15를 참조하면, 이용 가능한 제 1 메탈 필 영역이 판단된 후, 레이아웃 설계 툴은 제 1 더미 패턴들(M21, M22, M25)을 생성할 수 있다. 다만, 앞서 도 9의 실시 예와는 달리, 레이아웃 설계 툴은, 제 1 더미 패턴들(M23, M24)이 결합된 제 1 더미 패턴(M25)를 생성할 수 있다. 제 1 더미 패턴(M25)는 일반적인 제 1 메탈 필을 수행하는 룰에 어긋날 수 있다. 즉, 제 1 더미 패턴들은 모두 일정한 폭(w2)을 갖지 않을 수 있으며, 도 15에 A 영역에 표시된 것과 같이, w2보다 작은 폭을 갖는 영역이 존재할 수 있다.
다만, 도 9의 제 1 더미 패턴들(M23, M24)이 연결된 제 1 더미 패턴(M25)은 예시적인 것이며, 다른 실시 예들에서, 제 1 더미 패턴들(M21, M22)이 서로 연결되거나, 제 1 더미 패턴들(M22, M22)이 서로 연결될 수도 있다. 이후, 본 발명의 실시 예에 따른 제 2 메탈 필이 수행될 것이다.
한편, 도 6 내지 도 15를 통하여 설명된 실시 예들에서, 삽입 가능한 가장 큰 사이즈를 갖는 제 1 더미 패턴들을 이용하여 제 1 메탈 필을 수행하고, 이후 제 2 메탈 필을 수행하는 것들이 설명되었다. 그러나, 이하 설명될 것과 같이, 이와 다른 방법으로 메탈 필이 수행될 수 있다.
도 16은 본 발명의 실시 예에 따라 레이아웃을 설계 하는 방법을 보여주는 순서도이다.
S510 단계에서, 리얼 패턴이 설계될 수 있다. S520 단계에서, 메탈 필이 수행될 수 있다. 본 단계에서 수행되는 메탈 필은 도 6의 실시 예의 제 1 메탈 필과 유사할 수 있다. 즉, 레이아웃에 배치되는 더미 패턴은 도 2a에 도시된 제 1 더미 패턴일 수 있다.
S530 단계에서, 메탈 덴시티 요건이 충족되는지 여부가 판단된다. 예를 들어, 본 단계는, 특정 레이어가 복수의 영역들로 분할되고, 분할된 각각의 영역들에 대해 수행될 수 있다. 메탈 덴시티 요건을 충족시키지 못하는 영역이 없다고 판단되면(Yes), 설계된 레이아웃에 대한 타이밍이 체크되고(S540), 검증이 실행된다(S550).
반면, 메탈 덴시티 요건을 충족시키지 못하는 영역이 있다고 판단되면(No), 메탈 덴시티 요건을 충족시키지 못하는 영역에 대한 추가 메탈 필이 수행될 수 있다. 이를 위해, 추가로 배치될 더미 패턴의 사이즈를 한 사이즈만큼 감소시킬 수 있다(S560). 여기서 한 사이즈란, 레이아웃 설계 툴을 이용한 레이아웃 설계에서의 해상도(resolution)의 최소 단위를 의미할 수 있다.
더미 패턴들의 사이즈를 감소시킬수록(즉, S520, S530, S540이 반복되어 실행될수록), 사이즈가 감소된 더미 패턴이 배치될 수 있는 공간은 늘어날 수 있다. 이는, 더미 패턴의 사이즈가 감소할수록, 최소 공백 영역도 좁아지기 때문이다.
결과적으로, 예컨대, 도 13의 실시 예에서 제 1 더미 패턴들(M21, M22, M23, M24)과 제 2 더미 패턴들(M31, M32, M33, M34, M35)이 단지 3개의 서로 다른 폭들을 갖는 것에 비하여, 본 실시 예에서는 더욱 다양한 폭들을 갖는 더미 패턴들이 레이아웃에 배치될 수 있을 것이다. 그러므로, 메탈 덴시티를 충족시키지 못함으로 인하여 수반되는 추가적인 메탈 필을 좀 더 유연하게 수행할 수 있다.
도 17은 본 발명의 실시 예에 따른 반도체 장치를 설계하기 위한 레이아웃 설계 시스템을 보여주는 블록도이다. 도 16을 참조하면, 레이아웃 설계 시스템(10)은 적어도 하나의 프로세서(11), 워킹 메모리(12), 스토리지(13), 및 입출력 장치(14)를 포함할 수 있다. 여기서, 레이아웃 설계 시스템(10)은 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 설계하기 위한 전용 장치로 제공될 수 있다. 그리고 레이아웃 설계 시스템(10)은 다양한 설계 및 검증 시뮬레이션 프로그램을 구동하도록 구성될 수 있다.
프로세서(11)는 레이아웃 설계 시스템(10)에서 수행될 소프트웨어(예를 들어, 응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 프로세서(11)는 워킹 메모리(12)에 로드되는 운영 체제(OS)를 실행할 수 있다. 프로세서(11)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 프로세서(11)는 스토리지(13)로부터 워킹 메모리(12)에 로딩된 레이아웃 설계 툴을 실행할 수 있다.
워킹 메모리(12)에는 운영 체제(OS)나 응용 프로그램들이 로딩될 수 있다. 레이아웃 설계 시스템(10)의 부팅 시에 스토리지(14)에 저장된 OS 이미지가 부팅 시퀀스에 따라 워킹 메모리(12)로 로딩될 수 있다. 운영 체제(OS)에 의해서 레이아웃 설계 시스템(10)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(12)에 로딩될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 레이아웃 설계 툴도 스토리지(14)로부터 워킹 메모리(12)에 로딩될 수 있다.
레이아웃 설계 툴은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 레이아웃 설계 툴은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check; DRC)를 수행할 수 있다. 워킹 메모리(12)는 SRAM (Static Random Access Memory), 또는 DRAM (Dynamic Random Access Memory)과 같은 휘발성 메모리를 포함할 수 있다. 그러나, 이에 한정되지 않는다.
워킹 메모리(12)에는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction; OPC)을 수행하는 시뮬레이션 툴이 더 로딩될 수 있다.
스토리지(13)는 레이아웃 설계 시스템(10)의 저장 매체(Storage Medium)로서 제공된다. 스토리지(13)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 특히, 스토리지(13)는 본 발명의 실시 예에 따른 레이아웃 설계 툴을 저장할 수 있다.
본 발명의 제 2 메탈 필을 수행하는 레이아웃 설계 툴은 컴퓨터 판독 가능한 프로그램 코드(computer-readable program code)를 포함하는 컴퓨터 프로그램 제품이거나, 컴퓨터 판독 가능한 프로그램 코드를 포함하는 비법정 매체(non-transitory computer-usable medium)를 포함하는 컴퓨터 프로그램 제품일 수 있다. 추가로 또는 대안적으로, 본 발명의 제 2 메탈 필을 수행하는 레이아웃 설계 툴은 인터넷 상으로부터 다운로드 가능한 제품일 수 있다.
예를 들어, 스토리지(13)는 SSD (Solid State Drive), eMMC (embedded Multi Media Card), 또는 HDD (Hard Disk Drive) 등으로 제공될 수 있다. 스토리지(13)는 낸드 플래시 메모리(NAND Flash memory)를 포함할 수 있다. 그러나 이에 한정되지 않으며, 스토리지(14)는 PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리 또는 NOR 플래시 메모리를 포함할 수 있다.
입출력 장치(14)는 키보드, 마우스, 또는 모니터와 같이 설계자로부터 정보를 제공받거나 설계자에게 정보를 제공할 수 있는 다양한 장치를 포함할 수 있다. 예를 들어, 입출력 장치(14)를 통하여 레이아웃 설계 툴 및 시뮬레이션 툴의 처리 과정 및 처리 결과 등이 표시될 수 있다.
특히, 입출력 장치(14)를 통하여, 본 발명의 실시 예들에 따라 생성된 적응적 메탈 필 레이아웃이 제공될 수 있다. 적응적 메탈 필 레이아웃은 제 1 메탈 필 및 제 2 메탈 필에 기반하여 생성될 수 있다. 추가적으로, 적응적 메탈 필 레이아웃은 도 11, 도 13, 및 도 15에 도시된 후속적인 조치들에 더 기반하여 생성될 수 있다. 적응적 메탈 필 레이아웃에 기반하여 마스크 생성 설비에 의해 마스크가 생성될 수 있으며, 마스크에 기반하여 반도체 장치의 실제 레이아웃이 패터닝 될 수 있다.
도 18은 본 발명의 실시 예에 따라 생성된 레이아웃에 의해 생성된 전자 장치를 예시적으로 보여주는 블록도이다. 예를 들어, 전자 장치(1000)는 스마트폰, 태블릿 컴퓨터, 데스크톱 컴퓨터, 랩톱 컴퓨터, 웨어러블(Wearable) 기기로 구현될 수 있다.
전자 장치(1000)는 이미지 처리 장치(1100), 메인 프로세서(1200), 워킹 메모리(1300), 스토리지(1400), 디스플레이(1500), 통신 블록(1600), 및 유저 인터페이스(2700)를 포함할 수 있다.
이미지 처리 장치(1100)는 이미지를 촬영하기 위한 이미지 센서(1110), 및 촬영된 이미지를 처리하기 위한 이미지 프로세서(1120)를 포함할 수 있다.
메인 프로세서(1200)는 전자 장치(1000)의 전반적인 동작을 제어할 수 있다. 메인 프로세서(1200)는 파일 시스템 기반의 운영 체제(OS)를 구동할 수 있다. 메인 프로세서(1200)는 단독으로 또는 통신 블록(1600)을 포함하여 시스템 온 칩(system on chip)으로 구현될 수 있다. 예를 들어, 메인 프로세서(1200)는 애플리케이션 프로세서를 포함할 수 있다.
워킹 메모리(1300)는 전자 장치(1000)의 동작에 이용되는 데이터를 임시로 저장할 수 있다. 예를 들어, 워킹 메모리(1300)에는 스토리지(1400)에 저장되는 데이터의 논리 주소와 물리 주소 사이의 맵핑 관계를 정의하는 플래시 변환 계층(FTL)이 로딩될 수 있다. 예를 들어, 워킹 메모리(1300)는 DRAM (Dynamic RAM), SDRAM (Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM (Phase-change RAM), MRAM (Magneto-resistive RAM), ReRAM (Resistive RAM), FRAM (Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(1400)는 데이터를 저장할 수 있다. 예를 들어, 스토리지(1400)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
디스플레이(1500)는 디스플레이 패널 및 DSI (display serial interface) 주변 회로를 포함할 수 있다. 예를 들어, 디스플레이 패널은 LCD (Liquid Crystal Display) 장치, LED (Light Emitting Diode) 표시 장치, OLED (Organic LED) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치 등과 같은 다양한 장치로 구현될 수 있다. 메인 프로세서(1200)에 내장된 DSI 호스트는 DSI를 통하여 디스플레이 패널과 시리얼 통신을 수행할 수 있다. DSI 주변 회로는 디스플레이 패널을 구동하는데 필요한 타이밍 컨트롤러, 소스 드라이버 등을 포함할 수 있다.
통신 블록(1600)은 안테나를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1600)의 송수신기(1610) 및 MODEM (Modulator/Demodulator, 1620)은 LTE (Long Term Evolution), WIMAX (Worldwide Interoperability for Microwave Access), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), Bluetooth, NFC (Near Field Communication), Wi-Fi (Wireless Fidelity), RFID (Radio Frequency Identification) 등과 같은 무선 통신 규약에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
유저 인터페이스(1700)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 자이로스코프 센서, 진동 센서, 가속 센서 등과 같은 입력 인터페이스들 중 적어도 하나를 포함할 수 있다.
전자 장치(1000)의 구성 요소들은 USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCIe (Peripheral Component Interconnect Express), M-PCIe (Mobile PCIe), ATA (Advanced Technology Attachment), PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI), IDE (Integrated Drive Electronics), EIDE (Enhanced IDE), NVMe (Nonvolatile Memory Express), UFS (Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상에 의거하여 데이터를 교환할 수 있다.
본 발명의 실시 예에 따라 생성된 레이아웃에 기반하여 생성된 마스크를 이용하여 구현된 회로는 다양한 기법으로 패키징 될 수 있다. 예를 들어, 본 발명의 레이아웃에 기반하여 구현된 회로는 PoP (Package on Package), BGAs (Ball Grid Arrays), CSPs (Chip Scale Packages), PLCC (Plastic Leaded Chip Carrier), PDIP (Plastic Dual In-line Package), Die in Waffle Pack, Die in Wafer Form, COB (Chip On Board), CERDIP (Ceramic Dual In-line Package), MQFP (Metric Quad Flat Pack), TQFP (Thin Quad Flat Pack), SOIC (Small Outline Integrated Circuit), SSOP (Shrink Small Outline Package), TSOP (Thin Small Outline Package), SIP (System In Package), MCP (Multi Chip Package), WFP (Wafer-level Fabricated Package), WSP (Wafer-Level Processed Stack Package)과 같은 기법에 의해 패키징 될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 레이아웃 설계 시스템
Claims (20)
- 프로그램 코드를 포함하는 컴퓨터 판독 가능한 매체에 있어서, 프로세서에 의해 상기 프로그램 코드가 실행될 때, 상기 프로세서는:
레이어 상에, 제 1 폭과 제 1 최소 공백 영역을 갖는 리얼 패턴을 배치하는 단계;
상기 레이어 상에, 상기 제 1 폭보다 넓은 제 2 폭 및 제 2 최소 공백 영역을 갖는 제 1 더미 패턴을 배치하는 단계;
상기 리얼 패턴과 상기 제 1 더미 패턴의 면적들의 합에 대한 상기 레이어의 면적의 제 1 비율이 기준 범위 밖이라는 것에 응답하여, 상기 레이어 상에, 제 3 폭 및 제 3 최소 공백 영역을 갖는 제 2 더미 패턴을 배치하는 단계; 그리고
상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴의 면적들의 합에 대한 상기 레이어의 상기 면적의 제 2 비율이 상기 기준 범위 내인 것에 응답하여, 상기 리얼 패턴을 연장하는 단계를 수행하되,
상기 제 3 폭은 상기 제 1 폭과 같거나 상기 제 1 폭보다 넓고, 상기 제 2 폭보다 좁은 컴퓨터 판독 가능한 매체. - 제 1 항에 있어서,
상기 제 3 최소 공백 영역의 폭은 상기 제 1 최소 공백 영역의 폭과 같거나 상기 제 1 최소 공백 영역의 폭보다 넓고, 상기 제 2 최소 공백 영역의 폭보다 좁은 컴퓨터 판독 가능한 매체. - 제 1 항에 있어서,
상기 프로세서는, 상기 제 3 최소 공백 영역이 상기 리얼 패턴 또는 상기 제 1 더미 패턴을 침범하지 않도록 상기 제 2 더미 패턴을 배치하는 컴퓨터 판독 가능한 매체. - 제 1 항에 있어서,
상기 프로세서는:
상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴의 면적들의 합에 대한 상기 레이어의 상기 면적의 제 2 비율이 상기 기준 범위 내인 것에 응답하여, 상기 제 1 더미 패턴을 연장하는 단계를 더 수행하는 컴퓨터 판독 가능한 매체. - 제 1 항에 있어서,
상기 프로세서는:
상기 리얼 패턴을 통하는 전기적 신호에 대한 타이밍을 체크하는 단계; 그리고
상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴이 형성된 상기 레이어의 레이아웃을 검증하는 단계를 더 수행하는 컴퓨터 판독 가능한 매체. - 제 5 항에 있어서,
상기 검증하는 단계는 DRC (Design Rule Check), ERC (Electronical Rule Check), 및 LVS (Layout vs Schematic) 중 적어도 하나를 포함하는 컴퓨터 판독 가능한 매체. - 제 1 항에 있어서,
상기 리얼 패턴은, 상기 레이어 상의 복수의 라우팅 트랙들 중 제 1 라우팅 트랙 상에 배치되고,
상기 제 1 더미 패턴은, 상기 복수의 라우팅 트랙들 중 적어도 둘 이상의 라우팅 트랙들을 포함하는 제 2 라우팅 트랙들 상에 배치되고,
상기 제 2 더미 패턴은, 상기 복수의 라우팅 트랙들 중 어느 하나의 트랙 상에 배치되는 컴퓨터 판독 가능한 매체. - 제 1 항에 있어서,
상기 제 1 최소 공백 영역은 상기 리얼 패턴으로부터 제 1 거리 내의 영역이고,
상기 제 2 최소 공백 영역은 상기 제 1 더미 패턴으로부터 제 2 거리 내의 영역이고, 그리고
상기 제 3 최소 공백 영역은 상기 제 2 더미 패턴으로부터 제 3 거리 내의 영역이되,
상기 제 3 거리는, 상기 제 2 거리보다 작고, 상기 제 1 거리와 같거나 상기 제 1 거리보다 큰 컴퓨터 판독 가능한 매체. - 레이아웃 설계 툴을 이용하여, 레이어 상에, 제 1 폭과 제 1 최소 공백 영역을 갖는 리얼 패턴을 배치하는 단계;
상기 레이아웃 설계 툴을 이용하여, 상기 레이어 상에, 상기 제 1 폭보다 넓은 제 2 폭 및 제 2 최소 공백 영역을 갖는 제 1 더미 패턴을 배치하는 단계;
상기 레이아웃 설계 툴을 이용하여, 상기 리얼 패턴과 상기 제 1 더미 패턴의 면적들의 합에 대한 상기 레이어의 면적의 제 1 비율이 기준 범위 밖이라는 것에 응답하여, 상기 레이어 상에, 제 3 폭 및 제 3 최소 공백 영역을 갖는 제 2 더미 패턴을 배치하는 단계;
상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴의 면적들의 합에 대한 상기 레이어의 상기 면적의 제 2 비율이 상기 기준 범위 내인 것에 응답하여, 상기 리얼 패턴을 연장하는 단계;
상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴을 포함하는 레이아웃에 기반하여 마스크를 생성하는 단계; 그리고
상기 마스크를 이용하여 반도체 장치를 생성하는 단계를 포함하되,
상기 제 3 폭은 상기 제 1 폭과 같거나 상기 제 1 폭보다 넓고, 상기 제 2 폭보다 좁은 방법. - 제 9 항에 있어서,
상기 제 3 최소 공백 영역의 폭은 상기 제 1 최소 공백 영역의 폭과 같거나 상기 제 1 최소 공백 영역의 폭보다 넓고, 상기 제 2 최소 공백 영역의 폭보다 좁은 방법. - 제 9 항에 있어서,
상기 제 3 최소 공백 영역이 상기 리얼 패턴 또는 상기 제 1 더미 패턴을 침범하지 않도록 상기 제 2 더미 패턴이 배치되는 방법. - 제 9 항에 있어서,
상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴의 면적들의 합에 대한 상기 레이어의 상기 면적의 제 2 비율이 상기 기준 범위 내인 것에 응답하여, 상기 리얼 패턴을 연장하는 단계를 더 포함하는 방법. - 제 9 항에 있어서,
상기 제 2 더미 패턴을 배치한 후,
상기 리얼 패턴을 통하는 전기적 신호에 대한 타이밍을 체크하는 단계; 그리고
상기 레이어의 레이아웃을 검증하는 단계를 더 포함하는 방법. - 레이아웃 설계 툴을 이용하여, 레이어 상에, 제 1 폭과 제 1 최소 공백 영역을 갖는 리얼 패턴을 배치하는 단계;
상기 레이아웃 설계 툴을 이용하여, 상기 레이어 상에, 상기 제 1 폭보다 넓은 제 2 폭 및 제 2 최소 공백 영역을 갖는 제 1 더미 패턴을 배치하는 단계;
상기 레이아웃 설계 툴을 이용하여, 상기 리얼 패턴과 상기 제 1 더미 패턴의 면적들의 합에 대한 상기 레이어의 면적의 제 1 비율이 기준 범위 밖인지 여부를 판별하는 단계;
상기 리얼 패턴과 상기 제 1 더미 패턴의 면적들의 상기 합에 대한 상기 레이어의 면적의 상기 제 1 비율이 상기 기준 범위 밖이라는 것에 응답하여, 상기 레이어 상에, 제 3 폭 및 제 3 최소 공백 영역을 갖는 제 2 더미 패턴을 배치하는 단계;
상기 레이아웃 설계 툴을 이용하여, 상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴의 면적들의 합에 대한 상기 레이어의 상기 면적의 제 2 비율이 상기 기준 범위 내인지 여부를 판별하는 단계; 그리고
상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴의 면적들의 상기 합에 대한 상기 레이어의 상기 면적의 상기 제 2 비율이 상기 기준 범위 내인 것에 응답하여, 상기 리얼 패턴을 연장하는 단계를 포함하되,
상기 제 3 폭은 상기 제 1 폭과 같거나 상기 제 1 폭보다 넓고, 상기 제 2 폭보다 좁은 방법. - 제 14 항에 있어서,
상기 제 3 최소 공백 영역의 폭은 상기 제 1 최소 공백 영역의 폭과 같거나 상기 제 1 최소 공백 영역의 폭보다 넓고, 상기 제 2 최소 공백 영역의 폭보다 좁은 방법. - 제 14 항에 있어서,
상기 제 3 최소 공백 영역이 상기 리얼 패턴 또는 상기 제 1 더미 패턴을 침범하지 않도록 상기 제 2 더미 패턴이 배치되는 방법. - 제 14 항에 있어서,
상기 리얼 패턴을 연장하는 단계는:
상기 레이아웃 상에, 상기 리얼 패턴이 연장될, 연장 가능한 영역이 있는지 여부를 검출하는 단계를 포함하는 방법. - 제 14 항에 있어서,
상기 리얼 패턴을 통하는 전기적 신호에 대한 타이밍을 체크하는 단계; 그리고
상기 레이어의 레이아웃을 검증하는 단계를 더 포함하는 방법. - 레이아웃 설계 툴을 이용하여, 레이어 상에, 제 1 폭과 제 1 최소 공백 영역을 갖는 리얼 패턴을 배치하는 단계;
상기 레이아웃 설계 툴을 이용하여, 상기 레이어 상에, 상기 제 1 폭보다 넓은 제 2 폭 및 제 2 최소 공백 영역을 갖는 제 1 더미 패턴을 배치하는 단계;
상기 레이아웃 설계 툴을 이용하여, 상기 리얼 패턴과 상기 제 1 더미 패턴의 면적들의 합에 대한 상기 레이어의 면적의 제 1 비율이 기준 범위 밖인지 여부를 판별하는 단계;
상기 리얼 패턴과 상기 제 1 더미 패턴의 면적들의 상기 합에 대한 상기 레이어의 면적의 상기 제 1 비율이 상기 기준 범위 밖이라는 것에 응답하여, 상기 레이어 상에, 제 3 폭 및 제 3 최소 공백 영역을 갖는 제 2 더미 패턴을 배치하는 단계;
상기 레이아웃 설계 툴을 이용하여, 상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴의 면적들의 합에 대한 상기 레이어의 상기 면적의 제 2 비율이 상기 기준 범위 내인지 여부를 판별하는 단계; 그리고
상기 리얼 패턴, 상기 제 1 더미 패턴, 및 상기 제 2 더미 패턴의 면적들의 상기 합에 대한 상기 레이어의 상기 면적의 상기 제 2 비율이 상기 기준 범위 내인 것에 응답하여, 상기 제 1 더미 패턴 및 상기 제 2 더미 패턴 중 적어도 하나를 연장하는 단계를 포함하되,
상기 제 3 폭은 상기 제 1 폭과 같거나 상기 제 1 폭보다 넓고, 상기 제 2 폭보다 좁은 방법. - 제 19 항에 있어서,
상기 제 3 최소 공백 영역의 폭은 상기 제 1 최소 공백 영역의 폭과 같거나 상기 제 1 최소 공백 영역의 폭보다 넓고, 상기 제 2 최소 공백 영역의 폭보다 좁은 방법.
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