CN110096722A - 包括程序代码的计算机可读介质和制造半导体装置的方法 - Google Patents

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Abstract

公开了一种包括程序代码的计算机可读介质和一种制造半导体装置的方法。程序代码在由处理器执行时使处理器执行以下步骤：在层上布置电有效图案，电有效图案具有第一宽度和第一最小余量区域；在所述层上布置第一虚设图案，第一虚设图案具有比第一宽度宽的第二宽度并且具有第二最小余量区域；以及基于电有效图案和第一虚设图案的面积的总和与所述层的面积的比是否在参考范围以内，在所述层上布置第二虚设图案，第二虚设图案具有第三宽度和第三最小余量区域。

Description

包括程序代码的计算机可读介质和制造半导体装置的方法
本申请要求于2018年1月31日在韩国知识产权局提交的第10-2018-0012101号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用以其全部包含于此。
技术领域
发明构思的实施例涉及一种半导体装置，更具体地，涉及一种通过使用合适的金属填充来设计半导体装置的布局的方法。
另外，发明构思的实施例涉及一种执行合适的金属填充的计算机程序以及通过该计算机程序制造的半导体装置。
背景技术
通常，出于实现执行特定功能的逻辑的目的，半导体芯片可以包括多个单元(例如，晶体管)并且可以包括使多个单元电连接的互连件。互连件可以设置在多个层之上。具体地，因为半导体芯片的高度集成使得手动布置单元与互连件是困难的或不可能的，所以布局设计工具被广泛地使用。
在多个层中布置互连件时，互连件的金属密度是非常重要的。例如，如果金属密度在层之上不均匀并且/或者金属密度在半导体制造商所要的范围之外，那么会在堆叠层的工艺中出现畸变，从而引起信号等的时序的变化并且/或者对半导体制造产量具有影响。因此，主要使用插入虚设金属的方法来使得在层之上的金属密度均匀。
然而，随着微加工技术的发展，即使通过使用存储在现有库中的虚设图案形成规则来执行金属填充，实现期望的金属密度也是困难的或不可能的。如果期望的金属密度未实现，则在最坏的情况下，会要求再次设计布局，从而造成用于开发的成本和时间的增加。因此，期望一种通过使用布局设计工具来实现有效的金属填充的方法。
发明内容
发明构思的实施例提供了一种方法，该方法防止或降低了由于不满足金属密度条件的事件随着微加工技术的发展频繁发生而使布局被不必要地再次设计的可能性。
另外，发明构思的实施例提供了一种执行合适的金属填充的计算机程序和通过该计算机程序制造的半导体装置。
根据一些示例实施例，一种计算机可读介质包括程序代码，在程序代码由处理器执行时处理器执行以下步骤：在层上布置电有效图案，电有效图案具有第一宽度和第一最小余量区域；在所述层上布置第一虚设图案，第一虚设图案具有比第一宽度宽的第二宽度并且具有第二最小余量区域；以及响应于电有效图案和第一虚设图案的面积的总和与所述层的面积的第一比在参考范围之外，在所述层上布置第二虚设图案，第二虚设图案具有第三宽度和第三最小余量区域，其中，第三宽度与第一宽度相同或比第一宽度宽，并且比第二宽度窄。
根据一些示例实施例，一种制造半导体装置的方法包括：通过使用布局设计工具在层上布置电有效图案，电有效图案具有第一宽度和第一最小余量区域；通过使用布局设计工具在所述层上布置第一虚设图案，第一虚设图案具有比第一宽度宽的第二宽度并且具有第二最小余量区域；通过使用布局设计工具，响应于电有效图案和第一虚设图案的面积的总和与所述层的面积的第一比在参考范围之外，在所述层上布置第二虚设图案，第二虚设图案具有第三宽度和第三最小余量区域；基于包括电有效图案、第一虚设图案和第二虚设图案的布局来生产掩模；以及通过使用掩模来制造半导体装置。第三宽度与第一宽度相同或比第一宽度宽，并且比第二宽度窄。
根据一些示例实施例，一种计算机可读介质包括程序代码，在程序代码由处理器执行时处理器执行以下步骤：在层上布置电有效图案，电有效图案具有第一宽度；在所述层上布置第一虚设图案，第一虚设图案具有比第一宽度宽的第二宽度；确定电有效图案和第一虚设图案的面积的总和与所述层的面积的比是否在参考范围内；以及响应于所述确定步骤，在所述层上布置第二虚设图案，第二虚设图案具有第三宽度，第三宽度与第一宽度相同或比第一宽度宽，并且比第二宽度窄。
附图说明
通过参照附图详细地描述发明构思的示例实施例，发明构思的以上和其它目的与特征将变得明显。
图1是示出根据发明构思的示例实施例的设计和制造半导体装置的方法的流程图。
图2A和图2B是示出在图1的布局设计过程中使用的各种类型的图案的概念图。
图3至图5是概念性地示出了在设计半导体装置的布局时将应用的最小余量条件(least margin condition)的图。
图6是示出根据发明构思的示例实施例的设计布局的方法的流程图。
图7至图11是示出根据发明构思的示例实施例的通过使用布局设计工具来设计半导体装置的布局的过程的图。
图12是示出根据发明构思的示例实施例的设计布局的方法的流程图。
图13是示出为了满足金属密度条件而在第二金属填充之后另外执行的布局设计的图。
图14是示出根据发明构思的示例实施例的设计布局的方法的流程图。
图15是示出根据发明构思的示例实施例的如何通过使用布局设计工具来设计半导体装置的布局的图。
图16是示出根据发明构思的示例实施例的设计布局的方法的流程图。
图17是示出根据发明构思的示例实施例的用于设计半导体装置的布局设计系统的框图。
图18是示出通过根据发明构思的示例实施例形成的布局来制造的电子装置的框图。
具体实施方式
下面，可以详细并清楚地描述发明构思的实施例以达到使本领域普通技术人员可以实现发明构思的程度。
在详细的描述中参照术语“部分”、“单元”、“模块”等描述的组件以及在图中示出的功能块可以以软件、硬件或它们的组合来实施。在示例实施例中，软件可以是机器代码、固件、嵌入代码和应用软件。例如，硬件可以包括电气电路、电子电路、处理器、计算机、集成电路、集成电路核、压力传感器、惯性传感器、微机电系统(MEMS)、无源元件或它们的组合。
图1是示出根据发明构思的示例实施例的设计和制造半导体装置的方法的流程图。
在操作S110中，可以执行半导体集成电路的高级设计。高级设计可以包括设计与用硬件描述语言(HDL)的高级语言描述的设计目标对应的集成电路。例如，可以在高级设计过程中使用诸如C语言的高级语言。可以使用寄存器传输级(RTL)编码和/或模拟来具体地表示通过高级设计设计的电路。
另外，可以将由RTL编码生成的代码转换为网表，网表可以合成为整个半导体装置。合成的原理电路可以由模拟工具验证，并且可以基于验证的结果来执行调整过程。
在操作S120中，可以执行布局设计过程以在诸如硅基底的基底上实施逻辑半导体集成电路。例如，可以基于在高级设计过程中合成的原理电路和/或对应于原理电路的网表来执行布局设计。布局设计过程可以包括基于规定的设计规则布置和连接从单元库提供的各种标准单元的布线过程。
可以在布局设计工具中定义用于将具体门级的电路表示为布局的单元库。布局过程可以包括定义或描述组成要在硅基底上形成的晶体管和导电线的图案的尺寸或形状的过程。例如，为了在基底上形成反相器电路，可以适当地布置将要布置在基底上的诸如PMOS晶体管、NMOS晶体管、N阱、栅电极和导电线的布局图案。为此，布局设计可以包括搜索并选择在单元库中预先定义的反相器中合适的反相器。
然后，可以对所选择和布置的标准单元执行布线过程。上述一系列过程中的大部分可以由布局设计工具自动执行或可以手动执行。例如，布线可以包括在要形成在标准单元上的多个层中布置实际图案(real patterns)、或者电显著图案或电有效图案(electrically active patterns)。另外，布线可以包括布置虚设图案，例如，在半导体装置的操作期间不意图是电有效或电显著的图案。虚设图案可以有助于在半导体装置的制造中使用的抛光工艺期间改善平坦化均匀性；例如，虚设图案可以有助于在化学机械平坦化(CMP)工艺期间改善均匀性。
在层中布置虚设图案可以同电有效图案的面积与该层的面积的比(在下文中被称为“金属密度”)有关。如果金属密度在层之上是不规律的和/或特定层的金属密度小于或大于参考值，则层的金属密度的急剧变化会引起各种问题。因此，期望或需要使层的金属密度分布在给定的范围内，例如，由半导体制造商限定的范围。
然而，半导体装置的小型化可以使得将虚设图案插入层的空的空间中会是困难的或有挑战性的。根据发明构思，可以通过使用各种尺寸的虚设图案执行布线来满足金属密度条件。例如，随着第一金属填充，可以按照虚设图案形成规则将具有宽的宽度的虚设图案布置在层中。如果即使随着第一金属填充布置了虚设图案也不满足金属密度条件，则可以将具有窄的宽度的虚设图案另外布置在层中。
在布线过程之后，可以对布局执行验证以验证设计是否包括违反设计规则的部分。例如，验证过程包括用于验证布局是否满足设计规则的设计规则检查(DRC)、用于验证布局是否彼此适当地连接而没有电断开的电学规则检查(ERC)以及用于确定布局是否与门级网表匹配的布局与原理图对比(LVS，layout vs.schematic)等。
在操作S130中，可以执行光学邻近校正(OPC)过程。可以通过光刻工艺在硅基底上实现通过布局设计获得的布局图案。这里，OPC过程可以指用于校正光刻工艺中出现的畸变的技术。例如，可以通过OPC来校正或减少畸变或工艺效应的影响，其中，畸变是诸如在利用设计的布局图案的曝光工艺中由于光的特性引起的折射。在执行OPC时，可以精细地改变设计的布局图案的形状和位置。
在操作S140中，可以基于通过OPC过程改变的布局来制造光掩模。例如，可以在布局图案的数据的基础上通过使设置在玻璃基底上的铬层图案化来制造光掩模。例如，一个或更多个掩模可以用于每层。
在操作S150中，可以利用制造的光掩模来制造半导体装置。在通过利用光掩模来制造半导体装置的工艺中，可以重复执行各种曝光工艺和蚀刻工艺。通过这样的工艺，可以在硅基底上顺序地形成通过布局设计限定的图案。
图2A和图2B是示出在图1的布局设计过程中使用的各种类型的图案的概念图。在发明构思的布局设计过程中使用的图案包括电有效图案、第一虚设图案和第二虚设图案。
首先，参照图2A，电有效图案、第一虚设图案和第二虚设图案可以是用于布局设计工具中的虚拟图案。如上所述，电有效图案可以对应于将通过其传输电信号的金属互连件，第一虚设图案和第二虚设图案可以对应于用于满足金属密度的金属互连件。
电有效图案可以在与电有效图案延伸所沿的方向垂直的方向上具有宽度w1。例如，可以考虑制造半导体装置的工艺的分辨率来确定电有效图案的宽度w1。例如，半导体装置的分辨率可以与使用光致抗蚀剂的蚀刻工艺相关。
同时，电有效图案可以具有被示出为由虚线围绕的最小余量区域(least marginarea)。最小余量区域表示在基底上形成与晶圆上的电有效图案对应的金属互连件时对相邻的互连件没有影响的最小区域。即，另一金属互连件不在最小余量区域内或不需要布置在最小余量区域内。在半导体制造工艺中将另一金属互连件布置在最小余量区域内的情况下，与电有效图案对应的金属互连件和与所述金属互连件相邻的另一金属互连件会彼此影响。例如，这样的相互影响会引起寄生电容的变化、信号的时序的变化、信号的失真等。
例如，电有效图案的最小余量区域可以对应于通过使电有效图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d1”来限定的区域(或者可以对应于在与电有效图案的轮廓距离“d1”以内的区域)。例如，距离电有效图案的轮廓(或每个边)的长度/宽度d1可以与电有效图案的宽度w1相同或不同。例如，电有效图案的最小余量区域的宽度可以对应于电有效图案的宽度w1与“2×d1”(即，延伸长度“d1”的两倍)的总和。
第一虚设图案可以具有在与第一虚设图案延伸所沿方向垂直的方向上的宽度w2。例如，第一虚设图案的宽度w2可以大于电有效图案的宽度w1。同样地，第一虚设图案可以具有被示出为由虚线围绕的最小余量区域。第一虚设图案的最小余量区域可以对应于通过使第一虚设图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d2”来限定的区域。例如，“d2”可以大于“d1”。例如，第一虚设图案的最小余量区域的宽度可以对应于第一虚设图案的宽度w2与“2×d2”的总和。
第二虚设图案可以具有在与第二虚设图案延伸所沿的方向垂直的方向上的宽度w3。例如，第二虚设图案的宽度w3可以小于第一虚设图案的宽度w2，并且可以等于或大于电有效图案的宽度w1。同样地，第二虚设图案可以具有被示出为由虚线围绕的最小余量区域。第二虚设图案的最小余量区域可以对应于通过使第二虚设图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d3”来限定的区域。例如，“d3”可以小于“d2”并且可以等于或大于“d1”。例如，第二虚设图案的最小余量区域的宽度可以对应于第二虚设图案的宽度w3与“2×d3”的总和。
然而，从第二虚设图案的四个边(或轮廓)到第二虚设图案的最小余量区域的轮廓的距离可以彼此不同。在图2B中示出了这样的示例实施例。
参照图2B，在向上方向上从第二虚设图案的轮廓到第二虚设图案的最小余量区域的轮廓的距离是“d3”。在向左方向上从第二虚设图案的轮廓到第二虚设图案的最小余量区域的轮廓的距离是“d4”。在向右方向上从第二虚设图案的轮廓到第二虚设图案的最小余量区域的轮廓的距离是“d5”。在向下方向上从第二虚设图案的轮廓到第二虚设图案的最小余量区域的轮廓的距离是“d6”。
在这种情况下，“d3”、“d4”、“d5”和“d6”可以大于或小于图2A的“d1”。另外，“d3”、“d4”、“d5”和“d6”中的一些可以具有相同的值或可以具有不同的值。
使用布局设计工具在正常设计阶段中首先布置与层的金属互连件对应的电有效图案。然后，出于满足期望范围的金属密度的目的，将第一虚设图案布置在电有效图案之间的空间中。即，执行第一金属填充。然而，即使执行第一金属填充，由于半导体装置的小型化，满足期望范围内的金属密度也会是非常困难的。在这种情况下，根据发明构思，以上描述的第二虚设图案可以被布置在电有效图案之间、在第一虚设图案之间和/或在电有效图案与第一虚设图案之间。例如，执行第二金属填充。
同时，虚设图案在图2A和图2B中以具有给定宽度w2或w3的条纹的形式示出。例如，第一虚设图案和/或第二虚设图案可以形成为具有各种形状的多边形。
图3至图5是概念性地示出了在设计半导体装置的布局时将应用的最小余量条件的图。图3至图5中示出的T1至T4表示虚拟布线轨迹(virtual routing tracks)。可以沿布线轨迹布置电有效图案和虚设图案。然而，发明构思不限于此。例如，可以在与布线轨迹T1至T4垂直的方向上布置电有效图案。另外，可以根据虚设图案中的每个的尺寸来在一条或更多条布线轨迹之上布置虚设图案。例如，电有效图案可以被布置在多条布线轨迹之中的第一布线轨迹上，第一虚设图案可以被布置在包括多条布线轨迹之中的两条或更多条布线轨迹的第二布线轨迹上，并且，第二虚设图案可以被布置在多条布线轨迹之中的任何一条布线轨迹上。
参照图3，将电有效图案布置在第一布线轨迹T1上，将第一虚设图案布置在第三布线轨迹T3和第四布线轨迹T4之上。详细地，第一虚设图案与第四布线轨迹T4接触或邻接。如参照图2A和图2B所述，电有效图案的最小余量区域LM1表示通过使电有效图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d1”来限定的区域，第一虚设图案的最小余量区域LM2表示通过使第一虚设图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d2”来限定的区域。
因为虚设图案的最小余量区域LM2并未侵犯电有效图案或与电有效图案交叉，所以允许第一虚设图案的布置。在这种情况下，即使第一虚设图案沿着第三布线轨迹T3和第四布线轨迹T4从一侧移动到另一侧，最小余量区域LM2也不会与电有效图案交叉。
假设第一虚设图案由于其它周围图案被布置在第二布线轨迹T2和第三布线轨迹T3之上。在图4中示出了在以上假设的情况下出现的问题。参照图4，将电有效图案布置在第一布线轨迹T1上，将第一虚设图案布置在第二布线轨迹T2和第三布线轨迹T3之上。
在这种情况下，第一虚设图案的最小余量区域LM2与电有效图案交叉。电有效图案的最小余量区域LM1与第一虚设图案交叉。实际上，即使电有效图案和第一虚设图案不彼此接触，通过电有效图案传输的电信号也会由于诸如制造工艺的分辨率和寄生电容的改变的各种原因而受到影响。在其中将第一虚设图案布置在第二布线轨迹T2和第三布线轨迹T3之上的第一金属填充是不允许的。
参照图5，将电有效图案布置在第一布线轨迹T1上，将第二虚设图案布置在第二布线轨迹T2之上。如参照图2A和图2B所述，第二虚设图案的最小余量区域LM3表示通过使第二虚设图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d3”来限定的区域。
在种情况下，第二虚设图案的最小余量区域LM3不与电有效图案交叉，电有效图案的最小余量区域LM1不与第二虚设图案交叉。其中将第二虚设图案布置在第二布线轨迹T2之上的第二金属填充是允许的。
图6是示出根据发明构思的示例实施例的设计布局的方法的流程图。在实施例中，图6的实施例详细示出了图1的操作S120。为了更好地理解，将一起参照图2A至图5来给出描述。
在操作S210中，可以设计电有效图案。可以通过布局设计工具来自动地设计电有效图案。
在操作S220中，可以执行第一金属填充。同样地，可以通过布局设计工具来自动地执行第一金属填充。可以在特定层的金属密度不在期望的范围内时(例如，在金属密度小于参考值时)执行第一金属填充。例如，可以通过使用第一虚设图案来执行第一金属填充，其中，第一虚设图案的宽度大于电有效图案的宽度。
在操作S230中，可以执行第二金属填充。如以上描述中，可以通过布局设计工具来自动地执行第二金属填充，或者可以手动地执行第二金属填充。在特定层的金属密度即使执行第一金属填充也不在期望的范围内时(即，在电有效图案和第一虚设图案的面积的总和与特定层的面积的比在参考范围之外时)，可以另外执行第二金属填充。例如，可以通过使用第二虚设图案来执行第二金属填充，其中，第二虚设图案的宽度小于第一虚设图案的宽度，并且等于或大于电有效图案的宽度。
在操作S240中，可以检查通过电有效图案的电信号的时序。例如，在层的金属密度由于第一金属填充而改变的情况下，流过电有效图案的电信号的时序会受到影响。在操作240中可以检查是否检测到具有不期望的时序的电信号；如果期望(或必要)，则可以在操作S210中再次设计电有效图案。
可以在操作S250中验证设计的布局。如参照图1所述，验证操作可以包括用于验证布局是否被适当地设定为对应于设计规则的DRC、用于验证布局是否彼此适当地连接而没有电断开的ERC、用于确定布局是否与门级网表匹配的LVS等。
图7至图11是示出根据发明构思的示例实施例的通过使用布局设计工具来设计半导体装置的布局的过程的图。
在图2A中，电有效图案的最小余量区域被描述为通过使电有效图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d1”来限定的区域，第二虚设图案的最小余量区域被描述为通过使第二虚设图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d3”来限定的区域。然而，在图7至图11的实施例中，假设第二虚设图案M31、M32、M34和M35的最小余量区域中的每个是在通过使相应虚设图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d1”来限定的区域中，第二虚设图案M33的最小余量区域是通过使第二虚设图案的四个边在向左方向、向右方向、向上方向和向下方向上移动“d3”来限定的区域。然而，假设第二虚设图案M31、M32、M34和M35中的每个的宽度与电有效图案的宽度w1相同，第二虚设图案M33的宽度等于或大于电有效图案的宽度w1并且小于第一虚设图案M21至M24中的每个的宽度。
参照图7，通过使用布局设计工具沿布线轨迹T1至T8来布置电有效图案M11至M15。根据最小余量条件，可以将电有效图案M11至M15布置为保持至少“d1”或更大的距离。另外，可以在每个电有效图案中形成通过其输入和输出电信号的一个或更多个过孔。过孔可以用来使电有效图案M11至M15与上布局或下布局的电有效图案电连接。
然后，可以执行搜索操作来找到不满足期望范围的金属密度的部分。例如，布局设计工具可以将半导体装置的特定层划分为多个区域，并且可以确定每个区域是否满足期望范围的金属密度。在示例实施例中，假设图7中示出的布局不满足期望范围的金属密度。
参照图8，可以计算可用的第一金属填充区域。考虑在第一金属填充中使用的第一虚设图案(参照图2A)的最小余量条件，如图8中所示，可用的第一金属填充区域可以与周围的电有效图案(例如，M11、M13、M14和M15)分隔开“d2”。
参照图9，当执行第一金属填充时，可以将第一虚设图案M21至M24适当地布置在可用的第一金属填充区域中。例如，可以将多个第一虚设图案布置在第一金属填充区域内，并且彼此相邻的虚设图案可以彼此分隔开“d2”以满足最小余量条件。如参照图2A所描述的，第一虚设图案M21至M24中的每个可以具有比电有效图案的宽度大的宽度“w2”，并且可以布置在一条轨迹或者两条或更多条轨迹之上。
然而，因为布置第一虚设图案的区域由于第一虚设图案的宽的宽度“w2”而受到限制，所以即使在第一金属填充之后也不会满足金属密度条件。在这种情况下，可以另外执行根据发明构思的第二金属填充。
参照图10，当执行第二金属填充时，可以适当地布置第二虚设图案M31至M35。例如，可以将第二虚设图案M31至M35适当地布置在电有效图案与电有效图案之间，和/或布置在电有效图案与第一虚设图案之间。可以布置第二虚设图案M31至M35中的每个以与同其相邻的电有效图案或第一虚设图案满足最小余量条件。
同时，即使另外执行第二金属填充，层的因此被划分的多个区域中特定的区域(例如，包括图10中示出的布局的区域)可能仍然不满足金属密度条件。在这种情况下，可以如图11中所示执行添加布置。
参照图11，响应于电有效图案、第一虚设图案和第二虚设图案的面积的总和与特定层的面积的比在参考范围之外的情况，可以使电有效图案M11的一端延伸。通过“M16”标记延伸的电有效图案。可以仅在关于周围图案满足最小余量条件时布置延伸的电有效图案M16。
根据参照图7至图11描述的布局设计方法，选择性地使用其中每个具有比通常使用的第一虚设图案的宽度小的宽度的第二虚设图案。因此，当半导体装置被小型化时，即使执行第一金属填充，也能够更适应地应对不满足金属密度条件的情况。
具体地，类似于现有方法，在即使执行金属填充也不满足金属密度条件的情况下，在最坏的情况下，应当重新设计电有效图案。在这种情况下，因为伴有设计步骤和验证步骤，所以设计布局所花费的时间不必要地增加。然而，根据发明构思，通过另外执行第二金属填充，能够避免附加的设计步骤和验证步骤。即，发明构思的布局设计方法可以改善布局设计工具自身的性能/功能。
图12是示出根据发明构思的示例实施例的设计布局的方法的流程图。为了更好地理解，将一起参照图7至图11来给出描述。
在操作S310中，可以沿布线轨迹适当地布置电有效图案M11至M15。可以将电有效图案M11至M15中的两个相邻的电有效图案布置为保持至少“d1”的距离，因此满足最小余量条件。
在操作S320中，可以执行第一金属填充。可以通过将具有宽度“w2”的第一虚设图案适当地布置在可用的第一金属填充区域内来完成第一金属填充。
在操作S331中，是否检测到不满足金属密度条件的区域(可称为“违反区域”)。如上所述，可以将特定层划分为多个区域，可以针对多个区域中的每个来确定是否满足金属密度条件。如果不存在不满足金属密度条件的区域(否)，则执行操作S340。相反，如果存在不满足金属密度条件的区域(是)，则执行操作S333。
在操作S333中，对于不满足金属密度条件的区域执行第二金属填充。可以通过将第二虚设图案M31至M35选择性地布置在电有效图案之间、在电有效图案与第一虚设图案之间和/或在第一虚设图案之间来完成第二金属填充。在布置第二虚设图案M31至M35时可以满足最小余量条件，即，使得第二虚设图案的最小余量区域不与电有效图案和第一虚设图案交叉。
在操作S335中，确定是否满足金属密度条件。如果确定金属密度在半导体制造商想要的范围内(是)，则执行操作S340。如果不是(否)，则执行操作S337。
在操作S337中，可以使电有效图案延伸。例如，类似于图11中所示的延伸的电有效图案M16，可以在满足与周围图案相关的最小余量条件的范围内使电有效图案延伸。
在上述操作S331至操作S337中，因为适当地执行适用于小型化半导体制造工艺的金属填充(即，特定规则)，所以可以改善或解决在设计半导体装置的布局时由于现有金属填充引起的问题。
在操作S340中，可以检查时序。在检测到具有不期望的时序的电信号的情况下(否)，再次执行操作S310。即，仅通过再次布置虚设图案来调整通过电有效图案的电信号的时序会是困难的或不可能的。因此，通过布局设计工具再次设计电有效图案。
在操作S350中，可以验证通过操作S310至操作S340设计的布局。验证操作可以包括：验证布局是否被适当地设定为与设计规则对应；验证布局是否适当地彼此连接且未电断开；确定布局是否与门级网表匹配等。
同时，不同于图11的图示，在即使在第二金属填充之后也不满足金属密度条件的情况下，可以考虑使用布局设计工具的任何其它方法，而不是使电有效图案延伸。图13中示出方法的示例。图13是示出为了满足金属密度条件而在第二金属填充之后另外执行的布局设计的图。
参照图13，示出了另外布置的延伸的虚设图案M36和M37。为了满足金属密度条件，延伸的虚设图案M36和M37可以布置在虚设图案的相对端部处，或者可以布置在相邻的虚设图案之间。示例实施例在图13中示出为：布置使彼此相邻的第一虚设图案M22和M23连接的延伸的虚设图案M36；布置使彼此相邻的第一虚设图案M23和M24连接的延伸的虚设图案M37。
可选地或附加地，在其它实施例中，延伸的虚设图案可以布置在第一虚设图案与第二虚设图案之间，并且/或者可以布置在第二虚设图案之间。即使在这种情况下，也可满足关于延伸的虚设图案的最小余量条件。
另外，在图13中示出的实施例中，仅示出延伸的虚设图案M36和M37，但可以与图11中示出的延伸的电有效图案M16一起布置延伸的虚设图案M36和M37。另外，可以布置图案，可以布置通过布局设计工具从延伸的虚设图案M36和M37以及延伸的电有效图案M16之中适当选择的图案。
图14是示出根据发明构思的示例实施例的设计布局的方法的流程图。图14的实施例几乎相似于图12的实施例。下面，将主要描述不同。为了更好地理解，将一起参照图12给出描述。
即使根据发明构思的示例实施例布置了电有效图案、第一虚设图案和第二虚设图案，也仍然会出现不满足金属密度条件的情况，即，电有效图案、第一虚设图案和第二虚设图案的面积的总和与特定层的面积的比在参考范围之外。在这种情况下(操作S435中的否)，执行操作S437。在操作S437中，布局设计工具可以检测在虚设图案之中是否存在可延伸的区域。布局设计工具可以在可延伸的区域中布置延伸的虚设图案。这样，可以通过延伸的虚设图案M36和M37来使至少两个或更多个第一虚设图案彼此连接。
同时，在以上实施例中给出了如下描述，当即使在第一金属填充之后也不满足金属密度条件时执行第二金属填充。在这种情况下，给出如下描述，在执行第一金属填充时布置的全部第一虚设图案具有给定的宽度(即，“w2”)，但对于规则可以存在例外。这将参照图15来描述。
图15是示出根据发明构思的示例实施例的如何通过使用布局设计工具来设计半导体装置的布局的图。例如，在图8中确定由布局设计工具可用的第一金属填充区域之后，可以实施图15的实施例。换言之，可以实施图15的实施例而不是图9中示出的第一金属填充。
参照图15，在确定可用的第一金属填充区域之后，布局设计工具可以形成第一虚设图案M21、M22和M25。然而，不同于图9的实施例，布局设计工具可以形成与第一虚设图案(即，图9的M23和M24)的组合对应的第一虚设图案M25。第一虚设图案M25可以违反执行通常第一金属填充的规则。即，至少一部分的第一虚设图案可以不具有给定的宽度“w2”。例如，类似于图15中示出的区域“A”，可以存在具有小于“w2”的宽度的区域。
然而，第一虚设图案M25(其中，使图9的第一虚设图案M23和M24连接)可以是示例。在其它实施例中，第一虚设图案M21和M22可以彼此连接，或者第一虚设图案M22和M23可以彼此连接。然后，可以执行根据发明构思的示例实施例的第二金属填充。
同时，在图6至图15中给出如下描述，通过使用具有可插入的最大尺寸的第一虚设图案来执行第一金属填充，然后执行第二金属填充。然而，如下面将描述的，可以以与上面的方式不同的方式来执行金属填充。
图16是示出根据发明构思的示例实施例的设计布局的方法的流程图。
在操作S510中，可以设计电有效图案。在操作S520中，可以执行金属填充。在操作S520中执行的金属填充可以类似于参照图6描述的第一金属填充。例如，在布局中布置的虚设图案可以是图2A中示出的第一虚设图案。
在操作S530中，确定是否满足金属密度条件。例如，可以对通过划分特定层来确定的多个区域中的每个区域执行操作S530。如果确定了不存在不满足金属密度条件的区域(是)，则对设计的布局执行时序检查(S540)和验证(S550)。
相反，如果确定了存在不满足金属密度条件的区域(否)，则可以对不满足金属密度条件的区域另外地执行金属填充。为此，可以使将另外布置的虚设图案的尺寸减小一个尺寸(S560)。这里，在通过使用布局设计工具设计布局时，一个尺寸可以意味着例如分辨率的最小单元的网格单元。
当减小另外布置的虚设图案的尺寸时(即，当重复地执行操作S520、操作S530和操作S560时)，可以布置有减小的尺寸的虚设图案的空间可以增加。原因是，最小余量区域在虚设图案的尺寸减小时变得较小。
这样，与图13的其中第一虚设图案M21、M22、M23和M24以及第二虚设图案M31、M32、M33、M34和M35仅具有三个不同宽度的实施例相比，在图16的实施例的情况下，可以在布局中布置越来越多的具有各种宽度的虚设图案。因此，可以更灵活地执行在不满足金属密度时可以另外伴随的金属填充。
图17是示出根据发明构思的示例实施例的用于设计半导体装置的布局设计系统的框图。参照图17，布局设计系统10可以包括至少一个处理器11、工作存储器12、存储装置13和输入/输出装置14。这里，布局设计系统10可以根据发明构思的示例实施例被设置为用于设计半导体装置的布局的专用装置。布局设计系统10可以被配置为驱动各种设计和验证模拟程序。
处理器11可以执行要在布局设计系统10中执行的软件(例如，应用程序、操作系统和装置驱动程序)。处理器11可以执行加载到工作存储器12的操作系统OS。处理器11可以执行将基于操作系统OS驱动的各种应用程序。处理器11可以执行从存储装置13加载到工作存储器12的布局设计工具。
操作系统OS或应用程序可以被加载到工作存储器12。当启动布局设计系统10时，存储在存储装置13中的OS图像可以根据启动顺序被加载到工作存储器12。布局设计系统10的全部输入/输出操作可以由操作系统OS支持。同样地，由用户选择或被用于提供基础服务的应用程序可以被加载到工作存储器12。具体地，根据发明构思的示例实施例，用于设计布局的布局设计工具可以从存储装置13加载到工作存储器12。
布局设计工具可以包括用于改变特定布局图案的形式和位置的偏置功能，以便不同于由设计规则限定的形式和位置。布局设计工具可以在改变的偏置数据条件下执行设计规则检查(DRC)。工作存储器12可以包括诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器。然而，发明构思不限于此。
对与设计的布局相关的数据执行光学邻近校正(OPC)的模拟工具可以被进一步加载到工作存储器12。
存储装置13被设置为布局设计系统10的存储介质。存储装置13可以存储应用程序、OS图像和各种类型的数据。具体地，根据发明构思的示例实施例，存储装置13可以存储布局设计工具。
执行发明构思的第二金属填充的布局设计工具可以是包括计算机可读程序代码的计算机程序产品，或者可以是包括非暂时性计算机可读介质的计算机程序产品。另外地或可选择地，执行发明构思的第二金属填充的布局设计工具可以是在互联网上可下载的产品。
例如，存储装置13可以被实施为固态驱动器(SSD)、嵌入式多媒体卡(eMMC)或硬盘驱动器(HDD)。存储装置13可以包括但不限于NAND闪存。例如，存储装置13可以包括诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)或铁电RAM(FRAM)的非易失性存储器。
输入/输出装置14可以包括可以被提供来自设计者的信息或者可以将信息提供给设计者的各种装置，诸如键盘、鼠标和监视器。例如，布局设计工具和模拟工具的处理过程和处理结果可以通过输入/输出装置14来显示。
具体地，可以通过输入/输出装置14提供根据发明构思的实施例形成的合适的金属填充布局。合适的金属填充布局可以基于第一金属填充和第二金属填充来形成。另外，合适的金属填充布局可以进一步基于图11、图13和图15示出的后续措施来形成。可以基于合适的金属填充层通过掩模生成设备来生成掩模，可以基于掩模来使半导体装置的实际布局图案化。
图18是示出通过根据发明构思的示例实施例形成的布局来制造的电子装置的框图。例如，可以用智能手机、平板电脑、台式计算机、膝上型计算机或可穿戴装置来实施电子装置1000。
电子装置1000可以包括图像处理装置1100、主处理器1200、工作存储器1300、存储装置1400、显示器1500、通信块1600和用户接口1700。
图像处理装置1100可以包括用于拍摄图像的图像传感器1110和用于处理拍摄的图像的图像信号处理器1120。
主处理器1200可以控制电子装置1000的全部操作。主处理器1200可以驱动基于文件系统的操作系统OS。主处理器1200可以被单独地实施，或者可以用包括通信块1600的芯片上系统来实施。例如，主处理器1200可以包括应用处理器。
工作存储器1300可以临时存储用于电子装置1000的操作的数据。例如，限定存储在存储装置1400中的数据的逻辑地址和物理地址之间的映射关系的闪存转换层FTL可以加载到工作存储器1300。例如，工作存储器1300可以包括诸如动态随机存取存储器(DRAM)或同步DRAM(SDRAM)等的易失性存储器以及/或者诸如相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(ReRAM)和/或铁电RAM(FRAM)等的易失性存储器。
存储装置1400可以存储数据。例如，存储装置1400可以包括诸如闪存、PRAM、MRAM、ReRAM或FRAM的非易失性存储器。
显示器1500可以包括显示面板和显示器串行接口(DSI)外围电路。例如，显示面板可以用诸如液晶显示(LCD)装置、发光二极管(LED)显示装置、有机LED(OLED)显示装置和主动矩阵OLED(AMOLED)显示装置等的各种装置来实施。嵌入在主处理器1200中的DSI主机可以通过DSI执行与显示面板的串行通信。DSI外围电路可以包括驱动显示面板所需的时序控制器和源驱动器等。
通信块1600可以通过天线与外部装置/系统交换信号。通信块1600的收发器1610和调制器/解调器(MODEM)1620可以根据诸如长期演进(LTE)、全球微波接入互操作性(WiMax)、全球移动通信系统(GSM)、码分多址(CDMA)、蓝牙、近场通信(NFC)、无线保真(Wi-Fi)或射频识别(RFID)的无线通信协议来处理与外部装置/系统交换的信号。
用户接口1700可以包括诸如键盘、鼠标、按键、按钮、触摸面板、触摸屏、触摸板、触摸球、陀螺仪传感器、振动传感器和加速传感器的输入接口中的至少一种。
电子装置1000的组件可以基于以下各种接口协议中的一种或更多种来交换数据，诸如通用串行总线(USB)、小型计算机系统接口(SCSI)、周边组件互连高速(PCIe)、移动PCIe(M-PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附加式SCSI(SAS)、集成驱动电子设备(IDE)、增强IDE(EIDE)、非易失性存储器高速(NVMe)和通用闪存(UFS)。
可以以各种技术来封装利用基于根据发明构思的示例实施例形成的布局产生的掩模而实施的电路。例如，基于发明构思的布局实施的电路可以使用如下封装来安装：封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件的裸片、晶圆形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四方扁平封装(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
根据发明构思的实施例，它可以能够防止由于不满足金属密度条件的事件随着微加工技术的发展频繁发生而使布局被不必要地再次设计。
另外，根据发明构思的实施例，可以提供执行合适的金属填充的计算机程序和通过该计算机程序制造的半导体装置。
虽然已经参照发明构思的示例实施例描述了发明构思，但是对于本领域普通技术人员将明显地是，在不脱离如权利要求中所阐述的发明构思的精神和范围的情况下，可以对其做出各种改变和修改。

Claims (20)

1.一种包括程序代码的计算机可读介质，在所述程序代码由处理器执行时所述处理器执行以下步骤：
在层上布置电有效图案，所述电有效图案具有第一宽度和第一最小余量区域；
在所述层上布置第一虚设图案，所述第一虚设图案具有比所述第一宽度宽的第二宽度并且具有第二最小余量区域；以及
响应于所述电有效图案和所述第一虚设图案的面积的总和与所述层的面积的第一比在参考范围之外，在所述层上布置第二虚设图案，所述第二虚设图案具有第三宽度和第三最小余量区域，
其中，所述第三宽度与所述第一宽度相同或比所述第一宽度宽，并且比所述第二宽度窄。
2.根据权利要求1所述的计算机可读介质，其中，所述第三最小余量区域的宽度比所述第一最小余量区域的宽度宽或者与所述第一最小余量区域的宽度相同，并且比所述第二最小余量区域的宽度窄。
3.根据权利要求1所述的计算机可读介质，其中，在所述程序代码被执行时所述处理器布置所述第二虚设图案，使得所述第三最小余量区域不与所述电有效图案和所述第一虚设图案交叉。
4.根据权利要求1所述的计算机可读介质，其中，在所述程序代码被执行时所述处理器还执行以下步骤：
响应于所述电有效图案、所述第一虚设图案和所述第二虚设图案的面积的总和与所述层的面积的第二比在所述参考范围之外，使所述电有效图案延伸。
5.根据权利要求1所述的计算机可读介质，其中，在所述程序代码被执行时所述处理器还执行以下步骤：
响应于所述电有效图案、所述第一虚设图案和所述第二虚设图案的面积的总和与所述层的面积的第二比在所述参考范围之外，使所述第一虚设图案延伸。
6.根据权利要求1所述的计算机可读介质，其中，在所述程序代码被执行时所述处理器还执行以下步骤：
检查通过所述电有效图案的电信号的时序；以及
验证形成有所述电有效图案、所述第一虚设图案和所述第二虚设图案的所述层的布局。
7.根据权利要求6所述的计算机可读介质，其中，所述验证步骤包括设计规则检查、电学规则检查以及布局与原理图对比。
8.根据权利要求1所述的计算机可读介质，其中，所述电有效图案在所述层上布置在多条布线轨迹之中的第一布线轨迹上，
其中，所述第一虚设图案布置在包括所述多条布线轨迹之中的两条或更多条布线轨迹的第二布线轨迹上，并且
其中，所述第二虚设图案布置在所述多条布线轨迹之中的任何一条布线轨迹上。
9.根据权利要求1所述的计算机可读介质，其中，所述第一最小余量区域是在距离所述电有效图案第一距离以内的区域，
其中，所述第二最小余量区域是在距离所述第一虚设图案第二距离以内的区域，并且
其中，所述第三最小余量区域是在距离所述第二虚设图案第三距离以内的区域，
其中，所述第三距离小于所述第二距离并且等于或大于所述第一距离。
10.一种制造半导体装置的方法，所述方法包括：
通过使用布局设计工具在层上布置电有效图案，所述电有效图案具有第一宽度和第一最小余量区域；
通过使用所述布局设计工具在所述层上布置第一虚设图案，所述第一虚设图案具有比所述第一宽度宽的第二宽度并且具有第二最小余量区域；
通过使用所述布局设计工具，响应于所述电有效图案和所述第一虚设图案的面积的总和与所述层的面积的第一比在参考范围之外，在所述层上布置第二虚设图案，所述第二虚设图案具有第三宽度和第三最小余量区域；
基于包括所述电有效图案、所述第一虚设图案和所述第二虚设图案的布局来生成掩模；以及
通过使用所述掩模来制造半导体装置，
其中，所述第三宽度与所述第一宽度相同或比所述第一宽度宽，并且比所述第二宽度窄。
11.根据权利要求10所述的方法，其中，所述第三最小余量区域的宽度与所述第一最余量区域的宽度相同或者比所述第一最小余量区域的宽度宽，并且比所述第二最小余量区域的宽度窄。
12.根据权利要求10所述的方法，其中，布置所述第二虚设图案，使得所述第三最小余量区域不与所述电有效图案和所述第一虚设图案交叉。
13.根据权利要求10所述的方法，所述方法还包括：
基于所述电有效图案、所述第一虚设图案和所述第二虚设图案的面积的总和与所述层的面积的第二比在参考范围之外，使所述电有效图案延伸。
14.根据权利要求10所述的方法，所述方法还包括：
响应于所述电有效图案、所述第一虚设图案和所述第二虚设图案的面积的总和与所述层的面积的第二比在参考范围之外，使所述第一虚设图案延伸。
15.根据权利要求10所述的方法，所述方法还包括：
在布置所述第二虚设图案之后，
检查通过所述电有效图案的电信号的时序；以及
验证所述层的布局。
16.一种包括程序代码的计算机可读介质，在所述程序代码由处理器执行时所述处理器执行以下步骤：
在层上布置电有效图案，所述电有效图案具有第一宽度；
在所述层上布置第一虚设图案，所述第一虚设图案具有比所述第一宽度宽的第二宽度；
确定所述电有效图案和所述第一虚设图案的面积的总和与所述层的面积的比是否在参考范围内；以及
响应于所述确定步骤的结果，在所述层上布置具有第三宽度的第二虚设图案，所述第三宽度与所述第一宽度相同或比所述第一宽度宽，并且比所述第二宽度窄。
17.根据权利要求16所述的计算机可读介质，其中，将在距离所述电有效图案第一距离以内的区域定义为第一最小余量区域，
其中，将在距离所述第一虚设图案第二距离以内的区域定义为第二最小余量区域，并且
其中，将在距离所述第二虚设图案第三距离以内的区域定义为第三最小余量区域，
其中，所述第三最小余量区域的第三宽度与所述第一最小余量区域的第一宽度相同或比所述第一最小余量区域的第一宽度宽，并且比所述第二最小余量区域的第二宽度窄。
18.根据权利要求17所述的计算机可读介质，其中，在所述程序代码被执行时所述处理器布置所述第二虚设图案，使得所述第三最小余量区域不与所述电有效图案和所述第一虚设图案交叉。
19.根据权利要求17所述的计算机可读介质，其中，在所述程序代码被执行时所述处理器还执行以下步骤：
当在确定步骤中确定所述比在参考范围之外时，使所述电有效图案延伸。
20.根据权利要求17所述的计算机可读介质，其中，在所述程序代码被执行时所述处理器还执行以下步骤：
当确定步骤确定所述比在参考范围之外时，使所述第一虚设图案延伸。
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