JP2004088102A - 半導体装置、半導体装置用パターンの生成方法、半導体装置の製造方法、および半導体装置用パターン生成装置 - Google Patents

Abstract

【課題】高精度で信頼性の高い半導体装置を形成することのできる半導体装置用
パターンの生成方法を提供する。
【解決手段】半導体チップのレイアウトパターンを設計し配置するレイアウトパ
ターン形成工程と、前記レイアウトパターンから当該マスクパターンの面積率を
抽出する工程と、前記レイアウトパターンを構成する層のデザインルールに基づいていられる当該層のパターンの最適面積率を考慮して、前記レイアウトパターンに、ダミーパターンを付加配置するダミーパターン付加工程とを含み、当該層のパターンの面積率が最適面積率となるようにしたことを特徴とする。
【選択図】図２

Description

　本発明は、半導体装置、半導体装置の生成方法、半導体装置の製造方法および半導体装置の生成装置に係り、特に半導体装置のプロセス条件に応じて高精度のパターン形成が可能でかつ表面の平坦化をはかることのできる半導体装置用パターンの生成に関するものである。

　半導体装置特に高集積化半導体装置（LSI）の微細化、高集積化は進む一方であり、微細かつ複雑なパターン形成を行う必要が高まっている。このような状況の中で、設計どおりのパターン形成を行うためにはプロセス条件の制約は高まる一方である。半導体装置の形成に際しては、半導体基板表面に素子分離を行うとともに所望の濃度のウェルを形成し、このウェル内に所望の導電型の不純物拡散領域を形成し、さらには絶縁膜の形成および配線パターンの形成を行うように構成されている。

　例えば配線パターンの形成に際しては、多結晶シリコン層、アルミニウム層、金属シリサイド層などの導電性膜を形成した後、フォトリソグラフィにより所望のマスクパターンを形成し、このマスクパターンをマスクとしてエッチングを行うことにより、配線パターンの形成がなされる。
　エッチング工程においては、マスクパターンから露呈する導電性膜が選択的に除去されるが、エッチャントの濃度、温度などの諸条件を最適化しても、マスクパターンの密度（面積率）ひいてはマスクパターンの周辺長によってエッチング速度にばらつきがある。このため、マスクパターンの密度あるいはパターンピッチによって、エッチング精度が異なり、マスクパターン領域が大き過ぎても小さ過ぎてもエッチング精度が低下するという問題があった。

　また、拡散層の形成についても同様の問題があり、拡散層形成のためのイオン注入領域が狭過ぎると、イオンの集中が生じ、所望の拡散プロファイルを得ることができないという問題があった。

　また基板表面の平坦化のためにCMP（Chemical　Mechanical　Etching）という方法が提案されている。この方法は、例えば、塗布法あるいはCVD法などにより、表面に絶縁膜を形成した後、機械的に研磨しながら、化学的にエッチングを行うことにより、表面の平坦化をはかるものである。しかしながら、下層の配線層のパターン密度が小さい場合、所定面積以上のパターンのない領域が存在すると、絶縁膜を厚く形成しても平坦化できず、その結果CMPを行っても配線パターンのない領域が凹部となり、へこんだ状態のままとなる。

　このように、レイアウトパターンに偏りがある場合、当該層について十分なパターン精度を得ることができないのみならず、当該層よりも上層のパターン精度にも影響を及ぼすという問題があり、プロセス精度を十分に得ることができないという問題があった。
　このような状況下、各製品においてＬＳＩはキーデバイスとして位置付けられており、製品の競争力確保のために、ＬＳＩの大規模化・高速化が要求されている。製品サイクルが短くなる中で、これらの要求にこたえるためにはＬＳＩ設計の自動化が必須である。

　本発明は前記実情に鑑みてなされたもので、高精度で信頼性の高い半導体装置を形成することのできる半導体装置用パターンの生成方法を提供することを目的とする。

　そこで本発明の半導体装置用パターン生成方法では、半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成工程と、前記レイアウトパターンの面積率を抽出する工程と、前記レイアウトパターンを構成する層のデザインルールにもとづいて得られる当該層のパターンの最適面積率を考慮して、当該層の面積率が最適面積率となるように、前記レイアウトパターンにダミーパターンを付加配置するダミーパターン付加工程とを含むことを特徴とする。

　かかる方法によれば、プロセス条件を考慮し、回路の機能的にはパターンの不要な領域にも最適面積率を得るために余分に付加するパターンであるダミーパターンを形成しておくことで、エッチング種、注入イオンなどの集中を防ぐことができるとともに、またマクロな次元での表面の傾きを防ぐことができ、パターン精度の向上および拡散層の不純物プロファイルの最適化、あるいは表面の平坦化をはかることが可能となる。なお最適面積率とは、パターンの占有面積比の最適値をいい、ここでは最適面積率に符合するように調整を行うが、この調整に際しては、プロセス条件などで決まる最適の面積率、あるいは諸条件を考慮して最適面積率に近い目標面積率を目標値として調整を行うことが重要である。プロセス条件などによっては最適面積率が１点でなく、適切な面積率範囲として示されている場合も多い。この場合は、適切な面積率範囲の中央値を最適面積率とするのが望ましい。例えば５０〜７０％が適切な面積率範囲である場合は、その中央値である６０％を最適面積率とする。これは、若干最適面積率から誤差が生じた場合にも適切な面積率範囲内であれば、高精度のパターン形成を実現することができるためである。また、設計値に近くかつ高精度のパターン形成結果を得ることの可能な面積率の範囲にある点のひとつを最適面積率としてもよい。

　望ましくは、さらにレイアウトパターン形成工程で形成されたレイアウトパターンを所望の大きさの小領域に分割する工程と、分割された前記小領域毎にマスクパターンの面積率を抽出する工程と、前記レイアウトパターンに対応するマスクパターンの面積率をあわせるように、ダミーパターンを付加配置するダミーパターン付加工程とを含み、前記小領域毎にパターン全体としての面積率を揃えるようにしたことを特徴とする。

　かかる構成によれば、小領域毎に、面積率をそろえることにより、当該層全体として面積率を均質化するとともに最適化することが可能となる。また小領域毎に追加するダミーパターンの大きさとピッチとを調整することにより、容易に面積率の最適化をはかることが可能となる。ここで小領域とは、等分割された小領域であればよい。また機能毎に小領域に分割するようにしてもよい。

　望ましくは、さらに面積率の異なるダミーパターンセルを複数種用意する工程を含み、前記ダミーパターン付加工程は、当該小領域の面積率に応じて前記ダミーパターンセルから所望のダミーパターンセルを選択する工程を含むことを特徴とする。

　かかる構成によれば、面積率の異なるダミーパターンセルから、最適なダミーパターンセルを選択することにより、容易に面積率をそろえることができ、当該層全体として面積率を最適化することが可能となる。またこの複数種のダミーパターンセルは、小領域毎に大きさとピッチとの異なる追加ダミーパターンを用意することにより、容易に最適なダミーパターンセルを選択することが可能となる。ここでダミーパターンセルとはダミーパターンの集合からなる一単位をいうものとする。

　望ましくは、パターン形成後の面積率を算出し、あらかじめ決められた条件の範囲内であるか否かを判定して、前記条件の範囲内に入っていない場合に、前記ダミーパターンのうちいくつかを取替え、最適のダミーパターンセルを選択する工程とを含むことを特徴とする。

　望ましくは、前記レイアウトパターンの形成工程は、配線層形成のためのマスクパターンの形成工程を含むことを特徴とする。

　望ましくは、前記レイアウトパターンの形成工程は、拡散層形成のためのマスクパターンの形成工程を含むことを特徴とする。

　望ましくは、前記レイアウトパターンの形成工程は、ゲート電極形成のためのマスクパターンの形成工程を含むことを特徴とする。

　望ましくは、前記レイアウトパターンの形成工程は、ウェル形成のためのマスクパターンの形成工程を含むことを特徴とする。

　望ましくは、前記ダミーパターンがMOS容量セルを構成するように、垂直方向のレイアウトを調整する工程を含むことを特徴とする。

　かかる構成によれば、垂直方向のレイアウトを調整することにより、拡散領域上にゲート酸化膜を介して導電性パターンの形成された領域を得ることができ、拡散領域と導電性パターンを接地配線と電源配線など、互いに異なる電位に接続するようにすれば容量素子として利用することが可能となる。従ってプロセス条件に応じた高精度パターンを形成することが可能となる上、デカップリング容量の挿入を行うことができ、十分な容量追加を行うことにより不要輻射（EMI）対策を自動的に行うことが可能となる。

　望ましくは、前記MOS容量セルは、ダミーパターンの集合からなるダミーパターンセルによって電源配線及びグランド配線に電気的に接続されるようにすれば、特別な電位形成のための回路を付加することなく、容易にMOS容量セルを形成することが可能となる。

　望ましくは、前記ダミーパターンセルが交差パターンを有し、交差パターンの上層または下層のダミーパターンセルが相互に、前記交差パターンの交差領域に相当する領域に島状の孤立パターンをもつように構成されたことを特徴とする。

　かかる構成によれば、MOS容量セルを電源電位あるいは接地電位などの所望の電位に接続するのに配線長を低減し接続を容易にすることができる。また接続したり、接続することなく浮遊状態にしたりするために、孤立パターンにスルーホールを形成するか否かで、容易に接続状態をコントロールすることが可能となる。
また、電源直下に敷き詰められたデカップリング容量は、直上にビアをうてば電源電位との接続が容易となる。ここで電源配線が上位層である場合には、容量の上部があいていれば（信号線が形成されていなければ）自動的にスタック用のビアおよびパッドを形成するようにする。
　一方電源配線から離れたところに配置された容量は、配線を十字状に形成して容量セルと等ピッチで形成するようにすれば、容易に接続可能である。

　望ましくは、前記ダミーパターンセルは、十字状パターンと前記十字状パターンで分割された４つの領域にそれぞれ孤立の島状パターンを有する第１層セルと、前記第１層セルと連続する上層または下層に位置し、前記４個の島状パターンに相当する４点で交差するように配置されたシャープ符号状パターンの中央に孤立の島状パターンを有する第２層セルとで構成されており、第１層および第２層のそれぞれが電源線および接地線を構成していることを特徴とする。

　かかる構成によれば、MOS容量セルを電源電位あるいは接地電位などの所望の電位に接続したり、接続することなく浮遊状態にしたりすることができ、極めてシンプルなダミーパターンセルを構成するものである。

　例えば、高耐圧である必要があるアナログ回路領域では、ゲート酸化膜の膜厚を大きくする必要があるのに対し、他の論理回路領域ではゲート酸化膜の膜厚は大きくする必要がない。そこで、アナログ回路領域ではゲート酸化膜の膜厚を大きくし、他の論理回路領域ではデカップリング容量を大きくするためゲート酸化膜の膜厚を比較的小さくした構造が提案されている。しかしながら近年、ゲートリークの問題が浮き彫りになってきており、信頼性の向上を目指して、論理回路領域でも厚いゲート酸化膜を採用する傾向にある。

　このような状況においても、本発明によれば、空き領域を抽出し最大限に多くデカップリング容量を形成することができるため、ゲートリークの低減とデカップリング容量の増大というトレードオフ関係にある機能を満たすことが可能となる。すなわちゲートリークを低減しながら、デカップリング容量を増大することが可能となる。
　このようにして、自動的に半導体装置のパターン生成を行うことが可能となる。

　また、本発明の半導体装置用パターン生成装置は、半導体チップのレイアウトデータからレイアウトパターンを形成するレイアウトパターン形成手段と、このレイアウトパターンの少なくとも1つの層に対し、前記レイアウトパターンに基づいて空き領域検出を行う空き領域検出手段と、デザインルールに基づく当該層のパターン形成のための最適面積率を抽出する最適面積率抽出手段と、前記空き領域検出手段から前記層の面積率を算出し、前記最適面積率となるように、ダミーパターンを配置するダミーパターン配置手段とを具備したことを特徴とする。

　本発明の半導体装置の製造方法では、上記方法または装置を用いて生成された半導体装置用パターンに基づいて、各工程のマスクパターンを形成する工程と、前記マスクパターンを用いて各プロセスを実行し半導体装置を形成する工程とを含むことを特徴とする。

　また本発明の半導体装置は、上記方法または装置を用いて生成された半導体装置用パターンを具備している。

　望ましくは、前記半導体装置用パターンは、同一サイズであって電気的接続をなさないダミーパターンの集合体を備え、各層のダミーパターンの少なくともひとつが当該層の上層または下層のダミーパターンと垂直方向で一致する領域を含むことを特徴とする。

　同一サイズのダミーパターンを垂直方向で位置合わせし、配列することにより、最適面積率を満たすように配列すれば、自動的に重なりを持つ領域を形成することができる。また、同一サイズのパターンを適宜配列することにより周辺長もすべて同一であり、周辺長の調整も容易である。

　なお、ここで機能素子とは、トランジスタ、メモリ、配線などＬＳＩを構成する機能素子を含むものとする。

　また、本発明によれば、より大容量の容量素子を形成することができ、確実なる電源ノイズの低減を実現することができるとともに、パターン生成の自動化を容易にすることが可能となる。

　以上説明したように、本発明の半導体装置は、プロセス条件に基づいて面積率が最適となるようにダミーパターンを形成しているため、高精度で信頼性の高い半導体装置を提供することが可能となる。

　また、パターンの生成に際しても、チップのレイアウトパターンを生成した後、空き領域（他のレイヤーがまったく存在しない場所）を、図形論理演算、リサイズ処理を利用して、自動的に探し出し、この探し出した領域に対し、面積率が最適となるようにダミーパターンを付加するもので、自動的にパターン生成が可能である。またこれを垂直方向の関連付けによりデカップリング容量を形成するようにすれば、高精度のノイズ低減が可能となる。

　以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（第1の実施の形態）
　図１は、本発明の実施の形態におけるパターン生成装置を示すブロック図である。この装置では、各層ごとにプロセス条件に従って決まる最適面積率を考慮してダミーパターンを配置しレイアウトパターンを形成するものである。

　ここでは図１に示すように、不要輻射対策を考慮したLSIの開発を終え、レイアウト検証も終了した半導体チップのレイアウトデータからレイアウトパターンを形成するレイアウトパターン形成手段１１０１と、このレイアウトパターンに基づいて層毎の空き領域検出を行う空き領域検出手段１１０２と、デザインルール１１０３に基づく各層のパターン形成のための最適面積率を抽出する最適面積率抽出手段１１０４と、空き領域検出手段１１０２から各層の面積率を算出し、最適面積率となるように、ダミーパターンを配置するダミーパターン配置手段１１０５と、更にこれらのダミーパターンのうち拡散領域とゲート導体との間の垂直方向の位置関係を考慮し、デカップリング容量を付加可能であるかどうかを判断し可能である領域には電源配線およびグランド配線との接続を行う容量配置手段１１０６とを具備し、プロセス条件に応じて最適化のなされたレイアウトパターンデータをレイアウトパターン形成手段１１０１から出力するように構成されている。　ここでデザインルールにより算出したテクノロジとは、セル、バイパスコンデンサ、配線などの部材の大きさを、拡散、スパッタリング、エッチングなどの各プロセスのデザインルールによって定義したものをいう。
　また、プロセス条件とは、拡散、スパッタリング、エッチングなどの各プロセスにおける温度、適用ガス種、適用ガスの濃度などをいうものとする。

　すなわちこのパターン生成装置では、図２及び図３にフローチャートを示すようにして最適化のなされたレイアウトパターンを形成する。

　まず、不要輻射対策を考慮したLSIの開発を終え、レイアウト検証も終了した半導体チップのレイアウトデータ（図５参照）（１２０１）から、トランジスタ配置領域Tを抽出する（図６参照）（ステップ１２０２）。ここで全工程にわたって、レイアウトデータは半導体チップの左下及び右上を位置合わせし、当該２点を基準として生成されるものとする。ここで図５中ＶＤＤは電源配線、ＶＳＳはグランド配線を示す。

　そして、このトランジスタ配置領域Tと当該半導体チップ領域とを論理演算にかけ、反転させることにより、半導体チップ上でトランジスタの配置されていない領域を抽出し、この領域を所定幅Wだけ小さくするリサイズ工程を実行する（論理演算ステップＳ１２０３）。この反転によりトランジスタの配置されていない領域が得られ、これをリサイズにより縮小することにより、図７に示したようにダミーパターンセル形成可能な空き領域Vが得られる。

　さらにデザインルール（Ｓ１２０４）にもとづき形成可能な隣接パターン間距離を考慮し、ダミーパターン形成可能領域を抽出する（ステップＳ１２０５）。ここでは拡散層、ゲート導体と層毎にステップＳ１２０５を実行する。
　この後、拡散領域形成用ダミーパターン用種データおよびゲート導体形成用ダミーパターン用種データを生成する（ステップＳ１２０６）。

　そして、これら各層についての拡散領域形成用ダミーパターン用種データおよびゲート導体形成用ダミーパターン用種データのそれぞれとダミーパターン形成可能領域とを論理演算し（ステップＳ１２０７）、図８に示すようにこの拡散領域形成用ダミーパターン用種パターンおよびゲート導体形成用ダミーパターンデカップリング容量用種パターンのみの半導体装置を得る（ステップＳ１２０８）。

　一方また前記半導体チップのレイアウトデータ（１２０１）から、全配線パターンを抽出する（ステップ１３０２）。

　そして、この配線パターン配置領域と当該半導体チップ領域とを論理演算にかけ、反転させることにより、半導体チップ上で配線の配置されていない領域を抽出し、この領域を所定幅Wだけ小さくするリサイズ工程を実行する（論理演算ステップ１３０３）。この反転により配線配置されていない領域が得られ、これをリサイズにより縮小することにより、配線層ダミーパターンセル形成可能な空き領域が得られる。

　さらにデザインルール（１３０４）にもとづき形成可能な隣接パターン間距離を考慮し、ダミー配線形成可能領域を抽出する（ステップ１３０５）。

　この後ダミー配線用種データを生成する（ステップ１３０６）。
　そして、このダミー配線用種データと、配線層ダミーパターンセル形成可能な空き領域VCとを論理演算し（ステップ１３０７）、この配線層ダミー用種パターンのみの半導体装置を得る（ステップ１３０８）。

　このようにして得られた配線層ダミー用種パターンと拡散領域形成用ダミーパターン用種データ、ゲート導体形成用種データとを合成し（ステップ１５００）、各ブロック（小領域）毎にゲート導体、拡散領域及び配線について合成を行う。そして各層に対して各ブロックごとに面積率を抽出する（ステップ１８００）。そして、差し替え用図形パターンを複数種用意しておき（ステップ１５０１）、境界にかかって形成不可能な領域では小さい種パターンと差し替えを行い、形成可能な領域には、最適な種パターン差し替えを行い（ステップ１５０２）、目標面積率に沿うように最適化された拡散層用ダミーパターン、ゲート導体用ダミーパターン、配線層用ダミーパターンのみの半導体装置を得る（ステップ１６００）。

　ここでブロックとは１チップ全体ではなく、ある程度の大きさのウインドウを持った枠を用い、その枠内で面積率計算を行っていく。このようにして、もともとのオリジナルレイアウト中に面積率が高いパターンが存在するウインドウ内の空き領域には、面積率が高めのダミーパターンを配置することが可能となり、チップ全体の平坦化に極めて有効な手法となる。

　このようにして最適面積率に基づいて設定された目標面積率に沿うように最適化された拡散領域用ダミーパターン、ゲート導体用ダミーパターン、配線層用ダミーパターンのみの半導体装置が完成する。

　この後、前記ステップ１６００で得られた最適化された拡散層用ダミーパターン、ゲート導体用ダミーパターン、配線層用ダミーパターンのみの半導体装置のレイアウトパターンに、前記半導体チップのレイアウトデータ（Ｓ１２０１）から抽出されたレイアウトパターンとを層毎に合成する（ステップ１６０６）。このようにダミーパターンのない半導体装置のレイアウトデータを合成することにより、未トランジスタ配置、未配線領域にダミーパターンのある半導体装置が完成する。

　この後、プロセス条件から、１チップとしてのゲート導体、拡散層、配線の最適面積率を算出する（１９０１）。
　そして再度１チップとして面積率計算を行い、面積率が足りなかったり多すぎたりする場合は、差し替え用図形パターン２０００から適切にダミーパターンセルを差し替える（ステップ２００１）。例えば図９（ａ）および（ｂ）に示すように面積率が足りなかった場合は、小さいダミーパターンＤ１から大きいダミーパターンセルＤ２に変更する。

　このようにして、１チップとして最適な面積率に調整されたダミーパターンが生成される（ステップ２００２）。

　ここでセルの差し替えステップ２００１では、均一にダミーパターンを配置した場所はあらかじめ特定できるので、差し替えを行うことができる。例えば、面積率が足りない場合は、均一に配置した領域中のダミーパターンを均等に面積率の大きいものに変更する等の方法で所望の面積率に調整されたダミーパターンが生成される。一方面積率が大きすぎる場合は、均一に配置した領域中のダミーパターンを均等に面積率の小さいものに変更することによって所望の面積率に調整されたダミーパターンが生成される。

　このようにして、高いパターン精度を持つ半導体装置を得ることができる。
　例えば配線パターンの形成に際しては、前記工程で得られた配線のレイアウトパターンに基づいて、フォトリソグラフィにより形成されたマスクパターンをマスクとしてエッチングを行うことにより、配線パターンの形成がなされる。

　エッチング工程においては、マスクパターンから露呈する導電性膜が選択的に除去されるが、エッチャントの濃度、温度などの諸条件を考慮した最適化面積率となるように、マスクパターンの密度（面積率）ひいてはマスクパターンの周辺長を調整しているため、エッチング精度の高い配線パターンを形成することができる。

　また、拡散層の形成についても、拡散条件に応じた最適面積率となるように、ダミーパターンを付加しているため、拡散領域のない部分が連続して形成されるのを防ぐことができる。すなわち、大面積の素子分離領域が形成されるのを防ぐことができ、分離の段差を抑えることができる。

　またCMP工程では、基板表面の平坦化のために、塗布法あるいはCVD法などにより、表面に絶縁膜を形成した後、機械的に研磨しながら、化学的にエッチングを行うことにより、表面の平坦化をはかるが、この工程ではCMPの下地として用いる配線層のパターン密度は例えば６５％以上となっているため、CMPによって、配線パターンのない領域が凹部となり、へこんだ状態のままとなるようなこともない。

　このようにして、レイアウトパターンに偏りがある場合、当該層について十分なパターン精度を得ることができないのみならず、当該層よりも上層のパターン精度にも影響を及ぼし、プロセス精度を十分に得ることができないという問題があったが、上記面積率の調整ステップを行うことにより、プロセス精度を高めることができる。
　このように高精度のパターンを得ることが可能となる。

　そしてさらに不要輻射対策として、デカップリング容量をさらに増大する必要がある場合には、図４にフローチャートを示すように、デカップリング容量の追加を行う。
　まずステップ２００２で得られたダミーパターンの付加により面積率の最適化された半導体装置のレイアウトパターンに対し、デカップリング容量の追加を希望するか否かの判断を行い（ステップ２００３）、要であるとデカップリング容量配置可能スペースを抽出する（ステップ２００４）。ここでは、拡散領域パターンとゲート導体パターンとが垂直方向で一致して存在しているか否かを判断し、図１０に示すように、デカップリング容量形成可能スペースＣＳを抽出する。本実施の形態では、各層のパターン配置をする際にチップの左下と右上を確認し位置決めを行っているため、各層のダミーパターンを同一ピッチで配置し、全使用、１個おき、２個おきなどピッチを調整して面積率を調整すれば、垂直方向には自動的に重なるようにすることが可能である。

　従って、差し替え用デカップリング図形パターン２００６を用いてデカップリング容量差し替えを行う（ステップ２００５）。そしてさらに、図１１に示すように電源配線ＶＤＤ及びグランド配線ＶＳＳを追加し、図１２に示すように面積率調整およびデカップリング容量付加のなされた半導体装置のレイアウトパターンを生成する（ステップ００８）。ここでは、拡散領域パターン、ゲート導体パターンのいずれかを調整することにより、デカップリング容量付加を行うことが可能となる。

　このようにして、半導体装置の最適レイアウトデータを得ることができる。

　また、電源配線及びグランド配線とデカップリング容量セルとの接続については、直接接続できない場合には、以下に示すようにダミー配線セルを用いるようにしておくことにより、容易に達成可能である。

　この電源接続用図形パターンは、図１３（ａ）乃至（ｃ）に示すように、半導体基板１に形成された拡散領域１Ｓとゲート電極３とがゲート酸化膜２を絶縁膜として挟んだMOS容量セルの上に、接続用として形成したダミーパターンセルである。このダミーパターンセルは交差パターンを有し、交差パターンの上層または下層のダミーパターンセルが相互に、前記交差パターンの交差領域に相当する領域に島状の孤立パターンをもつように構成されている。

　すなわち、このダミーパターンセルは、図１３（ｂ）に示すように、十字状パターンと前記十字状パターンで分割された４つの領域にそれぞれ孤立の島状パターンを有する第１層セル４と、前記第１層セル４と連続する上層または下層に位置し、図１３（ｃ）に示すように、前記４個の島状パターンに相当する４点で交差するように配置されたシャープ符号状パターンからなる第２層セル５とで構成されており、第１層および第２層のそれぞれが電源配線およびグランド配線を構成していることを特徴とする。ここで、図１３（ａ）および図１３（ｂ）はそれぞれ図１３（ｃ）のＡ−Ａ断面、およびＢ―Ｂ断面を示す図である。１０は層間絶縁膜である。

　このようにして、MOS容量セルを電源電位あるいは接地電位などの所望の電位に接続するのに配線長を低減し接続を容易にすることができる。また接続したり、接続することなく浮遊状態にしたりするために、孤立パターンにスルーホールを形成するか否かで、容易に接続状態をコントロールすることが可能となる。また孤立パターンを貫通するようにスルーホールを形成することにより、１層とばしで、上層側または下層側で電源電位に接続できればよい。

　また、電源直下に敷き詰められたデカップリング容量は、直上にビアをうてば電源電位との接続が容易となる。ここでMOS容量セルの上部があいていれば（信号線が形成されていなければ）自動的にスタック用のビアおよびパッドを形成するようにする。

　このようにして電源配線から離れたところに配置されたものであっても、デカップリング容量の増大をはかることができる。また配線を十字状に形成してMOS容量セルと等ピッチで形成することにより、容易に接続可能である。

（第２の実施の形態）
　次に本発明の第２の実施の形態として、面積率の最適化の他の例を説明する。
　前記第1の実施の形態における、ステップＳ２００２（図３）で説明した最適化ステップを実行し、図１７に全体のイメージ図を示すように、目標面積率に沿うように各層に正方形のダミードットパターン２０１Ｄ，２０２Ｄ，２０３Ｄからなるダミーパターンを追加する。図１８乃至図２０は図１７の拡散領域、ゲート配線、配線層の最適化ダミードットパターン２０１Ｄ，２０２Ｄ，２０３Ｄである。各層毎の最適面積率に従ってダミードットパターンの密度が設定されている。
　この図からわかるように、各層のダミードットパターンはチップの右上と左下で位置合わせがなされているため、垂直方向で重なるようになっている。
　この後ステップＳ２００３（図４）でデカップリング容量が必要であるかどうかを判断し、必要であると判断した場合は、ステップ２００５でデカップリング容量差し替えステップを実行し、図２１乃至図２４に示すように、各層毎に各ダミーパターンセルが接続されるような拡散領域ダミーパターン２０１、ゲートダミーパターン２０２、配線ゲートパターン２０３に差し替えを行う。ただし、上層あるいは下層も含めて信号線を抽出し、信号線のある領域はデカップリング容量形成不可領域として、ダミーパターンを元のドットパターン２０１Ｄ，２０２Ｄ，２０３Ｄに戻す。このようにして、デカップリング容量が良好に追加される
。

　ここで拡散領域ダミーパターン２０１、ゲートダミーパターン２０２、配線ゲートパターン２０３の面積率は、拡散領域ダミードットパターン２０１Ｄ、ゲートダミードットパターン２０２Ｄ、配線ゲートドットパターン２０３Ｄと面積率が同一となるように設計しておくことにより、差し替えにより面積率が変化することなく、最適面積率を維持することができる。

（第３の実施の形態）
　また接続用ダミーパターンセルの変形例として、図１４（ａ）乃至（ｃ）に示すような構造も有効である。すなわち、このダミーパターンセルは、図１４（ａ）に単位ユニット、図１４（ｂ）にその接続体、図１４（ｃ）に断面図を示すように、セルと等ピッチで形成された、十字状パターンを有する第１層セル４、６，８と、前記第１層セル４、６，８と連続する上層または下層に位置するシャープ符号状パターンからなる第２層セル５、７，９とを相互にずらして形成してもよい。
　ここで、図１４（ａ）は1ユニット、図１４（ｂ）はその組み合わせ、図１４（ｃ）は図１４（ｂ）のＡ−Ａ断面を示す図である。１０は層間絶縁膜である。

　かかる構成によれば、電源配線及びグランド配線への接続は敷き詰められたセル近傍へは横方向に接続、またセルの上方向に電源あるいはグランド配線があれば上層の配線で接続すればよい。
　このようにして、MOS容量セルを電源電位あるいは接地電位などの所望の電位に接続するのに配線長を低減し接続を容易にすることができる。

（第４の実施の形態）
　また、電源配線及びグランド配線への接続に際し、配線が利用できないときは、図１５に示すように、セルを配置した状態で拡散層１Ｓ同士、ゲート３同士が接続されるようなセル形状をとるようにしてもよい。
　かかる構成によれば、どこか一部でも電源配線、あるいはグランド配線に接続できれば接続された全セルをセルとして利用することが可能である。
（第５の実施の形態）
　また図１６に示すように、拡散層１Ｓ同士をさらに、配線Ｍで接続するようにしてもよい。
　かかる構成によれば、更なる接続の確実化をはかることができる。

（第６の実施の形態）
　本発明の方法は、MOS容量セルとしてゲート酸化膜の厚い領域と薄い領域とを有するLSIにおいても、本発明の方法によれば、自動配置配線が容易であるため、用途に応じた条件を加味して自動配置配線を行うことができる。
　例えば、高耐圧である必要があるアナログ回路領域などでは、ゲート酸化膜の膜厚を大きくする必要があるのに対し、他の論理回路領域ではゲート酸化膜の膜厚は大きくする必要がない。そこで、アナログ回路領域ではゲート酸化膜の膜厚を大きくし、他の論理回路領域ではデカップリング容量を大きくするためゲート酸化膜の膜厚を比較的小さくした構造が望ましいが、近年、半導体装置の高集積化・高機能化に伴い、ゲートリークの問題が浮き彫りになってきており、信頼性の向上を目指して、論理回路領域でも厚いゲート酸化膜を採用する傾向にある。
　例えば、アナログ回路領域を耐圧３．３V仕様、他の論理回路領域を耐圧１.５V仕様としていたのに対し、近年では他の論理回路領域でも耐圧３．３V仕様とするものが出現している。このような場合、論理回路領域で不要輻射対策としてデカップリング容量を増大したい場合に、デカップリング容量を最大限に付加することが可能となる。

　このように、本発明によれば、空き領域を抽出し最大限に多くデカップリング容量を形成することができるため、ゲートリークの低減とデカップリング容量の増大というトレードオフ関係にある機能を満たすことが可能となる。すなわちゲートリークを低減しながら、デカップリング容量を増大することが可能となる。

　このようにして、高周波動作による不要輻射ノイズを低減する機能の高い半導体装置を提供することが可能となる。

　また、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることも可能である。例えば、電源配線に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はないため、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くしている。

　また、チップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取るようにしてもよい。
　また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサとなるように、使用する周波数帯域に応じて適切なものを選択してもよい。

　さらにまたＰチャネルの容量セルとＮチャネルの容量セルとを用意しておき、Ｐチャネルの容量セルの電源供給ができない場合はＮチャネルの容量セルを配置しなおすようにすることも可能である。

　さらにまたＰチャネルとＮチャネルの両方の容量をもつ容量セルとを用意しておき、ＰチャネルとＮチャネルの両方の容量を配置しておくことにより、偏りを無くし、均一性を確保することができ、イオンの集中を防止し、所望の拡散プロファイルを得ることができる。

　以上説明したように、本発明の半導体装置、半導体装置のパターン生成方法、半導体装置の製造方法および半導体装置の生成装置は、エッチング、イオン注入、拡散、ＣＭＰなど種々の工程を含む半導体装置の自動設計において、適用可能である。

本発明の第１の実施の形態のパターン生成装置を示すブロック図である。 本発明の第１の実施の形態のパターン生成方法を示すフローチャートである。 本発明の第１の実施の形態のパターン生成方法を示すフローチャートである。 本発明の第１の実施の形態のパターン生成方法を示すフローチャートである。 本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第３の実施の形態を示す図である。 本発明の第４の実施の形態を示す図である。 本発明の第５の実施の形態を示す図である。 本発明の第６の実施の形態を示す図である。 本発明の第２の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第２の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第２の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第２の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第２の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第２の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第２の実施の形態のパターン生成プロセスを示す説明図である。 本発明の第２の実施の形態のパターン生成プロセスを示す説明図である。

符号の説明

ＶＤＤ　電源配線ＶＤＤ
ＶＳＳ　グランド配線
Ｔ　トランジスタ配置領域
Ｖ　空き領域
２０１Ｄ，２０２Ｄ，２０３Ｄ　ダミードットパターン
１Ｓ　拡散領域
２　ゲート酸化膜
３　ゲート電極
４、６，８　第１層セル
５、７，９　第２層セル
１０　層間絶縁膜
１１０１ レイアウトパターン形成手段
１１０２ 層毎の空き領域検出手段
１１０３ デザインルール
１１０４ 最適面積率抽出手段
１１０５ ダミーパターン配置手段
１１０６　　容量配置手段

Claims (16)

1. 半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成工程と、前記レイアウトパターンの面積率を抽出する工程と、
   前記レイアウトパターンを構成する層のデザインルールにもとづいて得られる当該層のパターンの最適面積率を考慮して、当該層の面積率が最適面積率となるように、前記レイアウトパターンにダミーパターンを付加配置するダミーパターン付加工程とを含むことを特徴とする半導体装置用パターン生成方法。
2. 前記レイアウトパターン形成工程で形成されたレイアウトパターンを所望の大きさの小領域に分割する工程と、分割された前記小領域毎にマスクパターンの面積率を抽出する工程と、前記レイアウトパターンに対応するマスクパターンの最適面積率に符合するように、ダミーパターンを付加配置するダミーパターン付加工程とを含み、前記小領域毎に面積率を揃えるようにしたことを特徴とする請求項１に記載の半導体装置用パターン生成方法。
3. さらに面積率の異なるダミーパターンセルを複数種用意する工程を含み、前記ダミーパターン付加工程は、当該小領域の面積率に応じて前記ダミーパターンセルから所望のダミーパターンセルを選択する工程を含むことを特徴とする請求項２に記載の半導体装置用パターンの生成方法。
4. ダミーパターン形成後の面積率を算出し、あらかじめ決められた条件の範囲内であるか否かを判定して、前記条件の範囲内に入っていない場合に、前記ダミーパターンのうちいくつかを取替え、最適のダミーパターンセルを選択する工程とを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置用パターン生成方法。
5. 前記レイアウトパターンの形成工程は、配線層形成のためのマスクパターンの形成工程を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置用パターン生成方法。
6. 前記レイアウトパターンの形成工程は、拡散層形成のためのマスクパターンの形成工程を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置用パターン生成方法。
7. 前記レイアウトパターンの形成工程は、ゲート電極形成のためのマスクパターンの形成工程を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置用パターン生成方法。
8. 前記レイアウトパターンの形成工程は、ウェル形成のためのマスクパターンの形成工程を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置用パターン生成方法。
9. 前記ダミーパターンがMOS容量セルを構成するように、垂直方向のレイアウトを調整する工程を含むことを特徴とする請求項１に記載の半導体装置用パターン生成方法。
10. 前記MOS容量セルは、前記ダミーパターンの集合からなるダミーパターンセルによって電源配線及びグランド配線に電気的に接続されていることを特徴とする請求項９に記載の半導体装置用パターン生成方法。
11. 前記ダミーパターンセルが交差パターンを有し、交差パターンの上層または下層のダミーパターンセルが相互に、前記交差パターンの交差領域に相当する領域に島状の孤立パターンをもつように構成されたことを特徴とする請求項１０に記載の半導体装置用パターン生成方法。
12. 前記ダミーパターンセルは、十字状パターンと前記十字状パターンで分割された４つの領域にそれぞれ孤立の島状パターンを有する第１層セルと、前記第１層セルと連続する上層または下層に位置し、４個の前記島状パターンに相当する４点で交差するように配置されたシャープ符号状パターンからなる第２層セルとで構成されており、第１層および第２層のそれぞれが電源線および接地線を構成していることを特徴とする請求項１１に記載の半導体装置用パターン生成方法。
13. 半導体チップのレイアウトデータからレイアウトパターンを形成するレイアウトパターン形成手段と、　このレイアウトパターンの少なくとも1つの層に対し、前記レイアウトパターンに基づいて空き領域検出を行う空き領域検出手段と、　デザインルールに基づく当該層のパターン形成のための最適面積率を抽出する最適面積率抽出手段と、　前記空き領域検出手段から前記層の面積率を算出し、前記最適面積率となるよう、ダミーパターンを配置するダミーパターン配置手段とを具備したことを特徴とする半導体装置用パターン生成装置。
14. 請求項１乃至１２のいずれかに記載の方法または請求項１３に記載の装置を用いて生成された半導体装置用パターンに基づいて、各工程のマスクパターンを形成する工程と、　前記マスクパターンを用いて各プロセスを実行し半導体装置を形成する工程とを含むことを特徴とする半導体装置の製造方法。
15. 請求項１乃至１２のいずれかに記載の方法または請求項１３に記載の装置を用いて生成された半導体装置用パターンを備えた半導体装置。
16. 前記半導体装置用パターンは、同一サイズであって電気的接続をなさないダミーパターンの集合体を備え、各層のダミーパターンの少なくともひとつが当該層の上層または下層のダミーパターンと垂直方向で一致する領域を含むことを特徴とする請求項１５の記載の半導体装置。

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