JP2003142584A - 半導体集積回路装置の設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 設計寸法のさらなる微細化に確実に対応でき
るようにする。 【解決手段】 工程ＳＴ０３において、各配置領域に対
して、第１のレイアウトデータの製造後の仕上がり時の
期待寸法が規準値の許容誤差範囲に収まる場合には、許
容内領域として第１のＯＰＣマスクデータを露光用のマ
スクデータとして確定する。次に、工程ＳＴ０４におい
て、複数の配置領域のうち、第１のＯＰＣマスクデータ
が基準値の許容誤差範囲に収まらない配置領域、すなわ
ち許容外領域の有無を判定する。次に、許容外領域が存
在する場合には、工程ＳＴ０５において、許容外領域に
対して、第１のレイアウトデザインルールと異なる第２
のレイアウトデザインルールに基づいた第２の期待値を
持つ第２のレイアウトデータを作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、さらなる微細化に
対応可能な半導体集積回路装置の設計方法に関する。

【０００２】

【従来の技術】図２７に示すように、従来の半導体集積
回路装置の設計方法は、半導体チップ上で一律のデザイ
ンルールによりレイアウトデータを作成している。レイ
アウトデータは、該レイアウトデータの期待値と加工後
の仕上がり時における物理寸法との差が、期待値に許容
される誤差範囲に収まるように一律に決定される。

【０００３】すなわち、チップ上に、第１の規準の許容
誤差に収まる第１のＯＰＣ（光学的近接補正）データを
作成することができない領域がある場合には、その領域
に限らず、すべての配置領域に対して、第２のレイアウ
トデザインルールに基づいた第２の期待値を持つ第２の
レイアウトデータとして一律に設計し直している。ここ
では、第２のレイアウトデータの第２の期待値と加工後
の仕上がり時における期待寸法との差が、第１の規準の
誤差範囲に収まるように、第２のレイアウトデータを補
正した第２のＯＰＣデータを作成している。

【０００４】

【発明が解決しようとする課題】しかしながら、設計寸
法が年々微細化し、１つのチップに１つのレイアウトデ
ザインルールを適用して行なうチップ設計には、以下に
示すような問題が生じる。

【０００５】すなわち、２００１年に０．１３μｍであ
るレイアウトデザインルールが２００５年には０．１０
μｍとなる予定である。この０．１０μｍのレイアウト
デザインルールにより設計を行なおうとすると、製造時
におけるプロセスの加工精度は、数十ｎｍレベルの精度
が必要となる。

【０００６】この場合に、ウエハの主面の領域（部位）
に依存したプロセスの加工精度のばらつき、１つのチッ
プ上での領域（部位）及びレイアウトの疎密の関係等を
すべて考慮して、その場合の加工精度のばらつきを数十
ｎｍに制御することは大きな困難となることが予想され
る。

【０００７】加工精度のばらつきをも考慮したレイアウ
トデザインルールを適用すると、設計マージンが劇的に
減少するため、歩留まりが大きく低下する。従って、微
細化を図ることにより、チップの製造コストが急激に上
昇することになる。

【０００８】本発明は、前記のように予測される問題に
鑑み、設計寸法のさらなる微細化に確実に対応できるよ
うにすることを目的とする。

【０００９】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体集積回路装置の設計方法を、設計
パターンの複数の配置領域のうち、設計パターンの仕上
がり寸法がレイアウトデータの期待値の許容誤差を満た
さない許容外領域がある場合に、許容外領域に対して
は、許容内領域と異なるレイアウトデザインルールを作
成するか、又は許容内領域と異なる許容誤差の基準値を
設ける構成とする。

【００１０】具体的に、本発明に係る第１の半導体集積
回路装置の設計方法は、設計パターンを配置する複数の
配置領域に対して、第１のレイアウトデザインルールに
基づいて第１の期待値を持つ第１のレイアウトデータを
それぞれ作成する第１の工程と、第１の期待値と、第１
のレイアウトデータにおける製造後の仕上がり時の期待
寸法との差が規準値に許容される誤差範囲に収まる場合
には、第１のレイアウトデータを補正して第１のＯＰＣ
データを作成する第２の工程と、複数の配置領域のう
ち、誤差範囲に収まる第１のＯＰＣデータを作成するこ
とができない許容外領域が存在する場合に、許容外領域
に対して、第２のレイアウトデザインルールに基づいて
第２の期待値を持つ第２のレイアウトデータを作成する
第３の工程と、第２のレイアウトデータにおける製造後
の仕上がり時の期待寸法が基準値に許容される誤差範囲
に収まるように、第２のレイアウトデータを補正して第
２のＯＰＣデータを作成する第４の工程と、第１のＯＰ
Ｃデータと第２のＯＰＣデータとを用いてマスクデータ
を作成する第５の工程とを備えている。

【００１１】第１の半導体集積回路装置の設計方法によ
ると、複数の配置領域のうち、誤差範囲に収まる第１の
ＯＰＣデータを作成することができない許容外領域が存
在する場合に、該許容外領域に対して、第２のレイアウ
トデザインルールに基づいて第２の期待値を持つ第２の
レイアウトデータを作成する。さらに、第２のレイアウ
トデータにおける製造後の仕上がり時の期待寸法が基準
値に許容される誤差範囲に収まるように、第２のレイア
ウトデータを補正して第２のＯＰＣデータを作成する。
このように、複数の配置領域のすべてに一律にレイアウ
トデザインルールを適用するのではなく、第１のレイア
ウトデザインルールにおける基準値の許容誤差を満たさ
ない領域（許容外領域）に対しては第１のレイアウトデ
ザインルールと異なる第２のデザインルールを適用す
る。従って、加工精度のばらつきをも考慮したレイアウ
トデザインルールを、複数の配置領域のすべてに一律に
適用することがないため、各配置領域に対して設計マー
ジンを設けることができるので、集積回路装置の微細化
を確実に達成することができる。

【００１２】第１の半導体集積回路装置の設計方法は、
複数の配置領域が１つの半導体基板に設けられることを
前提とし、第１の工程よりも前に、半導体基板上におけ
る設計パターンの幾何学的条件に依存して、各配置領域
におけるレイアウトデザインルールを複数に分類する工
程をさらに備え、第１の工程が複数のレイアウトデザイ
ンルールのうちの１つから第１のレイアウトデザインル
ールを選択する工程を含み、第３の工程が複数のレイア
ウトデザインルールのうちの１つから第２のレイアウト
デザインルールを選択する工程を含むことが好ましい。

【００１３】また、第１の半導体集積回路装置の設計方
法は、複数の配置領域が半導体からなる１つの基体に設
けられることを前提とし、第１の工程よりも前に、基体
の外形状に依存して、各配置領域におけるレイアウトデ
ザインルールを複数に分類する工程をさらに備え、第１
の工程が複数のレイアウトデザインルールのうちの１つ
から第１のレイアウトデザインルールを選択する工程を
含み、第３の工程が複数のレイアウトデザインルールの
うちの１つから第２のレイアウトデザインルールを選択
する工程を含むことが好ましい。

【００１４】また、第１の半導体集積回路装置の設計方
法は、第１の工程よりも前に、要求される電気的仕様と
それを実現する設計手法とに依存して生じる仕上がり寸
法の差に応じて、各配置領域におけるレイアウトデザイ
ンルールを複数に分類する工程をさらに備え、第１の工
程が複数のレイアウトデザインルールのうちの１つから
第１のレイアウトデザインルールを選択する工程を含
み、第３の工程が複数のレイアウトデザインルールのう
ちの１つから第２のレイアウトデザインルールを選択す
る工程を含むことが好ましい。

【００１５】また、第１の半導体集積回路装置の設計方
法は、第１の工程よりも前に、その使用形態によって異
なる要求仕様に応じて、各配置領域におけるレイアウト
デザインルールを複数に分類する工程をさらに備え、第
１の工程が複数のレイアウトデザインルールのうちの１
つから第１のレイアウトデザインルールを選択する工程
を含み、第３の工程が複数のレイアウトデザインルール
のうちの１つから第２のレイアウトデザインルールを選
択する工程を含むことが好ましい。

【００１６】本発明に係る第２の半導体集積回路装置の
設計方法は、設計パターンを配置する複数の配置領域に
対して、第１のレイアウトデザインルールに基づいて第
１の期待値を持つ第１のレイアウトデータをそれぞれ作
成する第１の工程と、第１の期待値と、第１のレイアウ
トデータにおける製造後の仕上がり時の期待寸法との差
が第１の規準値に許容される誤差範囲に収まる場合に、
第１のレイアウトデータを補正して第１のＯＰＣデータ
を作成する第２の工程と、複数の配置領域のうち、誤差
範囲に収まる第１のＯＰＣデータを作成することができ
ない許容外領域が存在する場合に、許容外領域における
第１のレイアウトデータに対して、第２の規準値の誤差
範囲に収まるように補正して第２のＯＰＣデータを作成
する第３の工程と、第１のＯＰＣデータと第２のＯＰＣ
データとを用いてマスクデータを作成する第４の工程と
を備えている。

【００１７】第２の半導体集積回路装置の設計方法によ
ると、複数の配置領域のうち、誤差範囲に収まる第１の
ＯＰＣデータを作成することができない許容外領域が存
在する場合に、該許容外領域における第１のレイアウト
データに対して、第２の規準値の誤差範囲に収まるよう
に補正して第２のＯＰＣデータを作成する。このよう
に、複数の配置領域のすべてに一律にレイアウトデザイ
ンルールを適用するのではなく、第１のレイアウトデザ
インルールにおける基準値の許容誤差を満たさない領域
（許容外領域）に対しては第１の基準値と異なる第２の
基準値を適用する。従って、加工精度のばらつきをも考
慮したレイアウトデザインルールを、複数の配置領域の
すべてに一律に適用することがないため、各配置領域に
対して設計マージンを設けることができるので、集積回
路装置の微細化を確実に達成することができる。

【００１８】第２の半導体集積回路装置の設計方法は、
複数の配置領域が１つの半導体基板上に設けられること
を前提とし、第１の工程よりも前に、半導体基板におけ
る設計パターンの幾何学的条件に依存して、各配置領域
における基準値を複数に分類する工程をさらに備え、第
１の工程が複数の基準値のうちの１つから第１の基準値
を選択する工程を含み、第３の工程が複数の基準値のう
ちの１つから第２の基準値を選択する工程を含むことが
好ましい。

【００１９】また、第２の半導体集積回路装置の設計方
法は、複数の配置領域が半導体からなる１つの基体に設
けられることを前提とし、第１の工程よりも前に、基体
の外形状に依存して、各配置領域における基準値を複数
に分類する工程をさらに備え、第１の工程が複数の基準
値のうちの１つから第１の基準値を選択する工程を含
み、第３の工程が複数の基準値のうちの１つから第２の
基準値を選択する工程を含むことが好ましい。

【００２０】また、第２の半導体集積回路装置の設計方
法は、第１の工程よりも前に、要求される電気的仕様と
それを実現する設計手法とに依存して生じる仕上がり寸
法の差に応じて、各配置領域における基準値を複数に分
類する工程をさらに備え、第１の工程が複数の基準値の
うちの１つから第１の基準値を選択する工程を含み、第
３の工程が複数の基準値のうちの１つから第２の基準値
を選択する工程を含むことが好ましい。

【００２１】また、第２の半導体集積回路装置の設計方
法は、第１の工程よりも前に、その使用形態によって異
なる要求仕様に応じて、各配置領域における基準値を複
数に分類する工程をさらに備え、第１の工程が複数の基
準値のうちの１つから第１の基準値を選択する工程を含
み、第３の工程が複数の基準値のうちの１つから第２の
基準値を選択する工程を含むことが好ましい。

【００２２】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００２３】図１は本発明に係る半導体集積回路装置の
設計方法のフローを示している。

【００２４】まず、図１に示すように、第１のレイアウ
トデータ作成工程ＳＴ０１において、１つの半導体基板
（チップ）上に設けられ、素子パターン及び配線パター
ンからなる設計パターンを配置する複数の配置（レイア
ウト）領域を対象として、第１のレイアウトデザインル
ールに基づいた第１の期待値を持つ第１のレイアウトデ
ータをそれぞれ作成する。なお、１つの配置領域は複数
の機能ブロック間には跨らない。

【００２５】次に、第１のＯＰＣマスクデータ作成工程
ＳＴ０２において、第１のレイアウトデータの第１の期
待値と製造後の仕上がり時の期待寸法との差が規準値の
許容誤差範囲に収まるように、第１のレイアウトデータ
を光学補正して、ＥＢ（電子線ビーム露光）データから
なる第１のＯＰＣマスクデータを作成する。

【００２６】次に、第１のＯＰＣマスクデータ確定工程
ＳＴ０３において、各配置領域に対して、第１のレイア
ウトデータの製造後の仕上がり時の期待寸法が規準値の
許容誤差範囲に収まる場合には、許容内領域として第１
のＯＰＣマスクデータを露光用のマスクデータとして確
定する。但し、この場合、複数の配置領域のすべてにわ
たって、第１のレイアウトデザインルールの第１の期待
値と仕上がり時の期待寸法との差が規準値の許容誤差範
囲に収まるとは必ずしも限らない。

【００２７】そこで、許容外領域判定工程ＳＴ０４にお
いて、複数の配置領域のうち、第１のＯＰＣマスクデー
タが基準値の許容誤差範囲に収まらない配置領域、すな
わち許容外領域の有無を判定する。

【００２８】次に、許容外領域が存在する場合には、第
２のレイアウトデータ作成工程ＳＴ０５において、許容
外領域に対して、第１のレイアウトデザインルールと異
なる第２のレイアウトデザインルールに基づいた第２の
期待値を持つ第２のレイアウトデータを作成する。

【００２９】次に、第２のＯＰＣマスクデータ作成工程
ＳＴ０６において、第２のレイアウトデータの製造後の
仕上がり時の期待寸法が規準値の許容誤差範囲に収まる
ように、第２のレイアウトデータを光学補正して、ＥＢ
データからなる第２のＯＰＣマスクデータを作成する。

【００３０】次に、第２のＯＰＣマスクデータ確定工程
ＳＴ０７において、許容外領域に対して、第２のレイア
ウトデータの製造後の仕上がり時の期待寸法が規準値の
許容誤差範囲に収まる場合には、許容内領域として第２
のＯＰＣマスクデータを露光用のマスクデータとして確
定する。

【００３１】この後は、共に確定された第１のＯＰＣマ
スクデータ及び第２のＯＰＣマスクデータを用いてマス
クデータを作成する。

【００３２】なお、第２のＯＰＣマスクデータ作成工程
ＳＴ０６において、許容外領域に対して作成された第２
のＯＰＣマスクデータと製造後の仕上がり時の期待寸法
との差が規準値の許容誤差範囲に収まらない場合には、
第３レイアウトデザインルールを用いて、第３のＯＰＣ
マスクデータを作成するというように、さらに、繰り返
して操作を行なってもよい。

【００３３】ところで、前述した従来の半導体集積回路
装置の設計方法によって、さらなる微細化を図るには、
もはや以下の２つの選択肢しか残されていない。

【００３４】１）微細加工のばらつきを考慮した設計マ
ージン量を一律に減らす。その結果、歩留まりは極端に
低下するものの、ある確率で所望の性能を満足するよう
な半導体集積回路装置を実現することができる。

【００３５】２）微細加工のばらつきを考慮した設計マ
ージンを維持する。その結果、歩留まりは極端には低下
しないものの、所望の性能を満足することはできず、半
導体集積回路装置の性能及び微細化の進歩が急激に鈍化
する。

【００３６】そこで、前述したように、第１の実施形態
においては、第１のＯＰＣマスクデータ作成工程ＳＴ０
２において、図２に示すような、１つの半導体基板（チ
ップ）上の領域（部位）、又は設計パターンの幾何学的
特徴の依存性に基づいて光学シミュレーションを行なう
ことにより、微細加工後の期待寸法がレイアウトパター
ンと所定の許容誤差範囲に入るように第１のＯＰＣマス
クデータを作成する。

【００３７】続いて、許容外領域判定工程ＳＴ０４にお
いて、許容誤差範囲に入らない許容外領域が存在する場
合には、次の第２のレイアウトデータ作成工程ＳＴ０５
において、許容外領域に対してのみ、図３に示すような
物理寸法自体を変更して、許容誤差範囲に収まる第２の
ＯＰＣマスクデータを作成する。

【００３８】従来は、第１のＯＰＣマスクデータが複数
の配置領域のうちの１つでも許容誤差範囲に入らない場
合には、第１のＯＰＣマスクデータをすべて第２のＯＰ
Ｃマスクデータに代えていたが、第１の実施形態におい
ては、第１のＯＰＣマスクデータの許容外領域に対して
のみ、許容誤差範囲に収まるように第２のＯＰＣマスク
データを作成するため、例えば、第１のＯＰＣマスクデ
ータを用いる配置領域においては微細化を確実に達成す
ることができる。

【００３９】図２に示すように、第１の実施形態におい
ては、設計パターン及び半導体部材（基体）の幾何学的
特徴を５つのカテゴリに分類している。

【００４０】第１は、設計パターンの基板上における、
ゲートパターンのような平面方形の長辺方向若しくは短
辺方向、又はチップ上の配置位置（領域）である。第２
は、配線パターン、ゲートパターン及びコンタクトパタ
ーンのレイアウト密度である。第３は、記憶素子の１ビ
ットを構成するセル（ビットセル）を構成するゲートパ
ターンのレイアウトである。第４は、ダミーゲートパタ
ーンのように、設計パターンのダミーパターンである。
第５は、設計パターンが転写される半導体部材の外形形
状である。

【００４１】また、図３に示すように、レイアウトデザ
インルール値は、適用物理寸法を５つのカテゴリに分類
し、第１の実施形態においては、そのうちの第１、第３
及び第４の３つを説明する。

【００４２】適用物理寸法の第１は、レイアウト設計工
程における相対デザインルールサイズである。この相対
デザインルールサイズは、口径比の逆数を表わすＦ値の
２乗に比例する設計パターンの集合である。例えば、回
路素子は、該回路素子を形成する部位の長さ、部位の
幅、部位同士のスペース（間隔）、部位同士のオーバラ
ップ（重なり部分）及び部位の突き出し部の形状であ
る。また、配線は、該配線の幅又は配線同士のスペース
（間隔）である。

【００４３】さらに、部位の長さ又は幅は、例えば回路
素子を電界効果トランジスタ（ＦＥＴ）とすると、ゲー
ト長、ゲート幅及び活性化領域（ｎ⁺ ＯＤ、ｐ⁺ ＯＤ）
の幅に分類できる。ここで、活性化領域（ＯＤ：Oxide
Definition）の幅とは、ＦＥＴの場合にはソース・ドレ
イン領域におけるゲート幅方向の幅をいう。

【００４４】部位同士のスペースは、ゲート同士の間
隔、ゲートとコンタクトとの間隔、配線とコンタクトと
の間隔、ｎ型ウエル（ＮＷ）とｎ型活性化領域との間
隔、及びｐ型ウエル（ＰＷ）とｐ型活性化領域との間隔
に分類できる。

【００４５】突き出しは、例えばゲートにおける突き出
し部の寸法である。

【００４６】ここで、デザインルール値は、必ずしもマ
スクの寸法ではなく、プロセス加工後に実際に仕上がる
寸法（期待値）をいう。

【００４７】第３は、設計パターン、例えばビットセル
とすると、レイアウト設計工程において該ビットセルを
レイアウトする際に許される面積、すなわちビットセル
の面積である。

【００４８】第４は、設計パターンの基板上における面
積である。例えば、素子形成層に含まれる回路素子と配
線層に含まれる配線とを電気的に接続するコンタクトを
例に採ると、コンタクトのレイアウト面積又は該レイア
ウト面積を専有するコンタクトの個数である。また、Ｎ
型ウエルとＰ型ウエルとの面積であり、ＦＥＴのゲート
の面積である。

【００４９】（第１の実施形態の第１実施例）以下、第
１の幾何学的特徴である方向のうち、方形の短辺方向
（ゲート長）を物理寸法の第１のカテゴリである相対デ
ザインルール及び第３のカテゴリであるビットセル面積
に適用する場合を説明する。

【００５０】図４（ａ）は本発明の第１の実施形態の第
１実施例に係るチップ状の半導体集積回路装置と該チッ
プ上に形成されるＳＲＡＭブロックとの模式的な平面構
成を示し、図４（ｂ）はＳＲＡＭブロックに対する適用
物理寸法及び適用条件を表わしている。

【００５１】図４（ａ）に示すように、例えばシリコン
からなるチップ１０の主面上には、５１２ｋｂｉｔの容
量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉ
ｔの容量を持つ第２のＳＲＡＭブロック１２と、１６ｋ
ｂｉｔの容量を持つ第３のＳＲＡＭブロック１３とが集
積化されて形成されている。

【００５２】第１のＳＲＡＭブロック１１を構成する１
ビット当たりのセル（ビットセル）の面積(S#bitcell）
を２．４μｍ² とし、第２のＳＲＡＭブロック１２及び
第３のＳＲＡＭブロック１３を構成する１ビット当たり
のセルの面積をそれぞれ３．５μｍ² としている。

【００５３】また、図４（ｂ）に示すように、第１のＳ
ＲＡＭブロック１１は、ビットセルを構成する複数のト
ランジスタの各ゲートが延びる方向（ゲート幅方向）が
特定の方向に設定されており、設定された方向におい
て、リソグラフィ条件が最適化されている。

【００５４】以下、チップ１０における特定の方向につ
いて図面を参照しながら詳細に説明する。

【００５５】図５は複数のチップ１０がウエハ１に形成
されている様子を模式的に表わしている。図５に示すよ
うに、第１のＳＲＡＭブロック１１に含まれるビットセ
ル１１ａは、６つのトランジスタＭＮ０、ＭＮ１、ＭＮ
２、ＭＮ３、ＭＰ０、ＭＰ１を有している。

【００５６】公知のように、第１のＮ型ドライブトラン
ジスタＭＮ０と第１のＰ型ロードトランジスタＭＰ０と
は第１のＣＭＯＳインバータを構成し、第２のＮ型ドラ
イブトランジスタＭＮ１と第２のＰ型ロードトランジス
タＭＰ１とは第２のＣＭＯＳインバータを構成する。こ
れら第１及び第２のインバータにおける互いの入力ノー
ドと互いの出力ノードとは、いわゆるクロスカップル接
続されている。

【００５７】さらに、第１のＣＭＯＳインバータの出力
ノードには第１のアクセストランジスタＭＮ２が接続さ
れ、第２のＣＭＯＳインバータの出力ノードには第２の
アクセストランジスタＭＮ３が接続されている。

【００５８】第１のＮ型ドライブトランジスタＭＮ０と
第１のＰ型ロードトランジスタＭＰ０とは、第１のゲー
ト２１を共有しており、第２のＮ型ドライブトランジス
タＭＮ１と第２のＰ型ロードトランジスタＭＰ１とは、
第２のゲート２２を共有している。

【００５９】第１のＮ型ドライブトランジスタＭＮ０及
び第１のＰ型ロードトランジスタＭＰ０とそれぞれドレ
インを共有する第１のアクセストランジスタＭＮ２にお
ける第３のゲート２３は、第１のゲート２１及び第２の
ゲート２２と平行に設けられている。

【００６０】同様に、第２のＮ型ドライブトランジスタ
ＭＮ１及び第２のＰ型ロードトランジスタＭＰ１とそれ
ぞれドレインを共有する第２のアクセストランジスタＭ
Ｎ３の第４のゲート２４は、第１のゲート２１及び第２
のゲート２２と平行に設けられている。

【００６１】このように、６つのトランジスタＭＮ０、
ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ０、ＭＰ１の各ゲート２
１〜２４は、そのゲート幅方向が、例えばウエハ１のオ
リエンテーションフラット（ＯＦ）と平行な方向である
Ｘ軸方向と一致している。

【００６２】一方、図５に示すように、第２のＳＲＡＭ
ブロック１２に含まれるビットセル１２ａは、ビットセ
ル１１ａと同様の構成を有している。ここでは、同一の
部材には同一の符号を付している。ビットセル１２ａを
構成する第１〜第４のゲート２１〜２４はそのゲート幅
方向がすべてＹ軸方向を指しており、すなわち、ビット
セル１１ａの各ゲート２１〜２４とゲート幅方向が直交
している。

【００６３】ここでは、例えばビットセル１１ａは第１
のＯＰＣマスクデータにより転写され、ビットセル１２
ａは第２のＯＰＣマスクデータにより転写されたとす
る。

【００６４】これにより、Ｙ軸方向に延びるゲートを有
する第２のＳＲＡＭブロック１２と比べて、ゲートに関
する寸法、例えば、ゲート長、ゲート同士の間隔及びゲ
ートとコンタクトとの間隔等の寸法を小さくすることが
できる。その結果、第１のＳＲＡＭブロック１１のビッ
トセルの面積を２．４μｍ² と、第２のＳＲＡＭブロッ
ク１２の面積の３．５μｍ² よりも小さくすることがで
きる。

【００６５】一方、第２のＳＲＡＭブロック１２は、設
計パターンにおける部位の長手方向がＹ軸方向と一致す
るため、ゲート長及びゲートとコンタクトとの間隔等の
寸法を大きくしなければならない。このため、第２のＳ
ＲＡＭブロック１２のビットセルの面積は３．５μｍ²
と、第１のＳＲＡＭブロック１１の場合よりも大きくな
る。

【００６６】一般に、例えば、第１のＳＲＡＭブロック
１１及び第２のＳＲＡＭブロック１２における各ゲート
２１〜２４のゲート長を決定するパターニングを行なう
際に、全方向にわたって、すなわちＸ軸方向又はＹ軸方
向と方向を特定せずに、リソグラフィ工程及びエッチン
グ工程における加工のばらつきを抑制することは難し
い。

【００６７】そこで、第１の実施形態においては、複数
の機能ブロックの少なくとも１つに対して、ゲートが延
びる方向（ゲート幅方向）をＸ軸方向に特定し、この特
定した方向に対して優先してリソグラフィ条件の最適化
を行なうことにより、要求された加工精度を確保するこ
とができるため、ビットセル１１ａに対する所望のアク
セスタイム又は所望の低リーク電流等を達成することが
可能となる。

【００６８】この場合、特定の方向から外れる他の方
向、例えばＹ軸方向に対しては、リソグラフィ条件等の
最適化がなされていないため、加工精度、すなわち設計
パターンの最小寸法値に犠牲を払わなければならない。
しかしながら、ゲート幅方向が、犠牲を払わなければな
らない方向、ここではＹ軸方向にのみレイアウトされる
ビットセル１２ａに対しては、ビットセル１２ａの面積
の縮小化を犠牲にしてでも、回路素子が設計通りに加工
できるように、ゲート長を大きくし、ゲートとコンタク
トとの間隔等の寸法を大きく設定している。

【００６９】すなわち、図４（ａ）に示すように、メモ
リ容量が大きく且つチップ１０に占めるブロック面積が
相対的に大きい第１のＳＲＡＭブロック１１と、メモリ
容量が小さく且つチップ１０に占めるブロックの面積が
第１のＳＲＡＭブロック１１よりも小さい第２のＳＲＡ
Ｍブロック１２とにおいては、メモリ容量が大きい第１
のＳＲＡＭブロック１１のゲート幅方向を優先してリソ
グラフィ条件及びエッチング条件の最適化を行なうこと
により、ビットセルの面積を小さくする最小寸法値を適
用する。一方、プロセス条件で犠牲となる第２のＳＲＡ
Ｍブロック１２に対しては、第１のＳＲＡＭブロック１
１における最小寸法値よりも大きい最小寸法値を適用す
る。

【００７０】従って、第１の実施形態によると、例え
ば、大容量でビットセルの面積をより小さくしたい第１
のＳＲＡＭブロック１１に対しては、レイアウトを特定
の方向に限定し、この限定を受けられず且つメモリ容量
が小さい第２のＳＲＡＭブロック１２に対しては、相対
的に大きいビットセル面積を適用する。これにより、第
１及び第２のＳＲＡＭブロック１１、１２のいずれの面
積も縮小されるため、結果的に、チップ１０の面積を小
さくすることができる。

【００７１】なお、第１の実施形態においては、半導体
集積回路装置に形成されるＳＲＡＭブロックについて説
明したが、機能ブロックはＳＲＡＭブロックに限られな
い。

【００７２】（第１の実施形態の第２実施例）以下、第
２の幾何学的特徴であるレイアウト密度を、適用物理寸
法の第４のカテゴリであるコンタクトの面積及び個数取
りを例として説明する。

【００７３】ここでは、第２の幾何学的特徴のうちのレ
イアウト密度によって、「コンタクトの面積又は個数」
に対する適用物理寸法を決定するためのレイアウトデザ
インルールを選定する。

【００７４】図６（ａ）及び図６（ｂ）は本発明の第１
の実施形態の第２実施例に係る半導体集積回路装置に形
成されるＳＲＡＭブロックに含まれるビットセルの変形
例であって、（ａ）は所定のコンタクト形成領域に２個
のコンタクトを設けたビットセルの平面構成を示し、
（ｂ）は所定のコンタクト形成領域に１個のコンタクト
を設けたビットセルの平面構成を示している。図６
（ａ）及び図６（ｂ）において、図５に示す構成要素と
同一の構成要素には同一の符号を付している。

【００７５】図６（ａ）及び図６（ｂ）に示すように、
第１のビットセル７０Ａ及び第２のビットセル７０Ｂ
は、それぞれ、第１のアクセストランジスタＭＮ２と第
２のアクセストランジスタＭＮ３とが第３のゲート２３
を共有している。

【００７６】次に、第１のビットセル７０Ａ及び第２の
ビットセル７０Ｂの主要なコンタクトの個数取りを説明
する。

【００７７】図６（ａ）に示すように、第１のビットセ
ル７０Ａにおいては、例えば、Ｐ型トランジスタのみに
着目すると、第１のＰ型ロードトランジスタＭＰ０及び
第２のＰ型ロードトランジスタＭＰ１の共有ソースに設
けられたＰ型ソースコンタクト７１は第１コンタクト７
１ａ及び第２コンタクト７１ｂとから構成されている。
同様に、第１のＰ型ロードトランジスタＭＰ０に設けら
れた第１のＰ型ドレインコンタクト７２は、第１コンタ
クト７２ａ及び第２コンタクト７２ｂとから構成されて
おり、第２のＰ型ロードトランジスタＭＰ１に設けられ
た第２のＰ型ドレインコンタクト７３は、第１コンタク
ト７３ａ及び第２コンタクト７３ｂとから構成されてい
る。

【００７８】一方、図６（ｂ）に示すように、第２のビ
ットセル７０Ｂにおいては、第１のＰ型ロードトランジ
スタＭＰ０及び第２のＰ型ロードトランジスタＭＰ１の
共有ソースに設けられたＰ型ソースコンタクト７１は１
つのコンタクトから構成されている。同様に、第１のＰ
型ロードトランジスタＭＰ０に設けられた第１のＰ型ド
レインコンタクト７２、及び第２のＰ型ロードトランジ
スタＭＰ１に設けられた第２のＰ型ドレインコンタクト
７３はいずれも１つのコンタクトから構成されている。
この関係は、第１のビットセル７０Ａと第２のビットセ
ル７０Ｂとにおける第１のＮ型ドライブトランジスタＭ
Ｎ０及び第２のＮ型ドライブトランジスタＭＮ１におい
ても同様である。

【００７９】なお、図５に示すビットセル１１ａのよう
に、各ゲート２１〜２４のすべてが平行に配置されるビ
ットセルを、便宜上、横長型のレイアウトと呼び、図６
（ａ）及び（ｂ）に示すビットセル７０Ａ、７０Ｂのよ
うに、第３のゲートが第１及び第２のゲート２１、２２
と交差するように配置されるビットセルを、便宜上、縦
長型のレイアウトと呼ぶ。

【００８０】（第１の実施形態の第３実施例）以下、第
１の幾何学的特徴である領域を適用物理寸法の第１のカ
テゴリである相対デザインルール及び第３のカテゴリで
あるビットセル面積を例として説明する。

【００８１】ここでは、第１の幾何学的特徴のうちの領
域によって、「相対デザインルール」及び「ビットセル
面積」に対する適用物理寸法を決定するためのレイアウ
トデザインルールを選定し変更する。

【００８２】図７は本発明の第１の実施形態の第３実施
例に係る半導体ウエハとチップレイアウトの平面構成を
模式的に示している。

【００８３】図７に示すように、ウエハ１の主面を該ウ
エハ１の中心から所定の距離をおいて、第１の領域１ａ
及び第２の領域１ｂに区画する。

【００８４】例えば、ウエハ１の中央部に位置する第１
の領域１ａに形成する第１のチップ１０Ａの面積はＦ値
を１．０として５０ｍｍ² とし、ウエハ１の周縁部に位
置する第２の領域１ｂに形成する第２のチップ１０Ｂの
面積はＦ値を１．２として７０ｍｍ² とする。

【００８５】さらに、第１のチップ１０Ａ上に形成する
メモリ回路のビットセルの面積は、例えば２．４μｍ²
とし、第２のチップ１０Ｂ上に形成するメモリ回路のビ
ットセルの面積は、例えば３．５μｍ² とする。

【００８６】このように、第３実施例は、ウエハのシュ
リンク率を考慮して、該シュリンク率が相対的に小さい
第１の領域１ａにおける第１のチップ１０Ａの面積及び
ビットセルの面積を、シュリンク率が相対的に大きい第
２の領域１ｂにおける第２のチップ１０Ｂの面積及びビ
ットセルの面積よりも小さくして、微細化を達成する。
従って、第３実施例は、マスクデータがウエハ１の中心
からの距離によって異なる。

【００８７】（第１の実施形態の第４実施例）以下、第
１の幾何学的特徴である領域を適用物理寸法の第１のカ
テゴリである相対デザインルールを例として説明する。

【００８８】ここでも、第１の幾何学的特徴のうちの領
域によって、「相対デザインルール」に対する適用物理
寸法を決定するためのレイアウトデザインルールを選定
する。

【００８９】図８は本発明の第１の実施形態の第４実施
例に係る半導体ウエハとチップレイアウトの平面構成を
模式的に示している。

【００９０】図８に示すように、ウエハ１の主面を該ウ
エハ１の中心から所定の距離をおいて、第１の領域１ａ
及び第２の領域１ｂに区画する。

【００９１】例えば、ウエハ１の中央部に位置する第１
の領域１ａに形成する第１のチップ１０Ｃの面積はＦ値
を１．０として１５０ｍｍ² とし、ウエハ１の周縁部に
位置する第２の領域１ｂに形成する第２のチップ１０Ｄ
の面積はＦ値を変えずに１．０のままで３０ｍｍ² とす
る。

【００９２】また、他の例として、ウエハ１の第１の領
域１ａに含まれる第１のチップ１０Ｃに形成するトラン
ジスタのゲート長Ｌｇを０．１５μｍとし、ウエハ１の
第２の領域１ｂに含まれる第２のチップ１０Ｄに形成す
るトランジスタのゲート長Ｌｇを０．１８μｍとする。

【００９３】このように、第４実施例は、チップの面積
が相対的に大きいため、配線長が長くなってタイミング
的なマージンが小さくなる第１のチップ１０Ｃをウエハ
１の中央部に配置する。

【００９４】従って、第４実施例は、レイアウトデザイ
ンルールが同一であっても、マスクデータはウエハ１の
中心からの距離によって異なる。

【００９５】（第１の実施形態の第５実施例）以下、第
５の幾何学的特徴である形状、すなわち設計パターンを
転写する半導体からなる基体の形状を例として説明す
る。

【００９６】ここでは、第５の幾何学的特徴のうちの半
導体からなる基体の形状によって、「相対デザインルー
ル」に対する適用物理寸法を決定するためのレイアウト
デザインルールを選定する。

【００９７】図９（ａ）〜図９（ｃ）は本発明の第１の
実施形態の第５実施例に係る半導体集積回路装置を形成
する半導体からなる基体を示している。また、図９
（ｄ）はリソグラフィ工程における焦点深度の基体表面
の形状依存性を示し、図９（ｅ）はエッチング工程にお
けるエッチング速度の基体表面の形状依存性を示してい
る。

【００９８】図９（ａ）は通常用いられる板（チップ）
状の第１の基体１０１であり、いわゆる半導体基板であ
る。図９（ｂ）は直方体状の第２の基体１０２であり、
図９（ｃ）は円柱状の第３の基体１０３である。

【００９９】図９（ｄ）又は図９（ｅ）に示すように、
リソグラフィにおける焦点深度又はエッチング速度に依
存性を持つ場合には、レイアウトデザインルールだけで
はなく、メモリ回路のビットセル面積を変える必要が生
じるため、マスクデータが、第１の基体１０１の平面、
第２の基体１０２の平側面、第２及び第３の基体１０
２、１０３の各底面及び第３の基体１０３の円柱側面に
おいてそれぞれ異なる。

【０１００】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【０１０１】第２の実施形態は、集積回路装置に要求さ
れる電気的仕様とそれを実現する設計手法とに依存して
生じる仕上がり寸法の差に応じて、各配置領域における
レイアウトデザインルールを分類する。

【０１０２】図１０は設計パターンにおける電気的仕様
の特徴とそれを実現する設計手法との４分類を示してい
る。

【０１０３】第１の電気的仕様は、設計パターンにおけ
る「リーク電流」である。「リーク電流」を抑止し得る
設計手法は、例えば、電源電圧制御、電源遮断制御、閾
値電圧制御（基板電位制御、ソース電位制御）又はゲー
ト・ソース間電位差制御である。

【０１０４】第２の電気的仕様は、「動作速度（クロッ
ク周波数）」である。「動作速度（クロック周波数）」
を決定し得る設計手法は、電源電圧制御による遅延制
御、閾値制御による遅延制御、レイアウト使用配線層数
の差によるＲＣ遅延制御である。

【０１０５】第３の電気的仕様は、「タイミング値（ク
ロック信号に対するセットアップ値及びホールド値）」
である。「タイミング値」を決定し得る設計手法は、レ
イアウト使用配線層数の差によるＲＣ遅延制御、同期設
計／非同期設計の選択、タイミング調整用の遅延回路ト
ランジスタのゲート長、及びクロックドライバからの距
離を調整するレイアウトである。ここで、セットアップ
値とは、クロック信号により決定される基準時刻に対し
て、それ以前にデータ値を確定させておく必要があると
きの時間であり、ホールド値とは、確定したデータ値を
保持する時間である。

【０１０６】第４の電気的仕様は、「メモリ機能」であ
る。「メモリ機能」を決定する設計手法は、冗長機能の
有無である。

【０１０７】（第２の実施形態の第１実施例）第１実施
例は、第１の電気的仕様である「リーク電流」に依存し
て生じる仕上がり寸法の差について説明する。

【０１０８】図１１（ａ）及び図１１（ｂ）は本発明の
第２の実施形態の第１実施例に係る半導体集積回路装置
に形成されるＳＲＡＭブロックであって、図１１（ａ）
は電流電圧制御を行なうＳＲＡＭブロックの回路構成を
示し、図１１（ｂ）はＳＲＡＭブロックに含まれるビッ
トセルの平面構成を示している。

【０１０９】一方、図１２（ａ）及び図１２（ｂ）は図
１１（ａ）に示す半導体集積回路装置に形成される他の
ＳＲＡＭブロックであって、図１２（ａ）は電流電圧制
御を行なわないＳＲＡＭブロックの回路構成を示し、図
１２（ｂ）はＳＲＡＭブロックに含まれるビットセルの
平面構成を示している。ここで、図１１（ｂ）及び図１
２（ｂ）に示すように、ビットセル５０Ａ、５０Ｂは、
例えば、図６（ｂ）に示した第２のビットセル７０Ｂと
同一の構成であり、同一の構成要素には同一の符号を付
している。

【０１１０】ここでは、図３に示す適用物理寸法を「相
対デザインルールサイズ」のうちの「長さ／幅」とす
る。

【０１１１】図１１（ａ）に示すように、ビットセル５
０Ａには、第１及び第２のＰ型ロードトランジスタＭＰ
０、ＭＰ１の共有ソースに電源電圧Ｖｃｃを供給する電
源と電源線５１との間には、電流制御スイッチ５２と抵
抗器５３とが並列に接続されてなるリーク抑止回路５４
が設けられている。

【０１１２】待機時には、電流制御スイッチ５２がオフ
状態とされることによって、電源と電源線５１とが切り
離されるため、リーク電流が抵抗器５３に流れることに
なる。その結果、電圧降下によって、リーク電流に依存
した電圧降下量が変化し、ビットセル５０Ａに印加され
る電圧値が自動的に下がり、その結果、ビットセル５０
Ａにおけるリーク電流が抑止される。

【０１１３】このような電気的仕様により、リーク電流
を抑止できるビットセル５０Ａは、図１１（ｂ）に示す
ように、トランジスタの動作の高速化を図るために、ビ
ットセル５０Ａを構成する各ゲート２１、２２、２３の
ゲート長Ｌｇをそれぞれ小さくするデザインルールを適
用して、ビットセル５０Ａにリーク電流を流れ易くした
としても、リーク抑止回路５４を設けたことにより、待
機時におけるリーク電流の増大を抑止することができ
る。

【０１１４】一方、図１２（ａ）に示すように、リーク
抑止回路５４を設けないＳＲＡＭブロックに対しては、
各ゲート２１、２２、２３のゲート長Ｌｇをそれぞれを
大きくすることにより、ビットセル５０Ｂの面積をビッ
トセル５０Ａの面積よりも大きくなるようなデザインル
ールを適用する。

【０１１５】このように、第１実施例によると、リーク
抑止回路５４を設けたＳＲＡＭブロックにおいては、各
ゲート２１、２２、２３のゲート長Ｌｇを小さくするこ
とができる。このとき、第１のＯＰＣマスクデータによ
る期待値と仕上がり時の期待寸法との間の誤差が許容値
を超えるような場合には、第２のレイアウトデザインル
ールを適用して、第２のＯＰＣマスクデータを生成する
ことにより、ＯＰＣマスクデータの期待値を容易に変更
することができるようになる。

【０１１６】なお、半導体集積回路装置に形成されるＳ
ＲＡＭブロックについて説明したが、ＳＲＡＭブロック
には限られない。

【０１１７】（第２の実施形態の第２実施例）第２実施
例は、第２の電気的仕様である「動作速度（クロック周
波数）」に依存して生じる仕上がり寸法の差について説
明する。

【０１１８】ここでは、一例として、フェーズロックル
ープ(ＰＬＬ)の様に、回路動作の基準となるクロック周
波数とモニタ回路の周波数とが所定の関係となるよう
に、モニタ回路の電源電圧又は基板電圧等をフィードバ
ック制御する構成を説明する。

【０１１９】このモニタ回路は遅延制御回路であって、
電源電圧又は基板電圧を制御することができ、このモニ
タ回路により、微細加工のばらつきによってＳＲＡＭブ
ロックに含まれるトランジスタのゲート長が小さくなり
すぎたり、逆に大きくなりすぎたりして、信号の遅延時
間が変動したとしても、信号伝播時間の遅延量を補正す
ることができる。

【０１２０】このようなモニタ回路を有するＳＲＡＭブ
ロックにおいて、図１１（ｂ）に示すＳＲＡＭブロック
に含まれるビットセル５０Ａのように、各ゲート２１〜
２３のゲート長Ｌｇを小さくして動作の高速化を図る場
合に、短ゲート長化によるリーク電流が発生し易くなっ
たとしても、リーク抑止回路５４を設けていることによ
り、待機時のリーク電流の増大を防止することができ
る。

【０１２１】従って、第２実施例によると、モニタ回路
を備えたＳＲＡＭブロックによって、各トランジスタの
ゲート長を小さくすることにより、高速動作が可能で且
つビットセル面積が小さい論理セルを得ることができ、
その上、動作速度のばらつきを抑えることができる。

【０１２２】一方、モニタ回路を持たないＳＲＡＭブロ
ックにおいては、図１２（ｂ）に示すＳＲＡＭブロック
に含まれるビットセル５０Ｂのように、各トランジスタ
のゲート長を大きくして、ビットセル面積は大きいもの
の、動作速度のばらつきが小さい論理セルを得ることが
できる。

【０１２３】従って、この場合に、第１のＯＰＣマスク
データによる期待値と仕上がり時の期待寸法との間の誤
差が許容値を超える場合には、ビットセル５０Ａに対し
て行なうように、期待値を第１のレイアウトデザインル
ールと異なる第２のレイアウトデザインルールに基づい
て容易に変更することができる。

【０１２４】（第２の実施形態の第３実施例）第３実施
例は、第３の電気的仕様である「タイミング値」のうち
「レイアウト使用配線層数の差」に依存して生じる仕上
がり寸法の差について説明する。

【０１２５】まず、電気的仕様のタイミング値を満たす
設計手法のうちレイアウト使用配線層数の差によるＲＣ
遅延制御について説明する。

【０１２６】１つのチップ上に形成されるＳＲＡＭブロ
ックは、全体の配線層数（通常は４層〜７層）に拘わら
ず、チップがいずれの層数にも対応できるように４層構
造としている。ここで、例えば、配線層数の仕様が５層
〜７層であるチップに、図１１（ａ）に示したようなＳ
ＲＡＭブロックを形成する場合には、ＳＲＡＭブロック
に対して要求される高速化又は小面積化に対応できるよ
うに、元の４層に最大で３層の配線層を追加し、５層〜
７層の配線層として設計することができる。

【０１２７】従って、チップ上で高速化又は小面積化を
要求されるＳＲＡＭブロックは、可能な範囲で多層配線
を用いることにより、１つの配線層の上方に位置する他
の機能ブロック間の配線が、該１つの配線層には含まれ
ないようにする。

【０１２８】ところで、レイアウトの使用配線層数の差
によって、タイミング値の微細加工によるばらつきの影
響が大きくなるか小さくなるかに関しては、より多くの
多層配線を用いた方が、配線の延べの長さ及び配線の密
度を低く抑えることができるため、抵抗及び容量の絶対
値を小さくすることができる。そのため、たとえ、各配
線層の一部に対して一定の割合で微細加工によるばらつ
きが発生したとしても、発生するばらつきの絶対値が小
さいので、該ばらつきによる影響は小さい。

【０１２９】このため、隣接する機能ブロックとの関係
から、多層配線の自由度が大きい場合には、チップの設
計時に可能な範囲で最大数の多層配線を用いて、抵抗及
び容量の絶対値を小さくする。これにより、チップにお
ける微細加工のばらつきが相対的に大きい領域に、機能
ブロックを配置したとしても、タイミング値の絶対量を
小さくすることができる。

【０１３０】一方、隣接する機能ブロック同士の関係か
ら、多層配線の自由度が小さい場合には、チップにおけ
る微細加工ばらつきが比較的に小さい領域に機能ブロッ
クを配置する。

【０１３１】これにより、チップ上における多層配線の
自由度と微細加工のばらつきの大きさとを勘案して、該
ばらつきを考慮したときのタイミング余裕値の大小を抑
制することができる。

【０１３２】この場合に、第１のＯＰＣマスクデータに
よる期待値と仕上がり時の期待寸法との間の誤差が許容
値を超える場合には、期待値を第１のレイアウトデザイ
ンルールと異なる第２のレイアウトデザインルールに基
づいて容易に変更することができる。

【０１３３】（第２の実施形態の第４実施例）第４実施
例は、第３の電気的仕様である「タイミング値（セット
アップ値、ホールド値）」のうち「同期設計／非同期設
計の選択」に依存して生じる仕上がり寸法の差について
説明する。

【０１３４】同期設計においては、クロック信号とデー
タ信号との間、又はクロック信号ととアドレス信号等と
間の相対的なタイミング差であるセットアップ時間又は
ホールド時間に対する余裕値が、微細加工のばらつきに
よって互いの相対的な関係が崩れるか否かが問題とな
る。

【０１３５】これに対して、非同期設計は、セットアッ
プ時間又はホールド時間のような相対的なタイミング値
が存在しないため、基本的には、微細加工のばらつきに
よる影響は受けない。

【０１３６】しかしながら、チップ上に形成するすべて
の機能ブロックを非同期設計とすることは、限られた設
計時間及び設計資源の点から不可能に近い。従って、同
期設計による機能ブロックと非同期設計による機能ブロ
ックとがチップ上で混在することになる。

【０１３７】このとき、チップにおける微細加工のばら
つきが大きい領域には非同期設計による機能ブロックを
配置し、一方、ばらつきが小さい領域には同期設計によ
る機能ブロックを配置することにより、ばらつきを考慮
したときのタイミング余裕値の大小を抑制することがで
き、その結果、歩留まりが高い半導体集積回路装置を実
現することができる。

【０１３８】（第２の実施形態の第５実施例）第５実施
例は、第３の電気的仕様である「タイミング値」のうち
「タイミング調整用の遅延回路トランジスタのゲート
幅」に依存して生じる仕上がり寸法の差について説明す
る。

【０１３９】チップにおける微細加工のばらつきが大き
いため、ゲート幅のばらつきが大きくなる領域に配置せ
ざるを得ない遅延回路においては、回路面積を犠牲にし
てでも、ゲート幅の寸法を大きくして、ばらつきの影響
を小さくする。

【０１４０】しかしながら、遅延回路を、ゲート幅のば
らつきが小さい領域に配置できる場合には、回路面積の
縮小化を優先してゲート幅寸法を小さくすることができ
る。

【０１４１】従って、この場合に、第１のＯＰＣマスク
データによる期待値と仕上がり時の期待寸法との間の誤
差が許容値を超える場合には、期待値を第１のレイアウ
トデザインルールと異なる第２のレイアウトデザインル
ールに基づいて容易に変更することができる。

【０１４２】（第２の実施形態の第６実施例）第６実施
例は、第３の電気的仕様である「タイミング」のうち
「クロックドライバからの距離を調整するレイアウト」
に依存して生じる仕上がり寸法の差について説明する。

【０１４３】クロックドライバは、チップ上に複数個が
配置され、可能な限りクロック信号の供給先に近い位置
に配置される。しかしながら、回路面積とのトレードオ
フにより、より多くのクロックドライバを配置すること
はタイミング設計における設計マージンに対しては有利
であるが、クロックドライバを増やした分だけ面積が大
きくなるという欠点がある。

【０１４４】そこで、第６実施例においては、チップの
中心からの距離と微細加工のばらつきの大きさに依存性
がある場合には、クロックドライバからクロック供給先
までの距離に対してチップの中心からの距離に依存した
分布を持たせることにより、タイミング余裕値の大小を
小さくすることができる。その結果、チップの歩留まり
を大きくすることができる。

【０１４５】従って、この場合に、第１のＯＰＣマスク
データによる期待値と仕上がり時の期待寸法との間の誤
差が許容値を超える場合には、期待値を第１のレイアウ
トデザインルールと異なる第２のレイアウトデザインル
ールに基づいて容易に変更することができる。

【０１４６】（第２の実施形態の第７実施例）第７実施
例は、第４の電気的仕様である「メモリ機能」のうち
「冗長機能の有無」に依存して生じる仕上がり寸法の差
について説明する。

【０１４７】図１３（ａ）に示すように、適用物理寸法
を「ビットセル面積」とし、第４の電気的仕様である
「メモリ機能」を扱う。「メモリ機能」を決定する設計
手法は、冗長機能の有無である。

【０１４８】図１３（ｂ）は本発明の第２の実施形態の
第７実施例に係るチップ状の半導体集積回路装置と該チ
ップ上に形成されるＳＲＡＭブロックとの模式的な平面
構成を示している。図１３（ｂ）に示すように、例えば
シリコンからなるチップ１０の主面上には、５１２ｋｂ
ｉｔの容量を持つ第１のＳＲＡＭブロック１７と、５１
２ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１８と
が集積化されて形成されている。

【０１４９】第１のＳＲＡＭブロック１７は、冗長機能
を有し且つビットセルの面積(S#bitcell）を２．４μｍ
² としている。一方、第２のＳＲＡＭブロック１８は冗
長機能を有しておらず、そのビットセルの面積(S#bitce
ll）は３．５μｍ² である。

【０１５０】このように、ＳＲＡＭブロックは、メモリ
の冗長機能の有無により、各ビットセルの面積が変えら
れている。

【０１５１】図１４（ａ）は冗長機能を有するＳＲＡＭ
ブロックのブロック構成を示し、図１４（ｂ）は冗長機
能を有さないＳＲＡＭブロックのブロック構成を示して
いる。図１４（ａ）に示すように、ＳＲＡＭブロックに
冗長機能を持たせるには、冗長ロウ、冗長メモリアレイ
及び冗長センスアンプ等の冗長回路をそれぞれ付加す
る。従って、単純には、冗長回路を付加した分だけ面積
は大きくなる。

【０１５２】しかしながら、冗長機能は、プロセスの微
細加工のばらつきにより、数ビットに不良を生じたとし
ても、不良ビットを冗長ビットと置換することにより、
不良ビットを実質的に救済することができる。そのた
め、ビットセルを設計する設計寸法を小さくし、微細加
工のばらつきを考慮したときのマージンを小さくして欠
陥密度（ＤＤ値）を大きくしたとしても、冗長救済を考
慮すると、ＳＲＡＭ部の歩留まりを向上させることがで
きる。その結果、ビットセルの面積を小さくしながら、
実効的なＤＤ値を小さくすることができる。その様子を
図１５のグラフに示す。

【０１５３】図１５に示すように、実線Ａで示す冗長機
能を有する場合は、破線Ｂで示す冗長機能を有さない場
合と比べて歩留まりが大きく向上し、実効的なＤＤ値も
減少している。このように、ＳＲＡＭブロックを、冗長
機能の有無とビットセル面積の大きさとを使い分けるこ
とにより、チップ全体の面積を小さくし、歩留まりを向
上させることができる。

【０１５４】なお、実効的なＤＤ値がチップの中心から
の距離に依存する場合には、チップの中心からの距離に
より、冗長回路を設けるか否かを決定することも可能で
ある。

【０１５５】以下、ビットセルの面積とＤＤ値との関係
を説明する。

【０１５６】第１の関係として、ビットセルの面積を小
さくするには、各部位、すなわちゲート、ソース及びド
レイン等の各設計パターン寸法を小さくしなければなら
ず、各配線間又は素子間の間隔も小さくなるため、より
小さな欠陥及びパターンずれの影響によって不良となる
確率が高くなるので、ＤＤ値が大きくなる。

【０１５７】また、第２の関係として、ビットセルの面
積は、ビットセルに設けるコンタクトの個数（個数取
り）によって、ＤＤ値は変わる。

【０１５８】従って、図６（ａ）に示した第１のビット
セル７０Ａのように、ソース及びドレインにそれぞれ２
個ずつのコンタクトを設ける場合には、そのうちの１個
が不良になったとしても、全体としては不良とならな
い。

【０１５９】以上、第１の関係又は第２の関係を勘案す
ると共に、コンタクトの構成を冗長機能の有無で使い分
けることができる。

【０１６０】従って、この場合に、メモリ装置における
冗長機能の有無により、第１のＯＰＣマスクデータによ
る期待値と仕上がり時の期待寸法との間の誤差が許容値
を超える場合には、例えば第１のＳＲＡＭブロック１７
に含まれるビットセルパターンの期待値を第１のレイア
ウトデザインルールと異なる第２のレイアウトデザイン
ルールに基づいて、容易に変更することができるように
なる。

【０１６１】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【０１６２】第３の実施形態は、集積回路装置の使用形
態によって異なる要求仕様に応じて、各配置領域におけ
るレイアウトデザインルールを分類する。

【０１６３】図１６は設計パターンにおける使用形態と
それによって異なる要求仕様との８分類を示している。

【０１６４】第１の仕様形態は、回路素子が記憶素子で
ある場合に、１ビットの不良を許容する（連続ビットの
不良は除く）。第２の使用形態は、待機時にデータを保
持する必要がない。第３の使用形態は、比較的に短期間
だけ動作すればよい。第４の使用形態は、動作速度が比
較的遅くてもよい（ＤＣ的な動作）。第５の使用形態
は、同一構成を持つ繰り返しパターンブロックを用い
る。第６の使用形態は、セントロイド（点対称）でレイ
アウトする。第７の仕様形態は、カスタム設計（高精度
物理設計）とする。第８の使用形態は、差動動作で信号
の伝送を行なう（小信号伝送、配線抵抗が大きくてもよ
い）。

【０１６５】まず、半導体集積回路装置における使用形
態について説明する。

【０１６６】今後、１つのチップ上に複数の機能ブロッ
クが形成されるようになると、すべての機能ブロックが
１つのアプリケーションにのみ用いられることは希とな
る。例えば、フレームバッファを例に挙げると、表示用
のフレームバッファを始め、圧縮又は伸長のための演算
結果を格納するフレームメモリ等、種々の目的で使用さ
れるため、フレームメモリに対する要求も異なる。

【０１６７】このうち設計又は製造条件が最も厳しい要
求に合わせて、他の機能ブロックを設計及び製造するに
は多くのコストを払わなければならない。従来のよう
に、微細加工時のばらつきに対して十分なマージンがあ
れば、すべての機能ブロックに対して均一に製造し、同
一の仕様で設計及び検査を行なうことが可能となる。

【０１６８】次に、本願発明の背景とする状況下におい
て、以下に示す種々のチップの使用形態に合わせてその
レイアウトデザインルールを変える方法を説明する。

【０１６９】（第３の実施形態の第１実施例）第１実施
例は、図１７（ａ）に示す、第１の仕様形態である「メ
モリ装置における少数ビット不良の許容（連続したビッ
ト不良を除く）」について説明する。

【０１７０】例えば、デジタル演算用のフレームバッフ
ァに用いるのではなく、単なる表示用として用いるフレ
ームバッファメモリにおいては、各画素を表示するのに
１画素当たり２４ビットの色情報が必要であり、また輝
度情報を表現するには６ビットが必要であるが、そのう
ちの１ビットに不良が生じていても人間の目には識別で
きない。

【０１７１】また、１画素すべてが不良だったとして
も、例えば縦横が１００×１００の１万画素を有する表
示装置においては、１画素は全体の０．０１％に過ぎ
ず、人間の目には意識できないレベルであり許容され
る。このようなフレームバッファメモリに対して、第２
の実施形態の第７実施例で説明したような冗長機能を組
み込む必要性は小さく、たとえ組み込んだとしても、微
細加工のばらつきが大きい領域に配置すればよい。

【０１７２】すなわち、図１７（ｂ）に示す第１のＳＲ
ＡＭブロック１９のように、点欠陥よりも画素数を要求
されるアプリケーション用のフレームバッファは、相対
的に大きいメモリ容量を必要とするため、ビットセルの
面積を小さくすることが求められる。その上、点欠陥を
許容するため、冗長機能を組み込む必要がない。

【０１７３】一方、第２のＳＲＡＭブロック２０のよう
に、メモリ容量を大きくする必要はないが、デジタル演
算処理に用いるため、欠陥（エラー）を許容されないＳ
ＲＡＭブロックには、ビットセルの面積を相対的に大き
くして欠陥が生じる確率を下げるようにする。

【０１７４】このように、チップ１０上において、微細
加工のばらつきが相対的に大きい領域には、大容量で高
集積化され且つ点欠陥を許容する第１のＳＲＡＭブロッ
ク１９を配置する。一方、ばらつきが相対的に小さい領
域には、第１のＳＲＡＭブロック１９と比べて小容量で
集積度が低く且つ点欠陥を許容できない第２のＳＲＡＭ
ブロック２０を配置する。これにより、第１及び第２の
ＳＲＡＭブロック１９、２０のいずれの面積も縮小され
るため、結果的に、チップ１０の面積を縮小することが
可能となる。

【０１７５】第１実施例においては、第１のＯＰＣマス
クデータによる期待値と仕上がり時の期待寸法との間の
誤差が許容値を超える場合に、第１のＳＲＡＭブロック
１９に含まれるビットセルパターンの期待値を第１のレ
イアウトデザインルールと異なる第２のレイアウトデザ
インルールに基づいて容易に変更することができるよう
になる。

【０１７６】（第３の実施形態の第２実施例）第２実施
例は、第２の仕様形態である「メモリ装置の待機時にお
けるデータの保持／不保持」について説明する。

【０１７７】図１８（ａ）及び図１８（ｂ）は本発明の
第３の実施形態に係る半導体集積回路装置に形成される
ＳＲＡＭブロックであって、図１８（ａ）は電源遮断制
御を行なうＳＲＡＭブロックの回路構成を示し、図１８
（ｂ）はＳＲＡＭブロックに含まれるビットセルの平面
構成を示している。

【０１７８】また、図１９（ａ）及び図１９（ｂ）は半
導体集積回路装置に形成されるＳＲＡＭブロックであっ
て、図１９（ａ）は電源遮断制御を行なわないＳＲＡＭ
ブロックの回路構成を示し、図１９（ｂ）はＳＲＡＭブ
ロックに含まれるビットセルの平面構成を示している。

【０１７９】図１８（ａ）に示すビットセル５０Ａは、
待機時にデータを保持する必要がない仕様であり、その
ため、第１のＰ型ロードトランジスタＭＰ０及び第２の
Ｐ型ロードトランジスタＭＰ１の共有ソースに電源電圧
Ｖｃｃを供給する電源と電源線５１との間には、電源遮
断用スイッチ５５を設けている。電源遮断用スイッチ５
５は、待機時にはオフ状態となって電源線５１に電源電
圧Ｖｃｃを供給せず、一方、動作時にはオン状態となっ
て電源線５１に電源電圧Ｖｃｃを供給する。

【０１８０】ところで、メモリ回路を備えた半導体集積
回路装置を携帯用途に用いるには、待機時におけるメモ
リ回路のリーク電流を抑止することが求められる。従っ
て、リーク電流を確実に抑止する方法は、待機時の電源
を切ってしまうことである。

【０１８１】しかしながら、データを保持する必要があ
るメモリ回路も存在するため、従来は、待機時にデータ
を保持するメモリ回路を含むチップは電源を切断するこ
とができない。このため、チップ上に形成するメモリ回
路、とりわけＳＲＡＭ回路はすべてリーク電流の問題が
生じないように、ゲート長Ｌｇが大きい、ひいてはビッ
トセルの面積が大きい回路を使わざるを得ない。

【０１８２】そこで、種々のＳＲＡＭ回路のうち、待機
時にデータを保持するＳＲＡＭ回路を除いて、図１８
（ａ）に示すＳＲＡＭブロックのように、電源遮断用ス
イッチ５５による電源遮断機能を組み込むならば、リー
ク電流が発生する虞はなくなる。この電源遮断機能を持
つＳＲＡＭブロックは、図１８（ｂ）に示すように、ゲ
ート長Ｌｇが小さいビットセル５０Ａを実現できるの
で、ビットセルの面積を縮小することができる。

【０１８３】このように、１つのチップ上において、微
細加工のばらつきが大きい領域には、図１８（ａ）に示
すような、データを保持する必要がないため、ゲート長
Ｌｇが比較的に小さいビットセル５０Ａを含むＳＲＡＭ
ブロックを配置する。

【０１８４】一方、微細加工のばらつきが小さい領域に
は、図１９（ａ）に示すような、データを保持する必要
があり、ゲート長Ｌｇが比較的に大きいビットセル５０
Ｂを含むＳＲＡＭブロックを配置することにより、いず
れの場合もチップの面積を縮小することができる。これ
は、ビットセル５０Ｂを含むＳＲＡＭブロックには、電
源遮断機能を組み込まなくても済むからである。

【０１８５】さらに、図２０（ａ）にも示すように、図
１９（ａ）と同等の構成を持つＳＲＡＭブロックであっ
て、待機時にデータを保持しなければならないＳＲＡＭ
回路は、異電位の配線（ノード）間で生じる短絡の確率
を小さくするためには、電位が互いに異なる配線を、互
いに異なる配線層に形成することが好ましい。例えば、
図２０（ｂ）に示すように、ビット線ＢＬｎ及びビット
相補線／ＢＬｎは、第１の配線層６０Ａに形成する一
方、接地線６１は第１の配線層６０Ａの上に形成された
第２の配線層６０Ｂに形成することが好ましい。

【０１８６】また、電源遮断機能を有するＳＲＡＭブロ
ックは、電源遮断機能を有さないＳＲＡＭブロックと同
一のチップ上に形成されていても、ビットセル５０Ａの
面積の縮小化を図ることができる。

【０１８７】従って、この場合に、第１のＯＰＣマスク
データによる期待値と仕上がり時の期待寸法との間の誤
差が許容値を超える場合には、ビットセル５０Ａのパタ
ーンの期待値を第１のレイアウトデザインルールと異な
る第２のレイアウトデザインルールに基づいて容易に変
更することができるようになる。

【０１８８】なお、第３の実施形態においても、半導体
集積回路装置に形成されるＳＲＡＭブロックについて説
明したが、ＳＲＡＭブロックには限られない。

【０１８９】（第４の実施形態）本発明の第１の実施形
態について図面を参照しながら説明する。

【０１９０】図２１は本発明の第４の実施形態に係る半
導体集積回路装置の設計方法のフローを示している。

【０１９１】前述した第１〜第３の実施形態は、第１の
レイアウトデザインルールによる第１のＯＰＣマスクデ
ータの期待値と仕上がり時の期待寸法との差が基準値の
許容誤差範囲に収まらない場合に、第１のレイアウトデ
ザインルールと異なる第２のレイアウトデザインルール
を用いて第２のＯＰＣマスクデータを作成している。

【０１９２】次の第４〜第６の実施形態は、第１のレイ
アウトデザインルールによる第１のＯＰＣマスクデータ
と仕上がり時の期待寸法との差が第１の基準値の許容誤
差範囲に収まらない場合に、第２の基準値を設定し、設
定した第２の基準値の許容誤差範囲に第２のＯＰＣマス
クデータの仕上がり寸法を収まるようにする。

【０１９３】まず、図２１に示すように、レイアウトデ
ザインルール設定工程ＳＴ１０において、１つの半導体
基板（チップ）上に設けられ、素子パターン及び配線パ
ターンからなる設計パターンを配置する複数の配置（レ
イアウト）領域を対象とし、前述した、設計パターンに
おける物理寸法若しくは幾何学的特徴、電気的仕様又は
使用形態によって、適用するレイアウトデザインルール
を選定する。なお、１つの配置領域は複数の機能ブロッ
ク間に跨ることはない。

【０１９４】次に、第１のレイアウトデータ作成工程Ｓ
Ｔ１１において、複数の配置領域の一部に対して選択的
に、第１のレイアウトデザインルールに基づいた第１の
期待値を持つ第１のレイアウトデータをそれぞれ作成す
る。

【０１９５】次に、第１のＯＰＣマスクデータ作成工程
ＳＴ１２において、第１のレイアウトデータの製造後の
仕上がり時の期待寸法が第１の規準値の許容誤差範囲に
収まるように、第１のレイアウトデータを光学補正し
て、ＥＢデータからなる第１のＯＰＣマスクデータを作
成する。

【０１９６】次に、第１のＯＰＣマスクデータ確定工程
ＳＴ１３において、各配置領域に対して、第１のレイア
ウトデータの製造後の仕上がり時の期待寸法が第１の規
準値の許容誤差範囲に収まる場合には、許容内領域とし
て第１のＯＰＣマスクデータを露光用のマスクデータと
して確定する。但し、複数の配置領域のすべてにわたっ
て、第１のレイアウトデザインルールの第１の期待値と
その仕上がり時の期待寸法との差が第１の規準値の許容
誤差範囲に収まるとは必ずしも限らない。

【０１９７】そこで、許容外領域判定工程ＳＴ１４にお
いて、複数の配置領域のうち、第１のＯＰＣマスクデー
タが第１の基準値の許容誤差範囲に収まらない配置領
域、すなわち許容外領域の有無を判定する。

【０１９８】次に、許容外領域が存在する場合には、第
２のレイアウトデータ作成工程ＳＴ１５において、許容
外領域に対して、第１のレイアウトデザインルールと異
なる第２のレイアウトデザインルールに基づいた第２の
期待値を持つ第２のレイアウトデータを作成する。

【０１９９】次に、第２のＯＰＣマスクデータ作成工程
ＳＴ１６において、第２のレイアウトデータの第２の期
待値とその製造後の仕上がり時の期待寸法との差が第２
の規準値の許容誤差範囲に収まるように、第２のレイア
ウトデータを光学補正して、ＥＢデータからなる第２の
ＯＰＣマスクデータを作成する。

【０２００】次に、第２のＯＰＣマスクデータ確定工程
ＳＴ１７において、許容外領域に対して、第２のレイア
ウトデータの製造後の仕上がり時の期待寸法が第２の規
準値の許容誤差範囲に収まる場合には、許容内領域とし
て第２のＯＰＣマスクデータを露光用のマスクデータと
して確定する。

【０２０１】一方、第３のレイアウトデータ作成工程Ｓ
Ｔ２１において、第１のレイアウトデザインルールが適
用された配置領域と異なる領域に対して、第２のレイア
ウトデザインルールに基づいた第３の期待値を持つ第３
のレイアウトデータをそれぞれ作成する。

【０２０２】次に、第３のＯＰＣマスクデータ作成工程
ＳＴ２２において、第３のレイアウトデータの製造後の
仕上がり時の期待寸法が第３の規準値の許容誤差範囲に
収まるように、第３のレイアウトデータを光学補正し
て、ＥＢデータからなる第３のＯＰＣマスクデータを作
成する。

【０２０３】次に、第３のＯＰＣマスクデータ確定工程
ＳＴ２３において、各配置領域に対して、第３のレイア
ウトデータの製造後の仕上がり時の期待寸法が第３の規
準値の許容誤差範囲に収まる場合には、許容内領域とし
て第３のＯＰＣマスクデータを露光用のマスクデータと
して確定する。但し、複数の配置領域のすべてにわたっ
て、第３のレイアウトデザインルールの第３の期待値と
その仕上がり時の期待寸法との差が第１の規準値の許容
誤差範囲に収まるとは必ずしも限らない。

【０２０４】そこで、許容外領域判定工程ＳＴ２４にお
いて、複数の配置領域のうち、第３のＯＰＣマスクデー
タが第３の基準値の許容誤差範囲に収まらない配置領
域、すなわち許容外領域の有無を判定する。

【０２０５】次に、許容外領域が存在する場合には、第
４のレイアウトデータ作成工程ＳＴ２５において、許容
外領域に対して、第２のレイアウトデザインルールに基
づいた第４の期待値を持つ第４のレイアウトデータを作
成する。

【０２０６】次に、第４のＯＰＣマスクデータ作成工程
ＳＴ２６において、第４のレイアウトデータの第４の期
待値とその製造後の仕上がり時の期待寸法との差が第３
の規準値の許容誤差範囲に収まるように、第２のレイア
ウトデータを光学補正して、ＥＢデータからなる第４の
ＯＰＣマスクデータを作成する。

【０２０７】次に、第４のＯＰＣマスクデータ確定工程
ＳＴ２７において、許容外領域に対して、第４のレイア
ウトデータの製造後の仕上がり時の期待寸法が第３の規
準値の許容誤差範囲に収まる場合には、許容内領域とし
て第４のＯＰＣマスクデータを露光用のマスクデータと
して確定するこの後は、確定された第１〜第４のＯＰＣ
マスクデータを用いてマスクデータを作成する。

【０２０８】なお、第２のＯＰＣマスクデータ作成工程
ＳＴ１６又は第４のＯＰＣマスクデータ作成工程ＳＴ２
６において、許容外領域に対して作成された各ＯＰＣマ
スクデータと製造後の仕上がり時の期待寸法との差が各
規準値の許容誤差範囲に収まらない場合には、各基準値
を変えて、他のＯＰＣマスクデータを作成するというよ
うに、さらに、繰り返して操作を行なってもよい。

【０２０９】以下、設計パターンの幾何学的特徴に依存
して適用物理寸法の基準値を変える実施例を挙げる。な
お、幾何学的特徴は図２に示した通りである。

【０２１０】（第４の実施形態の第１実施例）第１実施
例は、第１の幾何学的特徴である方形の長辺方向によっ
て、ビットセル面積に対する適用物理寸法を決定するた
めのレイアウトデザインルールを選定する。

【０２１１】例えば、半導体集積回路装置に搭載される
ＳＲＡＭブロックの場合は、図４（ａ）、図４（ｂ）及
び図５に示したように、第１のＳＲＡＭブロック１１の
ビットセル１１ａを構成する各ゲート２１〜２４のゲー
ト幅方向は、ウエハ１におけるＸ軸方向と一致してい
る。従って、各ゲート２１〜２４のゲート幅方向がＸ軸
方向に沿っていると、この場合のＯＰＣマスクパターン
が第１の許容誤差範囲に収まるならば、結果的にビット
セル面積を２．４μｍ² とすることができる。

【０２１２】一方、第２のＳＲＡＭブロック１２のビッ
トセル１２ａを構成する各ゲート２１〜２４のゲート幅
方向はウエハ１におけるＹ軸方向と一致しており、ビッ
トセルの面積をビットセル１１ａと比べて大きくしなけ
れば、第１の許容誤差範囲に収まらなければ、結果的
に、ビットセル１２ａの面積は３．５μｍ² となる。

【０２１３】一般に、例えば、第１のＳＲＡＭブロック
１１及び第２のＳＲＡＭブロック１２における各ゲート
２１〜２４のゲート長を決定するパターニングを行なう
際に、全方向にわたって、すなわちＸ軸方向又はＹ軸方
向と方向を特定せずに、リソグラフィ工程及びエッチン
グ工程における加工のばらつきを抑制することは難し
い。

【０２１４】そこで、第１実施例においては、複数の機
能ブロックの少なくとも１つに対して、ゲートが延びる
方向（ゲート幅方向）をＸ軸方向に特定し、この特定し
た方向に対して優先してリソグラフィ条件の最適化を行
なうことにより、要求された加工精度を確保することが
できるため、ビットセルに対して所望のアクセスタイム
又は所望の低リーク電流等を達成することが可能とな
る。

【０２１５】この場合、特定の方向から外れる他の方
向、例えばＹ軸方向に対しては、リソグラフィ条件等の
最適化がなされていないため、加工精度、すなわち設計
パターンの最小寸法値に犠牲を払わなければならない。
しかしながら、ゲート幅方向が、犠牲を払わなければな
らない方向、ここではＹ軸方向にのみレイアウトされる
ビットセル１２ａに対しては、ビットセル１２ａの面積
の縮小化を犠牲にしてでも、回路素子が設計通りに加工
できるように、ゲート長を大きくし、ゲートとコンタク
トとの間隔等の寸法を大きくする。

【０２１６】従って、ウエハ１の主面における方向性に
より、ビットセル面積が決定される場合に、第１のＯＰ
Ｃマスクデータによる期待値と仕上がり時の期待寸法と
の間の第１の基準値に対する誤差が許容値を超える場合
には、第１の基準値と異なる第２の基準値に設定し直す
ことにより、第２のＯＰＣマスクデータを作成すること
ができるようになる。

【０２１７】（第４の実施形態の第２実施例）第２実施
例は、第１の幾何学的特徴のうちの位置又は領域によっ
て、「ビットセル面積又はゲート長」に対する適用物理
寸法を決定するためのレイアウトデザインルールを選定
する。

【０２１８】図２２は本発明の第４の実施形態の第２実
施例に係るチップ状の半導体集積回路装置の平面構成を
模式的に示している。

【０２１９】図２２に示すように、チップ１０の主面を
該チップ１０の中心から所定の距離ごとに、第１の領域
３１、第２の領域３２、第３の領域３３及び第４の領域
３４に区画し、例えば、チップ１０の中央部に位置する
第１の領域３１に対して適用する素子の寸法又は素子の
部位同士の間隔を基準にして、第２の領域３２〜第４の
領域３４に含まれる素子又はその部位の寸法を外側に向
かうに連れて大きくする。

【０２２０】例えば、第１の領域３１において、Ｆ値を
１．０としてビットセルの面積が２．４μｍ² とする。
図３に示す相対デザインルールサイズはＦ値の２乗に比
例するため、第２の領域３２においてはＦ値を１．１と
すると、ビットセルの面積が２．９μｍ² となり、第３
の領域３３においてはＦ値を１．２とすると、ビットセ
ルの面積が３．４６μｍ² となり、第４の領域３４にお
いてはＦ値を１．３とすると、ビットセルの面積が４．
０６μｍ² となる。

【０２２１】このように、リソグラフィ条件又はエッチ
ング条件に、チップ１０の中心からの距離に応じた優先
順位を設けて最適化を行なっている。従って、これとは
逆に、チップ１０の外側の領域、すなわち第４の領域３
４から第１の領域３１に向かうに連れてリソグラフィ条
件等を最適化すれば、適用するＦ値の関係は第１の領域
３１が最も大きくなる。

【０２２２】また、他の例として、第１の領域３１にお
いてはゲート長Ｌを０．１５μｍとし、該第１の領域３
１におけるＳＲＡＭ回路の動作周波数を１６０ＭＨｚと
する。第２の領域３２においては、ゲート長Ｌを０．１
８μｍとし、該第２の領域３２におけるＳＲＡＭ回路の
動作周波数を８０ＭＨｚとし、さらに、第３の領域３３
においては、ゲート長Ｌを０．２０μｍとし、該第３の
領域３３におけるＳＲＡＭ回路の動作周波数を４０ＭＨ
ｚとする。

【０２２３】前述したように、従来は、１つのチップ
（ウエハ）内では、ただ１つのプロセス条件が適用され
るため、このプロセス条件は、チップ１０における最低
条件によって決定されてしまう。その結果、従来は、１
つのチップでは１種類の最小寸法値を持つビットセルが
形成される。

【０２２４】このように、微細加工時におけるチップ１
０上での寸法ばらつきの大小を、設計時において、ばら
つきを抑制できる適用物理寸法によって補完することが
可能となるため、チップ面積を小さくすることができ
る。

【０２２５】従って、ウエハ１の主面における位置によ
り、ビットセル面積又はゲート長が決定される場合に、
第１のＯＰＣマスクデータによる期待値と仕上がり時の
期待寸法との間の第１の基準値に対する誤差が許容値を
超える場合には、第１の基準値と異なる第２の基準値に
設定し直すことにより、第２のＯＰＣマスクデータを作
成することができるようになる。

【０２２６】なお、第４の実施形態においては、半導体
集積回路装置をＳＲＡＭ装置としたが、ＳＲＡＭ装置に
は限られない。

【０２２７】（第４の実施形態の第３実施例）第３実施
例は、第１の幾何学的特徴である位置又は領域によっ
て、「相対デザインルールサイズ」に対する適用物理寸
法を決定するためのレイアウトデザインルールを選定す
る。

【０２２８】図２３は本発明の第４の実施形態の第３実
施例に係るチップ状の半導体集積回路装置の平面構成を
模式的に示している。

【０２２９】図２３に示すように、チップ１０の主面上
の中央部には、複数の第１の機能ブロック１５を配置
し、該複数の第１の機能ブロック１５の周囲に、第１の
機能ブロック１５よりも面積が小さい複数の第２の機能
ブロック１６を配置している。

【０２３０】各機能ブロックサイズ１５、１６のサイズ
と許容できる微細加工ばらつきのマージンとの関係は、
以下の通りである。

【０２３１】１）第１の機能ブロック１５のように、ブ
ロックサイズが大きい場合には、ブロック内の配線抵抗
又は配線容量のばらつきの絶対量が大きいため、微細加
工時のばらつきに対しての動作マージンが小さい。

【０２３２】２）第２の機能ブロック１６のように、ブ
ロックサイズが小さい場合には、ブロック内の配線抵抗
又は配線容量のばらつきの絶対量が小さいため、微細加
工時のばらつきに対しての動作マージンが大きい。

【０２３３】そこで、チップ１０の中心からの距離と微
細加工のばらつきの大小に依存性が存在する場合には、
チップ１０におけるばらつきが大きい周縁領域には、ブ
ロックサイズが小さい第２の機能ブロック１６を優先的
に配置し、逆に、ばらつきが小さい中心領域にはブロッ
クサイズが大きい第１の機能ブロック１５を優先的に配
置する。

【０２３４】一例として、Ｆ値を共に１．０とし、第１
の機能ブロック１５においては該ブロックの面積を１５
ｍｍ² とし、第２の機能ブロック１６においては該ブロ
ックの面積を３ｍｍ² とする。

【０２３５】（第４の実施形態の第４実施例）第４実施
例は、第４の幾何学的特徴であるダミーパターンによっ
て、「相対デザインルールサイズ又はビットセル面積」
に対する適用物理寸法を決定するためのレイアウトデザ
インルールを選定する。

【０２３６】図２４び図２５は本発明の第４の実施形態
の第４実施例に係る半導体集積回路装置に形成されるＳ
ＲＡＭブロックに含まれる複数のビットセルの平面構成
を示している。

【０２３７】まず、図２４に示すように、互いに隣接す
る第１のビットセル４１Ａ及び第２のビットセル４１Ｂ
同士の間には、第１のゲート２１及び第２のゲート２２
とそれぞれ平行にダミーゲート４０が配置されている。

【０２３８】ここで、第１のビットセル４１Ａ及び第２
のビットセル４１Ｂを構成する第１のＰ型ロードトラン
ジスタＭＰ０及び第２のＰ型ロードトランジスタＭＰ１
のゲート長は、共に０．１５μｍである。

【０２３９】一方、図２５に示すように、互いに隣接す
る第３のビットセル４２Ａ及び第４のビットセル４２Ｂ
同士の間には、ダミーゲート４０は配置されていない。
これら第３のビットセル４２Ａ及び第４のビットセル４
２Ｂを構成する第１のＰ型ロードトランジスタＭＰ０及
び第２のＰ型ロードトランジスタＭＰ１のゲート長は、
共に０．１８μｍである。

【０２４０】このように、第３及び第４のビットセル４
２Ａ、４２Ｂのように、第１及び第２のビットセル４１
Ａ、４１Ｂと比べて、その面積を単純に大きくするだけ
でなく、第２のレイアウトデザインルールとして、第１
及び第２のビットセル４１Ａ、４１Ｂにダミーパターン
４０を追加する。これにより、新たな基準値の誤差範囲
に入るように再設計を行なう場合もある。

【０２４１】一般に、ＳＲＡＭ装置のアクセス速度を高
速化するには、該ＳＲＡＭ装置を構成するトランジスタ
のゲート長を小さくする必要がある。ゲート長を小さく
するには、高精度な微細加工が必要となり、レイアウト
密度が高い領域は、レイアウト密度が低い領域と比べ
て、リソグラフィ条件及びエッチング条件の最適化を行
ない易いため、設計パターンが存在しない領域にダミー
パターン、例えばダミーゲート４０を配置することによ
り、第１のビットセル４１Ａ及び第２のビットセル４１
Ｂのレイアウト密度を高めることができる。

【０２４２】従って、ダミーパターンにより、ビットセ
ル面積又はレイアウト密度が決定される場合に、第１の
ＯＰＣマスクデータによる期待値と仕上がり時の期待寸
法との間の第１の基準値に対する誤差が許容値を超える
場合には、第１の基準値と異なる第２の基準値に設定し
直すことにより、第２のＯＰＣマスクデータを作成する
ことができるようになる。

【０２４３】なお、第４実施例においては、半導体集積
回路装置に形成されるＳＲＡＭブロックについて説明し
たが、ＳＲＡＭブロックには限られない。

【０２４４】（第４の実施形態の第５実施例）第５実施
例は、第２の幾何学的特徴であるレイアウト密度及び電
気的仕様のリーク電流によって、「相対デザインルール
サイズのスペース（間隔）」に対する適用物理寸法を決
定するためのレイアウトデザインルールを選定する。

【０２４５】図２６（ａ）〜図２６（ｃ）は本発明の第
４の実施形態の第５実施例に係る半導体集積回路装置に
形成されるＳＲＡＭブロックであって、図２６（ａ）は
電源遮断制御を行なうＳＲＡＭブロックの回路構成を示
し、図２６（ｂ）及び図２６（ｃ）はそのビット線と接
地線との断面構成を示している。

【０２４６】一般に、ＳＲＡＭ装置においては、第１の
アクセストランジスタＭＮ２及び第２のアクセストラン
ジスタＭＮ３のソースとそれぞれ接続されるビット線Ｂ
Ｌｎ及びビット相補線／ＢＬｎは、電源電圧Ｖｃｃがプ
リチャージされるため、各ビット線ＢＬｎ、／ＢＬｎと
隣接する配線が該ビット線ＢＬｎ、／ＢＬｎと異なる電
位を持つ配線、例えば接地電圧Ｖｓｓが印加される接地
線である場合には、設計又は製造時の欠陥により、隣接
する配線同士に短絡が生じることがある。その結果、各
ビット線ＢＬｎ、／ＢＬｎと接地線との間にリーク電流
が発生するという問題が生じる。

【０２４７】図２６（ａ）に示すビットセル５０は、待
機時にデータを保持する必要がない仕様であり、そのた
め、第１及び第２のＰ型ロードトランジスタＭＰ０、Ｍ
Ｐ１の共有ソースに電源電圧Ｖｃｃを供給する電源と電
源線５１との間には、電源遮断用スイッチ５５を設けて
いる。電源遮断用スイッチ５５は、待機時にはオフ状態
となって電源線５１に電源電圧Ｖｃｃを供給せず、一
方、動作時にはオン状態となって電源線５１に電源電圧
Ｖｃｃを供給する。

【０２４８】そこで、図２６（ｂ）に示すように、待機
時におけるリーク電流の発生を許容するＳＲＡＭブロッ
クについては、１つの配線層６０に形成されたビット線
ＢＬｎ、／ＢＬｎと接地線６１との間の間隔を相対的に
小さくして、ビットセル５０の面積を縮小する。

【０２４９】一方、図２６（ｃ）に示すように、待機時
におけるリーク電流の発生を許容しないＳＲＡＭブロッ
クについては、ビットセル５０の面積を犠牲にしてまで
も、ビット線ＢＬｎ、／ＢＬｎと接地線６１との間の間
隔を相対的に大きくする。

【０２５０】従って、レイアウト密度（配線間隔）によ
り、リーク電流の抑止量が決定される場合に、第１のＯ
ＰＣマスクデータによる期待値と仕上がり時の期待寸法
との間の第１の基準値に対する誤差が許容値を超える場
合には、第１の基準値と異なる第２の基準値に設定し直
すことにより、第２のＯＰＣマスクデータを作成するこ
とができるようになる。

【０２５１】また、第５実施例においては、半導体集積
回路装置に形成されるＳＲＡＭブロックについて説明し
たが、ＳＲＡＭブロックには限られない。

【０２５２】（第４の実施形態の第６実施例）第６実施
例は、第１の幾何学的特徴である領域によって、「相対
デザインルールサイズ」及び「ビットセル面積」に対す
る適用物理寸法を決定するためのレイアウトデザインル
ールを選定し変更する。

【０２５３】図７に示すように、ウエハ１の主面を該ウ
エハ１の中心から所定の距離をおいて、第１の領域１ａ
及び第２の領域１ｂに区画する。

【０２５４】例えば、ウエハ１の中央部に位置する第１
の領域１ａに形成する第１のチップ１０Ａの面積はＦ値
を１．０として５０ｍｍ² とし、ウエハ１の周縁部に位
置する第２の領域１ｂに形成する第２のチップ１０Ｂの
面積はＦ値を１．２として７０ｍｍ² とする。

【０２５５】このように、ウエハ１の中心からの距離に
依存して、ＯＰＣマスクデータの期待値と仕上がり時の
期待寸法との基準値を変更する。

【０２５６】さらに、第１のチップ１０Ａ上に形成する
メモリ回路のビットセルの面積は、例えば２．４μｍ²
とし、第２のチップ１０Ｂ上に形成するメモリ回路のビ
ットセルの面積は、例えば３．５μｍ² とする。

【０２５７】従って、第６実施例は、ウエハのシュリン
ク率を考慮して、該シュリンク率が相対的に小さい第１
の領域１ａにおける第１のチップ１０Ａの面積及びビッ
トセルの面積を、シュリンク率が相対的に大きい第２の
領域１ｂにおける第２のチップ１０Ｂの面積及びビット
セルの面積よりも小さくすることにより、微細化を達成
する。

【０２５８】このことから、第６実施例は、マスクデー
タがウエハ１の中心からの距離によって異なる。

【０２５９】（第４の実施形態の第７実施例）以下、第
１の幾何学的特徴である領域を適用物理寸法の第１のカ
テゴリである相対デザインルールを例として説明する。

【０２６０】ここでも、第１の幾何学的特徴のうちの領
域によって、「相対デザインルール」に対する適用物理
寸法を決定するためのレイアウトデザインルールを選定
する。

【０２６１】図８に示すように、ウエハ１の主面を該ウ
エハ１の中心から所定の距離をおいて、第１の領域１ａ
及び第２の領域１ｂに区画する。

【０２６２】例えば、ウエハ１の中央部に位置する第１
の領域１ａに形成する第１のチップ１０Ｃの面積はＦ値
を１．０として１５０ｍｍ² とし、ウエハ１の周縁部に
位置する第２の領域１ｂに形成する第２のチップ１０Ｄ
の面積はＦ値を変えずに１．０として３０ｍｍ² とす
る。

【０２６３】さらに、チップの面積が相対的に大きいた
め、配線長が長くなってタイミング的なマージンが小さ
くなる第１のチップ１０Ｃをウエハ１の中央部に配置す
る。

【０２６４】また、他の例として、ウエハ１の第１の領
域１ａに含まれる第１のチップ１０Ｃに形成するトラン
ジスタのゲート長Ｌｇを０．１５μｍとし、ウエハ１の
第２の領域１ｂに含まれる第２のチップ１０Ｄに形成す
るトランジスタのゲート長Ｌｇを０．１８μｍとする。

【０２６５】このように、ウエハ１の中心からの距離に
依存して、ＯＰＣマスクデータの期待値と仕上がり時の
期待寸法との基準値を変更する。

【０２６６】従って、第７実施例は、レイアウトデザイ
ンルールが同一であっても、マスクデータはウエハ１の
中心からの距離によって異なる。

【０２６７】（第４の実施形態の第８実施例）以下、第
５の幾何学的特徴である形状、すなわち設計パターンを
転写する半導体からなる基体の形状を例として説明す
る。

【０２６８】第８実施例は、第５の幾何学的特徴のうち
の半導体からなる基体の形状によって、「相対デザイン
ルール」に対する適用物理寸法を決定するためのレイア
ウトデザインルールを選定する。

【０２６９】図９（ａ）は通常用いられる板（チップ）
状の第１の基体１０１であり、いわゆる半導体基板であ
る。図９（ｂ）は直方体状の第２の基体１０２であり、
図９（ｃ）は円柱状の第３の基体１０３である。

【０２７０】図９（ｄ）又は図９（ｅ）に示すように、
リソグラフィにおける焦点深度又はエッチング速度に依
存性を持つ場合には、半導体からなる基体の形状に依存
して、ＯＰＣマスクデータの期待値と仕上がり時の期待
寸法との基準値を変更する。

【０２７１】さらに、レイアウトデザインルールだけで
はなく、メモリ回路のビットセル面積を変える必要が生
じるため、マスクデータが、第１の基体１０１の平面、
第２の基体１０２の平側面、第２及び第３の基体１０
２、１０３の各底面及び第３の基体１０３の円柱側面に
おいてそれぞれ異なる。

【０２７２】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。

【０２７３】第５の実施形態は、要求される電気的仕様
とそれを実現する設計手法とに依存して、ＯＰＣマスク
データの期待値と仕上がり時の期待寸法との基準値を変
える場合を説明する。なお、電気的仕様の分類は図１０
に示した通りである。

【０２７４】（第５の実施形態の第１実施例）第１実施
例は、第１の電気的仕様の特徴であるリーク電流によっ
て、「異電位ノード間のレイアウト」に対する適用物理
寸法を決定するためのレイアウトデザインルールを選定
する。

【０２７５】例えば、前述した図１１（ａ）及び図１１
（ｂ）に示すように、リーク抑止回路５４を設けたＳＲ
ＡＭブロックの場合には、ビットセル５０Ａを構成する
各ゲート２１〜２３のゲート長Ｌｇを相対的に小さくし
て、ビットセル５０Ａの面積を縮小できると共に、動作
の高速化が可能となる。さらに、配線間に生じるリーク
電流を考慮しなくても済むため、図２６（ｂ）に示すよ
うに、互いに電位が異なるビット線ＢＬｎ、／ＢＬｎ
と、接地線６１とを相対的に密に配置することができ
る。

【０２７６】一方、図１２（ａ）及び図１２（ｂ）に示
すように、リーク抑止回路５４を設けないＳＲＡＭブロ
ックの場合には、ビットセル５０Ｂを構成する各ゲート
２１〜２３のゲート長Ｌｇを相対的に大きくする。さら
に、このＳＲＡＭブロックに生じるリーク電流を抑止し
ようとすると、図２０（ｂ）に示すように、待機時に互
いに電位が異なるビット線ＢＬｎ、／ＢＬｎと、接地線
６１とを異なる配線層６０Ａ、６０Ｂに形成すればよ
い。

【０２７７】従って、ビットセル５０Ａとビットセル５
０Ｂとの間、又は配線層６０と第１の６０Ａとの間のよ
うに、第１のＯＰＣマスクデータと期待値との間の誤差
が大きくなる場合には、第１の基準値と異なる第２の基
準値に設定し直すことにより、第２のＯＰＣマスクデー
タを作成することができる。すなわち、第１のＯＰＣマ
スクデータと期待値との間の誤差が第１の基準値より大
きくなった場合には、第２の基準値を電気的仕様である
リーク電流を満足するものに変更することができる。

【０２７８】（第５の実施形態の第２実施例）第２実施
例は、第２の電気的仕様の特徴である動作速度（クロッ
ク周波数）によって、適用物理寸法を決定するためのレ
イアウトデザインルールを選定する。

【０２７９】第２実施例が想定する設計手法は、フェー
ズロックループ(ＰＬＬ)の様に、回路動作の基準となる
クロック周波数とモニタ回路の周波数とが所定の関係と
なるように、モニタ回路の電源電圧又は基板電圧等をフ
ィードバック制御である。

【０２８０】このモニタ回路により、電源電圧又は基板
電圧を制御することができると、微細加工のばらつきに
よってトランジスタのゲート長が小さくなりすぎたり、
逆に大きくなりすぎたりして、信号の遅延時間が変動し
たとしても、信号伝播時間の遅延量を補正することがで
きる。

【０２８１】この場合も、例えば、前述した図１１
（ａ）及び図１１（ｂ）に示すように、リーク抑止回路
５４を持つＳＲＡＭブロックの場合には、高速化を図る
ために、ビットセル５０Ａを構成するゲートの各ゲート
長Ｌｇを相対的に小さくすることにより、リーク電流が
生じる可能性が大きくなったとしても、リーク抑止回路
５４を設けていることにより、待機時におけるリーク電
流の発生の問題を解決することができる。

【０２８２】第２実施例によると、遅延制御回路を持つ
回路ブロックに対しては、ゲート長を小さくすることに
より、高速で且つ速度ばらつきが大きく且つセル面積が
小さい論理セルを適用する。一方、遅延制御回路を持た
ない論理ブロックに対しては、ゲート長を大きくするこ
とにより、速度ばらつきは小さいが、セル面積が大きい
論理セルを適用することを可能にする。

【０２８３】このことから、モニタ回路、延制御回路又
はリーク抑止回路の有無によって、第１のＯＰＣマスク
データと期待値との間の誤差が大きい場合には、第１の
基準値と異なる第２の基準値に設定し直すことにより、
第２のＯＰＣマスクデータを作成することができる。す
なわち、第１のＯＰＣマスクデータと期待値との間の誤
差が第１の基準値より大きくなった場合には、第２の基
準値を電気的仕様である動作速度を満足するものに変更
することができる。

【０２８４】（第５の実施形態の第３実施例）第３実施
例は、第２の電気的仕様の特徴である動作速度のうち、
レイアウト仕様配線層数の差による遅延制御によって、
適用物理寸法を決定するためのレイアウトデザインルー
ルを選定する。

【０２８５】本発明の特徴として、ゲート長のばらつき
が大きくなる条件では、ゲート長を相対的に大きくして
いる。これにより、トランジスタの動作速度は遅くなり
且つセル面積は大きくなるが、セル面積が増大した分は
多層配線を用いることにより補う。一方、ゲート長のば
らつきが小さい条件ではゲート長を相対的に小さくして
いる。これにより、所望の要求速度を満足し且つセル面
積をも抑えることができる。

【０２８６】しかしながら、第２の実施形態で説明した
ように、ＳＲＡＭブロックは、通常、最大４層の配線層
でレイアウトされ、他の機能ブロック間を結ぶ配線が該
ＳＲＡＭブロックの上方を通過するようにレイアウトす
る。

【０２８７】このことから、レイアウト配線層数によっ
て、第１のＯＰＣマスクデータと期待値との間の誤差が
大きい場合には、第１の基準値と異なる第２の基準値に
設定し直すことにより、第２のＯＰＣマスクデータを作
成することができる。すなわち、第１のＯＰＣマスクデ
ータと期待値との間の誤差が第１の基準値より大きくな
った場合には、第２の基準値を電気的仕様である動作速
度を満足するものに変更することができる。

【０２８８】（第５の実施形態の第４実施例）第４実施
例は、第３の電気的仕様の特徴であるタイミングのうち
同期設計／非同期設計により、適用物理寸法を決定する
ためのレイアウトデザインルールを選定する。

【０２８９】前述したように、同期設計による機能ブロ
ックと非同期設計による機能ブロックとが１つのチップ
上混在する。そこで、チップにおける微細加工のばらつ
きが大きい領域には非同期設計による機能ブロックを配
置し、一方、ばらつきが小さい領域には同期設計による
機能ブロックを配置することにより、ばらつきを考慮し
たときのタイミング余裕値の大小を抑制することができ
る。

【０２９０】このことから、回路ブロックを同期設計を
採るか非同期設計を採るかによって、第１のＯＰＣマス
クデータと期待値との間の誤差が大きい場合には、第１
の基準値と異なる第２の基準値に設定し直すことによ
り、第２のＯＰＣマスクデータを作成することができ
る。

【０２９１】（第５の実施形態の第５実施例）第５実施
例は、第３の電気的仕様の特徴であるタイミングのう
ち、遅延回路トランジスタの適用ゲートサイズにより、
適用物理寸法を決定するためのレイアウトデザインルー
ルを選定する。

【０２９２】チップ上における微細加工のばらつきが大
きいため、ゲート幅のばらつきが大きくなる領域に配置
せざるを得ない遅延回路においては、回路面積を犠牲に
してでも、ゲート幅の寸法を大きくして、ばらつきの影
響を小さくする。しかしながら、遅延回路を、ゲート幅
のばらつきが小さい領域に配置できる場合には、回路面
積の縮小化を優先してゲート幅寸法を小さくすることが
できる。

【０２９３】このことから、遅延回路のゲート幅の適用
寸法によって、第１のＯＰＣマスクデータと期待値との
間の誤差が大きい場合には、第１の基準値と異なる第２
の基準値に設定し直すことにより、第２のＯＰＣマスク
データを作成することができる。すなわち、第１のＯＰ
Ｃマスクデータと期待値との間の誤差が第１の基準値よ
り大きくなった場合には、第２の基準値を電気的仕様で
ある遅延回路のゲート幅を満足するものに変更すること
ができる。

【０２９４】（第５の実施形態の第６実施例）第６実施
例は、第３の電気的仕様の特徴であるタイミングのう
ち、クロックドライバからの距離を調整するレイアウト
により、適用物理寸法を決定するためのレイアウトデザ
インルールを選定する。

【０２９５】クロックドライバは、前述したように、チ
ップ上に複数個が配置され、可能な限りクロック信号の
供給先に近い位置に配置される。しかしながら、回路面
積とのトレードオフにより、より多くのクロックドライ
バを配置することはタイミング設計における設計マージ
ンに対しては有利であるが、クロックドライバを増やし
た分だけ面積が大きくなるという欠点がある。

【０２９６】そこで、第６実施例においては、チップの
中心からの距離と微細加工のばらつきの大きさに依存性
がある場合には、クロックドライバからクロック供給先
までの距離に対してチップの中心からの距離に依存した
分布を持たせることにより、タイミング余裕値の大小を
小さくすることができる。

【０２９７】このことから、クロックドライバからの距
離を調整するレイアウトによって、第１のＯＰＣマスク
データと期待値との間の誤差が大きい場合には、第１の
基準値と異なる第２の基準値に設定し直すことにより、
第２のＯＰＣマスクデータを作成することができる。す
なわち、第１のＯＰＣマスクデータと期待値との間の誤
差が第１の基準値より大きくなった場合には、第２の基
準値を電気的仕様であるクロックドライバからの距離を
満足するものに変更することができる。

【０２９８】（第５の実施形態の第７実施例）第７実施
例は、第４の電気的仕様の特徴であるメモリ機能、すな
わち冗長機能の有無により、適用物理寸法を決定するた
めのレイアウトデザインルールを選定する。

【０２９９】チップの中心からの距離に依存して実効的
なＤＤ値が変化する場合には、チップ上にその中心から
の距離に基づいて冗長回路を設けるか否かの判断を行な
うことも可能である。

【０３００】ここで、ビットセルの面積とＤＤ値との関
係を説明する。

【０３０１】第１の関係として、ビットセルの面積を小
さくするには、各部位、すなわちゲート、ソース及びド
レイン等の各設計パターン寸法を小さくしなければなら
ず、各配線間又は素子間の間隔も小さくなるため、より
小さな欠陥及びパターンずれの影響によって不良となる
確率が高くなるので、ＤＤ値が大きくなる。

【０３０２】また、第２の関係として、ビットセルの面
積は、ビットセルに設けるコンタクトの個数（個数取
り）によって、ＤＤ値は変わる。

【０３０３】従って、図６（ａ）に示した第１のビット
セル７０Ａのように、ソース及びドレインにそれぞれ２
個ずつのコンタクトを設ける場合には、そのうちの１個
が不良になったとしても、全体としては不良にならな
い。

【０３０４】以上、第１の関係又は第２の関係を勘案す
ると共に、コンタクトの構成を冗長機能の有無で使い分
けることができる。

【０３０５】従って、メモリ回路における冗長機能の有
無によって、第１のＯＰＣマスクデータと期待値との間
の誤差が大きい場合には、第１の基準値と異なる第２の
基準値に設定し直すことにより、第２のＯＰＣマスクデ
ータを作成することができる。すなわち、第１のＯＰＣ
マスクデータと期待値との間の誤差が第１の基準値より
大きくなった場合には、第２の基準値を電気的仕様であ
る冗長機能の有無を満足するものに変更することができ
る。

【０３０６】（第６の実施形態）以下、本発明の第６の
実施形態について図面を参照しながら説明する。

【０３０７】第６の実施形態は、その使用形態によって
異なる要求仕様に応じて、ＯＰＣマスクデータの期待値
と仕上がり時の期待寸法との基準値を変える場合を説明
する。使用形態の分類は図１６に示した通りである。

【０３０８】（第６の実施形態の第１実施例）第１実施
例は、第１の使用形態の特徴である１ビットの不良を許
容する（連続ビットの不良は除く）要求仕様により、適
用物理寸法を決定するためのレイアウトデザインルール
を選定する。

【０３０９】前述したように、例えば、デジタル演算用
のフレームバッファに用いるのではなく、単なる表示用
として用いるフレームバッファメモリにおいては、１画
素すべてが不良だったとしても、人の目には認識されな
いため、実質的には許容される。このようなフレームバ
ッファメモリに対して、冗長機能を組み込む必要性は小
さく、たとえ組み込んだとしても、微細加工のばらつき
が大きい領域に配置すればよい。

【０３１０】すなわち、図１７（ｂ）に示す第１のＳＲ
ＡＭブロック１９のように、点欠陥よりも画素数を要求
されるアプリケーション用のフレームバッファは、相対
的に大きいメモリ容量を必要とするため、ビットセルの
面積を小さくすることが求められる。その上、点欠陥を
許容するため、冗長機能を組み込む必要もない。

【０３１１】一方、第２のＳＲＡＭブロック２０のよう
に、メモリ容量を大きくする必要はないが、デジタル演
算処理に用いるため、欠陥（エラー）を許容されないＳ
ＲＡＭブロックには、ビットセルの面積を相対的に大き
くして欠陥が生じる確率を下げるようにする。

【０３１２】このように、チップ１０上において、微細
加工のばらつきが相対的に大きい領域には、大容量で高
集積化され且つ点欠陥を許容する第１のＳＲＡＭブロッ
ク１９を配置する。一方、ばらつきが相対的に小さい領
域には、第１のＳＲＡＭブロック１９と比べて小容量で
集積度が低く且つ点欠陥を許容できない第２のＳＲＡＭ
ブロック２０を配置するため、結果的に、チップ１０の
面積を縮小することが可能となる。

【０３１３】このことから、１ビット不良を許容するか
否かによって、第１のＯＰＣマスクデータと期待値との
間の誤差が大きい場合には、第１の基準値と異なる第２
の基準値に設定し直すことにより、第２のＯＰＣマスク
データを作成することができる。すなわち、第１のＯＰ
Ｃマスクデータと期待値との間の誤差が第１の基準値よ
り大きくなった場合には、第２の基準値を使用形態によ
り異なる要求仕様である１ビット不良の可又は不可を満
足するものに変更することができる。

【０３１４】（第６の実施形態の第２実施例）第２実施
例は、第２の使用形態の特徴である待機時のデータの保
持／不保持の要求仕様により、適用物理寸法を決定する
ためのレイアウトデザインルールを選定する。

【０３１５】前述したように、メモリ回路を備えた半導
体集積回路装置を携帯用途に用いるには、待機時におけ
るメモリ回路のリーク電流を抑止することが求められる
ため、待機時に電源を切断すると、リーク電流を確実に
抑止できる。

【０３１６】ところが、待機時にデータを保持するメモ
リ回路を含むチップは電源を切断することができないた
め、従来は、チップ上に形成するＳＲＡＭ回路はすべて
リーク電流の問題が生じないように、ゲート長Ｌｇが大
きい回路を使うようにしている。

【０３１７】そこで、第２実施例は、待機時にデータを
保持するＳＲＡＭ回路を除いて、図１８（ａ）に示すＳ
ＲＡＭブロックのように、電源遮断用スイッチ５５によ
る電源遮断機能を組み込むならば、リーク電流が発生す
る虞はなくなる。この電源遮断機能を持つＳＲＡＭブロ
ックは、図１８（ｂ）に示すように、ゲート長Ｌｇが小
さいビットセル５０Ａを実現できるので、ビットセルの
面積を縮小することができる。

【０３１８】このように、１つのチップ上において、微
細加工のばらつきが大きい領域には、図１８（ａ）に示
すような、データを保持する必要がないため、ゲート長
Ｌｇが比較的に小さいビットセル５０Ａを含むＳＲＡＭ
ブロックを配置する。

【０３１９】一方、微細加工のばらつきが小さい領域に
は、図１９（ａ）に示すような、データを保持する必要
があり、ゲート長Ｌｇが比較的に大きいビットセル５０
Ｂを含むＳＲＡＭブロックを配置することにより、いず
れの場合もチップの面積を縮小することができる。

【０３２０】さらに、図２０（ａ）にも示すように、図
１９（ａ）と同等の構成を持つＳＲＡＭブロックであっ
て、待機時にデータを保持しなければならないＳＲＡＭ
回路は、異電位の配線（ノード）間で生じる短絡の確率
を小さくするためには、電位が互いに異なる配線を、互
いに異なる配線層に形成することが好ましい。例えば、
図２０（ｂ）に示すように、ビット線ＢＬｎ及びビット
相補線／ＢＬｎは、第１の配線層６０Ａに形成する一
方、接地線６１は第１の配線層６０Ａの上に形成された
第２の配線層６０Ｂに形成することが好ましい。

【０３２１】また、電源遮断機能を有するＳＲＡＭブロ
ックは、電源遮断機能を有さないＳＲＡＭブロックと同
一のチップ上に形成されていても、ビットセル５０Ａの
面積の縮小化を図ることができる。

【０３２２】このことから、メモリ回路の待機時のデー
タの保持／不保持の要求仕様によって、第１のＯＰＣマ
スクデータと期待値との間の誤差が大きい場合には、第
１の基準値と異なる第２の基準値に設定し直すことによ
り、第２のＯＰＣマスクデータを作成することができ
る。すなわち、第１のＯＰＣマスクデータと期待値との
間の誤差が第１の基準値より大きくなった場合には、第
２の基準値を使用形態により異なる要求仕様であるデー
タの保持／不保持を満足するものに変更することができ
る。

【０３２３】

【発明の効果】本発明に係る半導体集積回路装置の設計
方法によると、加工精度のばらつきをも考慮したレイア
ウトデザインルールを、複数の配置領域のすべてに一律
に適用することがないため、各配置領域に対して設計マ
ージンを設けることができるので、集積回路装置の微細
化を達成することができる。

【図面の簡単な説明】

【図１】本発明の第１〜第３の実施形態に係る半導体集
積回路装置の設計方法を示すフロー図である。

【図２】本発明に係る半導体集積回路装置を構成する設
計パターンにおける幾何学的な特徴のカテゴリ体系を表
わす図である。

【図３】本発明に係る半導体集積回路装置を構成する設
計パターンに適用される物理寸法（適用物理寸法）のカ
テゴリ体系を表わす図である。

【図４】（ａ）は本発明の第１の実施形態の第１実施例
に係るチップ状の半導体集積回路装置と該チップ上に形
成されるＳＲＡＭブロックとを示す模式的な平面図であ
る。（ｂ）は（ａ）のＳＲＡＭブロックに対する適用物
理寸法及び適用条件を表わす表である。

【図５】図４（ａ）に示すチップにおけるウエハ状態の
様子と、該チップ上に形成されるＳＲＡＭブロックに含
まれるビットセルを示す模式的な平面図である。

【図６】（ａ）及び（ｂ）は本発明の第１の実施形態の
第２実施例に係る半導体集積回路装置に形成されるＳＲ
ＡＭブロックに含まれるビットセルの平面構成を示し、
（ａ）は所定の一領域に２個のコンタクトを設ける場合
の平面図であり、（ｂ）は所定の一領域に１個のコンタ
クトを設ける場合の平面図である。

【図７】本発明の第１の実施形態の第３実施例に係る半
導体ウエハと該ウエハ上のチップレイアウトの模式的な
平面図である。

【図８】本発明の第１の実施形態の第４実施例に係る半
導体ウエハと該ウエハ上のチップレイアウトの模式的な
平面図である。

【図９】（ａ）〜（ｃ）は本発明の第１の実施形態の第
５実施例に係る半導体集積回路装置を形成する半導体か
らなる基体を示す斜視図であり、（ｄ）はリソグラフィ
工程における焦点深度の基体表面の形状依存性を示すグ
ラフであり、（ｅ）はエッチング工程におけるエッチン
グ速度の基体表面の形状依存性を示すグラフである。

【図１０】本発明に係る半導体集積回路装置を構成する
設計パターンにおける電気的仕様とそれを実現する設計
手段とのカテゴリ体系を表わす図である。

【図１１】（ａ）及び（ｂ）は本発明の第２の実施形態
の第１実施例に係る半導体集積回路装置に形成されるＳ
ＲＡＭブロックを示し、（ａ）は電流電圧制御を行なう
ＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）
はＳＲＡＭブロックに含まれるビットセルを示す平面図
である。

【図１２】（ａ）及び（ｂ）は本発明の第２の実施形態
の第１実施例に係る半導体集積回路装置に形成されるＳ
ＲＡＭブロックを示し、（ａ）は電流電圧制御を行なう
ＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）
はＳＲＡＭブロックに含まれるビットセルを示す平面図
である。

【図１３】（ａ）は本発明の第２の実施形態の第７実施
例に係るチップ状の半導体集積回路装置と該チップ上に
形成されるＳＲＡＭブロックとを示す模式的な平面図で
ある。（ｂ）は（ａ）に示すＳＲＡＭブロックにおける
設計パターンの適用物理寸法及び適用条件を表わす表で
ある。

【図１４】（ａ）及び（ｂ）は本発明の第２の実施形態
の第７実施例に係るＳＲＡＭブロックの構成を示し、
（ａ）は冗長機能を有するＳＲＡＭ回路を示すブロック
図であり、（ｂ）は冗長機能を有さないＳＲＡＭ回路を
示すブロック図である。

【図１５】本発明の第２の実施形態の第７実施例に係る
ＳＲＡＭブロックにおける検査時期ごとのロジック部の
ＤＤ値とＳＲＡＭ部のＤＤ値との関係を表わすグラフで
ある。

【図１６】本発明に係る半導体集積回路装置を構成する
設計パターンにおける使用形態のカテゴリ体系を表わす
図である。

【図１７】（ａ）は本発明の第３の実施形態の第１実施
例に係るチップ状の半導体集積回路装置と該チップ上に
形成されるＳＲＡＭブロックとを示す模式的な平面図で
ある。（ｂ）は（ａ）に示すＳＲＡＭブロックにおける
設計パターンの適用物理寸法及び適用条件を表わす表で
ある。

【図１８】（ａ）及び（ｂ）は本発明の第３の実施形態
の第２実施例に係る半導体集積回路装置に形成されるＳ
ＲＡＭブロックを示し、（ａ）は電源遮断制御を行なう
ＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）
はＳＲＡＭブロックに含まれるビットセルを示す平面図
である。

【図１９】（ａ）及び（ｂ）は本発明の第３の実施形態
の第２実施例に係る半導体集積回路装置に形成されるＳ
ＲＡＭブロックを示し、（ａ）は電源遮断制御を行なわ
ないＳＲＡＭブロックを示す部分的な回路図であり、
（ｂ）はＳＲＡＭブロックに含まれるビットセルを示す
平面図である。

【図２０】（ａ）及び（ｂ）は本発明の第３の実施形態
の第２実施例に係る半導体集積回路装置に形成されるＳ
ＲＡＭブロックを示し、（ａ）は電源遮断制御を行なわ
ないＳＲＡＭブロックを示す部分的な回路図であり、
（ｂ）及び（ｃ）はそのビット線と接地線とを示す断面
図である。

【図２１】本発明の第４〜第６の実施形態に係る半導体
集積回路装置の設計方法を示すフロー図である。

【図２２】本発明の第４の実施形態の第２実施例に係る
チップ状の半導体集積回路装置を示す模式的な平面図で
ある。

【図２３】本発明の第４の実施形態の第３実施例に係る
チップ状の半導体集積回路装置を示す模式的な平面図で
ある。

【図２４】本発明の第４の実施形態の第４実施例に係る
半導体集積回路装置に形成されるＳＲＡＭブロックに含
まれる複数のビットセルを示す平面図である。

【図２５】本発明の第４の実施形態の第４実施例に係る
半導体集積回路装置に形成されるＳＲＡＭブロックに含
まれる複数のビットセルを示す平面図である。

【図２６】（ａ）〜（ｃ）は本発明の第４の実施形態の
第５の実施例に係る半導体集積回路装置に形成されるＳ
ＲＡＭブロックを示し、（ａ）は電源遮断制御を行なう
ＳＲＡＭブロックを示す部分的な回路図であり、（ｂ）
及び（ｃ）はそのビット線と接地線とを示す断面図であ
る。

【図２７】従来の半導体集積回路装置の設計方法を示す
フロー図である。

【符号の説明】

１ ウエハ １ａ 第１の領域 １ｂ 第２の領域 １０ チップ １０Ａ 第１のチップ １０Ｂ 第２のチップ １０Ｃ 第１のチップ １０Ｄ 第２のチップ １１ 第１のＳＲＡＭブロック １１ａ ビットセル １２ 第２のＳＲＡＭブロック １２ａ ビットセル １３ 第３のＳＲＡＭブロック １５ 第１の機能ブロック １６ 第２の機能ブロック １７ 第１のＳＲＡＭブロック １８ 第２のＳＲＡＭブロック １９ 第１のＳＲＡＭブロック ２０ 第２のＳＲＡＭブロック ２１ 第１のゲート ２２ 第２のゲート ２３ 第３のゲート ２４ 第４のゲート ＭＮ０ 第１のＮ型ドライブトランジスタ ＭＮ１ 第２のＮ型ドライブトランジスタ ＭＮ２ 第１のアクセストランジスタ ＭＮ３ 第２のアクセストランジスタ ＭＰ１ 第２のＰ型ロードトランジスタ ＭＰ０ 第１のＰ型ロードトランジスタ ３１ 第１の領域 ３２ 第２の領域 ３３ 第３の領域 ３４ 第４の領域 ４０ ダミーゲート ４１Ａ 第１のビットセル ４１Ｂ 第２のビットセル ４２Ａ 第３のビットセル ４２Ｂ 第４のビットセル ５０Ａ ビットセル ５０Ｂ ビットセル ５１ 電源線 ５２ 電流制御スイッチ ５３ 抵抗器 ５４ リーク抑止回路 ５５ 電源遮断用スイッチ ６０ 配線層 ６０Ａ 第１の配線層 ６０Ｂ 第２の配線層 ６１ 接地線 ７０Ａ 第１のビットセル ７０Ｂ 第２のビットセル ７１ Ｐ型ソースコンタクト ７１ａ 第１コンタクト ７１ｂ 第２コンタクト ７２ 第１のＰ型ドレインコンタクト ７２ａ 第１コンタクト ７２ｂ 第２コンタクト ７３ 第２のＰ型ドレインコンタクト ７３ａ 第１コンタクト ７３ｂ 第２コンタクト １０１ 第１の基体 １０２ 第２の基体 １０３ 第３の基体

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA05 5F064 AA06 BB02 BB13 BB20 CC12 DD02 DD24 EE02 EE09 EE14 EE23 EE42 EE43 EE47 EE54 FF02 GG03 HH06 5F083 BS27 GA06 GA09 LA01

Claims (10)

【特許請求の範囲】
1. 【請求項１】 設計パターンを配置する複数の配置領域
   に対して、第１のレイアウトデザインルールに基づいて
   第１の期待値を持つ第１のレイアウトデータをそれぞれ
   作成する第１の工程と、 前記第１の期待値と、前記第１のレイアウトデータにお
   ける製造後の仕上がり時の期待寸法との差が規準値に許
   容される誤差範囲に収まる場合には、前記第１のレイア
   ウトデータを補正して第１のＯＰＣデータを作成する第
   ２の工程と、 前記複数の配置領域のうち、前記誤差範囲に収まる第１
   のＯＰＣデータを作成することができない許容外領域が
   存在する場合に、前記許容外領域に対して、第２のレイ
   アウトデザインルールに基づいて第２の期待値を持つ第
   ２のレイアウトデータを作成する第３の工程と、 前記第２のレイアウトデータにおける製造後の仕上がり
   時の期待寸法が前記基準値に許容される誤差範囲に収ま
   るように、前記第２のレイアウトデータを補正して第２
   のＯＰＣデータを作成する第４の工程と、 前記第１のＯＰＣデータと前記第２のＯＰＣデータとを
   用いてマスクデータを作成する第５の工程とを備えてい
   ることを特徴とする半導体集積回路装置の設計方法。
2. 【請求項２】 前記複数の配置領域は１つの半導体基板
   に設けられることを前提とし、 前記第１の工程よりも前に、前記半導体基板上における
   前記設計パターンの幾何学的条件に依存して、前記各配
   置領域におけるレイアウトデザインルールを複数に分類
   する工程をさらに備え、 前記第１の工程は、前記複数のレイアウトデザインルー
   ルのうちの１つから前記第１のレイアウトデザインルー
   ルを選択する工程を含み、 前記第３の工程は、前記複数のレイアウトデザインルー
   ルのうちの１つから前記第２のレイアウトデザインルー
   ルを選択する工程を含むことを特徴とする請求項１に記
   載の半導体集積回路装置の設計方法。
3. 【請求項３】 前記複数の配置領域は半導体からなる１
   つの基体に設けられることを前提とし、 前記第１の工程よりも前に、前記基体の外形状に依存し
   て、前記各配置領域におけるレイアウトデザインルール
   を複数に分類する工程をさらに備え、 前記第１の工程は、前記複数のレイアウトデザインルー
   ルのうちの１つから前記第１のレイアウトデザインルー
   ルを選択する工程を含み、 前記第３の工程は、前記複数のレイアウトデザインルー
   ルのうちの１つから前記第２のレイアウトデザインルー
   ルを選択する工程を含むことを特徴とする請求項１に記
   載の半導体集積回路装置の設計方法。
4. 【請求項４】 前記第１の工程よりも前に、要求される
   電気的仕様とそれを実現する設計手法とに依存して生じ
   る仕上がり寸法の差に応じて、前記各配置領域における
   レイアウトデザインルールを複数に分類する工程をさら
   に備え、 前記第１の工程は、前記複数のレイアウトデザインルー
   ルのうちの１つから前記第１のレイアウトデザインルー
   ルを選択する工程を含み、 前記第３の工程は、前記複数のレイアウトデザインルー
   ルのうちの１つから前記第２のレイアウトデザインルー
   ルを選択する工程を含むことを特徴とする請求項１に記
   載の半導体集積回路装置の設計方法。
5. 【請求項５】 前記第１の工程よりも前に、その使用形
   態によって異なる要求仕様に応じて、前記各配置領域に
   おけるレイアウトデザインルールを複数に分類する工程
   をさらに備え、 前記第１の工程は、前記複数のレイアウトデザインルー
   ルのうちの１つから前記第１のレイアウトデザインルー
   ルを選択する工程を含み、 前記第３の工程は、前記複数のレイアウトデザインルー
   ルのうちの１つから前記第２のレイアウトデザインルー
   ルを選択する工程を含むことを特徴とする請求項１に記
   載の半導体集積回路装置の設計方法。
6. 【請求項６】 設計パターンを配置する複数の配置領域
   に対して、第１のレイアウトデザインルールに基づいて
   第１の期待値を持つ第１のレイアウトデータをそれぞれ
   作成する第１の工程と、 前記第１の期待値と、前記第１のレイアウトデータにお
   ける製造後の仕上がり時の期待寸法との差が第１の規準
   値に許容される誤差範囲に収まる場合には、前記第１の
   レイアウトデータを補正して第１のＯＰＣデータを作成
   する第２の工程と、 前記複数の配置領域のうち、前記誤差範囲に収まる第１
   のＯＰＣデータを作成することができない許容外領域が
   存在する場合に、前記許容外領域における前記第１のレ
   イアウトデータに対して、第２の規準値の誤差範囲に収
   まるように補正して第２のＯＰＣデータを作成する第３
   の工程と、 前記第１のＯＰＣデータと前記第２のＯＰＣデータとを
   用いてマスクデータを作成する第４の工程とを備えてい
   ることを特徴とする半導体集積回路装置の設計方法。
7. 【請求項７】 前記複数の配置領域は１つの半導体基板
   に設けられることを前提とし、 前記第１の工程よりも前に、前記半導体基板上における
   前記設計パターンの幾何学的条件に依存して、前記各配
   置領域における基準値を複数に分類する工程をさらに備
   え、 前記第１の工程は、前記複数の基準値のうちの１つから
   前記第１の基準値を選択する工程を含み、 前記第３の工程は、前記複数の基準値のうちの１つから
   前記第２の基準値を選択する工程を含むことを特徴とす
   る請求項６に記載の半導体集積回路装置の設計方法。
8. 【請求項８】 前記複数の配置領域は半導体からなる１
   つの基体に設けられることを前提とし、 前記第１の工程よりも前に、前記基体の外形状に依存し
   て、前記各配置領域における基準値を複数に分類する工
   程をさらに備え、 前記第１の工程は、前記複数の基準値のうちの１つから
   前記第１の基準値を選択する工程を含み、 前記第３の工程は、前記複数の基準値のうちの１つから
   前記第２の基準値を選択する工程を含むことを特徴とす
   る請求項６に記載の半導体集積回路装置の設計方法。
9. 【請求項９】 前記第１の工程よりも前に、要求される
   電気的仕様とそれを実現する設計手法とに依存して生じ
   る仕上がり寸法の差に応じて、前記各配置領域における
   基準値を複数に分類する工程をさらに備え、 前記第１の工程は、前記複数の基準値のうちの１つから
   前記第１の基準値を選択する工程を含み、 前記第３の工程は、前記複数の基準値のうちの１つから
   前記第２の基準値を選択する工程を含むことを特徴とす
   る請求項６に記載の半導体集積回路装置の設計方法。
10. 【請求項１０】 前記第１の工程よりも前に、その使用
    形態によって異なる要求仕様に応じて、前記各配置領域
    における基準値を複数に分類する工程をさらに備え、 前記第１の工程は、前記複数の基準値のうちの１つから
    前記第１の基準値を選択する工程を含み、 前記第３の工程は、前記複数の基準値のうちの１つから
    前記第２の基準値を選択する工程を含むことを特徴とす
    る請求項６に記載の半導体集積回路装置の設計方法。