JP2003142584A5 - - Google Patents

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（第４の実施形態）
本発明の第４の実施形態について図面を参照しながら説明する。
この第１及び第２のビットセル４１Ａ、４１Ｂのように、第３及び第４のビットセル４２Ａ、４２Ｂと比べて、その面積を単純に小さくするだけでなく、第２のレイアウトデザインルールとして、第１及び第２のビットセル４１Ａ、４１Ｂにダミーパターン４０を追加する。これにより、新たな基準値の誤差範囲に入るように再設計を行なう場合もある。
従って、ビットセル５０Ａとビットセル５０Ｂとの間、又は配線層６０と第１の配線層６０Ａとの間のように、第１のＯＰＣマスクデータと期待値との間の誤差が大きくなる場合には、第１の基準値と異なる第２の基準値に設定し直すことにより、第２のＯＰＣマスクデータを作成することができる。すなわち、第１のＯＰＣマスクデータと期待値との間の誤差が第１の基準値より大きくなった場合には、第２の基準値を電気的仕様であるリーク電流を満足するものに変更することができる。
このことから、モニタ回路、遅延制御回路又はリーク抑止回路の有無によって、第１のＯＰＣマスクデータと期待値との間の誤差が大きい場合には、第１の基準値と異なる第２の基準値に設定し直すことにより、第２のＯＰＣマスクデータを作成することができる。すなわち、第１のＯＰＣマスクデータと期待値との間の誤差が第１の基準値より大きくなった場合には、第２の基準値を電気的仕様である動作速度を満足するものに変更することができる。
【図１０】
本発明に係る半導体集積回路装置を構成する設計パターンにおける電気的仕様とそれを実現する設計手法とのカテゴリ体系を表わす図である。
【図１３】
（ａ）は本発明の第２の実施形態の第７実施例に係るチップ状の半導体集積回路装置と該チップ上に形成されるＳＲＡＭブロックとにおける設計パターンの適用物理寸法及び適用条件を表わす表である。
（ｂ）は（ａ）に示すＳＲＡＭブロックを示す模式的な平面図である。
【図１７】
（ａ）は本発明の第３の実施形態の第１実施例に係るチップ状の半導体集積回路装置と該チップ上に形成されるＳＲＡＭブロックとにおける設計パターンの適用物理寸法及び適用条件を表わす表である。
（ｂ）は（ａ）に示すＳＲＡＭブロックを示す模式的な平面図である。
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